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KR101739742B1 - 반도체 패키지 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 패키지 및 이를 포함하는 반도체 시스템 Download PDF

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KR101739742B1
KR101739742B1 KR1020100112273A KR20100112273A KR101739742B1 KR 101739742 B1 KR101739742 B1 KR 101739742B1 KR 1020100112273 A KR1020100112273 A KR 1020100112273A KR 20100112273 A KR20100112273 A KR 20100112273A KR 101739742 B1 KR101739742 B1 KR 101739742B1
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South Korea
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semiconductor device
wiring structure
semiconductor
region
wiring
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유재욱
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삼성전자 주식회사
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Abstract

반도체 패키지 및 이를 포함하는 반도체 시스템이 제공된다. 상기 반도체 패키지는 제1 반도체 장치, 및 상기 제1 반도체 장치와 전기적으로 연결되는 제1 배선 구조체를 포함하되, 상기 제1 배선 구조체는 제1 아노다이징 절연 영역과, 상기 제1 아노다이징 절연 영역에 인접한 제1 배선을 포함하고, 상기 제1 배선 구조체는 제1 면과 제2 면을 가지고, 상기 제1 배선 구조체는 상기 제1 배선 구조체의 상기 제1 면 상에 노출된 제1 영역과 상기 제1 배선 구조체의 상기 제2 면 상에 노출된 제2 영역을 포함하고, 상기 제1 영역의 폭과 상기 제2 영역의 폭이 서로 다르다.

Description

반도체 패키지 및 이를 포함하는 반도체 시스템{Semiconductor package and semiconductor system comprising the same}
본 발명은 반도체 패키지 및 이를 포함하는 반도체 시스템에 관한 것이다.
최근 전자 산업의 발전이 급속히 이루어지고 있으며, 사용자의 요구에 따라 전자 제품은 더욱더 소형화, 경량화 및 다기능화가 요구되고 있다. 이러한 요구에 따라, 동종 또는 이종의 반도체 장치를 하나의 반도체 패키지로 구현하는 기술이 개발되고 있다.
고기능/고속화에 따라 약 1000개 이상의 패키지 핀 수가 요구된다. 반도체 패키지는 사이즈의 한계가 있으므로, 패키지 핀(예를 들어, 솔더 볼)의 피치가 상당히 줄어든다. 따라서, 인접한 패키지 핀이 쇼트(short)되지 않도록, 적절한 피치 확보가 중요하다.
또한, 반도체 패키지가 탑재되는 세트가 슬림화됨에 따라, 반도체 패키지의 두께가 매우 얇아져야 한다. 반도체 패키지의 두께를 줄이기 위해서, 주로 패키지 기판의 두께를 감소시킨다. 이에 따라, 반도체 패키지의 휨(warpage) 현상이 많이 발생한다.
본 발명이 해결하려는 과제는, 아노다이징 배선 구조체를 포함하는 반도체 패키지를 제공하고자 한다.
본 발명이 해결하려는 다른 과제는, 아노다이징 배선 구조체를 포함하는 반도체 시스템을 제공하고자 한다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양은 제1 반도체 장치, 및 상기 제1 반도체 장치와 전기적으로 연결되어 상기 제1 반도체 장치의 신호를 전달하는 제1 배선 구조체를 포함하되, 상기 제1 배선 구조체는 제1 아노다이징 절연 영역과, 상기 제1 아노다이징 절연 영역에 의해 정의된 제1 배선을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 다른 태양은 제1 피치를 갖는 다수의 제1 외부 접속 단자를 포함하는 제1 반도체 장치, 상기 제1 피치와 다른 제2 피치를 갖는 다수의 제2 외부 접속 단자를 포함하는 제2 반도체 장치, 및 상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되어, 상기 제1 외부 접속 단자와 상기 제2 외부 접속 단자를 전기적으로 연결하는 인터포저를 포함하되, 상기 인터포저는 아노다이징 절연 영역과, 상기 아노다이징 절연 영역에 의해 정의된 배선을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 태양은 모듈 기판, 상기 모듈 기판 상에 배치된, 전술한 반도체 패키지를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 일 예를 설명하기 위한 단면도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 다른 예를 설명하기 위한 단면도이다.
도 3는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 또 다른 예를 설명하기 위한 사시도이다.
도 4는 도 3의 A-A'를 따라 절단한 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 또 다른 예를 설명하기 위한 단면도이다.
도 6은 도 5의 배선 구조체를 설명하기 위한 평면도이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9은 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12는 본 발명의 제6 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13는 본 발명의 제7 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14는 본 발명의 제8 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 일 예를 설명하기 위한 단면도이다.
도 1을 참조하면, 배선 구조체(10)은 아노다이징 절연 영역(14)과, 아노다이징 절연 영역(14)에 의해 정의된 배선(12)을 포함한다. 도시된 것과 같이, 배선(12)은 배선 구조체(10)를 관통하도록 형성될 수 있다.
예를 들어, 배선(12)은 금속, 예를 들어 알루미늄(Al)일 수 있고, 아노다이징 절연 영역(14)은 금속 산화물, 예를 들어, 알루미늄 산화물일 수 있다.
아노다이징 공정을 이용하여, 금속 박막의 일부 영역을 금속 산화물로 바꾸어 아노다이징 절연 영역(14)으로 만든다. 반면, 아노다이징 공정을 거치지 않은 금속 박막의 일부 영역(즉, 아노다이징 공정 중에, 블로킹(blocking)되어 있던 영역)은 배선(12)이 된다.
아노다이징 공정을 이용하여 배선 구조체를 형성하면, 미세 피치(fine pitch)를 구현할 수 있다.
또한, TSV(Through Silicon Via)와 같은 관통 전극을 이용하는 것보다, 제작 시간을 줄일 수 있고, 제작 비용을 줄일 수 있다. 즉, 일반적으로 관통 전극은 절연 기판에 드릴 공정, 레이저 공정 등을 통해서 홀을 만들고, 홀에 도전체를 채워서 제조하게 된다. 그런데, 홀 형성 공정은 시간이 많이 들고 비싼 공정이다. 또한, 홀 형성 공정은 미세 피치에 취약한 공정이다. 그런데, 본 발명에서와 같이, 아노다이징 공정은 드릴 공정과는 달리, 공정이 간단하고 제작 비용이 적게 든다.
또한, 반도체 패키지의 솔더 볼 대신 상기 배선 구조체(40)를 사용할 경우, 패키지 기판의 휨 현상을 줄일 수 있다(도 11 및 도 14의 설명 참조).
도 2는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 다른 예를 설명하기 위한 단면도이다.
도 2를 참조하면, 배선 구조체(20)의 배선(12)의 두께는 아노다이징 절연 영역(14)의 두께보다 두꺼울 수 있다. 즉, 배선(12)이 아노다이징 절연 영역(14)보다 일정 높이(H)만큼 돌출되도록 형성될 수 있다. 후술하겠으나(도 8 참조), 배선(12)과 다른 반도체 장치와의 접속을 용이하게 하기 위함이다.
아노다이징 공정을 이용하여 아노다이징 절연 영역(14)을 형성한 후, 에칭 공정을 이용하여 아노다이징 절연 영역(14)의 표면 일부를 제거한다. 즉, 에칭 공정을 이용하여 배선(12)이 아노다이징 절연 영역(14)보다 돌출되도록 할 수 있다.
도 3는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 또 다른 예를 설명하기 위한 사시도이다. 도 4는 도 3의 A-A'를 따라 절단한 단면도이다.
도 3 및 도 4를 참조하면, 배선 구조체(30)는 배선(12), 아노다이징 절연 영역(14), 주변 영역(16)을 포함한다.
주변 영역(16)은 도전 특성을 갖는다.
아노다이징 절연 영역(14)은 주변 영역(16)과 배선(12)을 전기적으로 분리하도록 배치될 수 있다.
주변 영역(16)은 접지될 수 있다. 배선(12)을 통해서 신호가 전달되는데, 배선(12)을 둘러싸는 주변 영역(16)이 접지되어 있으면, 신호 전달 특성이 높아질 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패키지에 사용되는 배선 구조체의 또 다른 예를 설명하기 위한 단면도이다. 도 6은 도 5의 배선 구조체를 설명하기 위한 평면도이다.
도 5 및 도 6을 참조하면, 배선 구조체(40)는 일면(도면 상에서, 예를 들어, 상면)과 타면(도면 상에서, 예를 들어, 하면)을 포함한다.
배선(12)은 배선 구조체(40)의 일면 측으로 노출되는 제1 영역(12b)과, 배선 구조체(40)의 타면 측으로 노출되는 제2 영역(12a)을 포함할 수 있다. 이 때, 제1 영역(12b)의 폭(또는 넓이)과 제2 영역(12a)의 폭(또는 넓이)은 서로 다를 수 있다. 도시된 것과 같이, 제1 영역(12b)의 폭이 제2 영역(12a)의 폭보다 작을 수 있다. 도 6은 배선 구조체(40)의 타면에서 바라본 평면도이다.
도 7은 본 발명의 제1 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(101)은 반도체 장치(110), 배선 구조체(40), 패키지 기판(140)을 포함한다. 배선 구조체(40)는 인터포저(interposer) 역할을 한다. 즉, 배선 구조체(40)는 반도체 장치(110)와 패키지 기판(140) 사이에 배치될 수 있다.
여기서, 반도체 장치(110)는 로직 칩 또는 메모리 칩일 수 있다. 도 6에서는 반도체 장치(110)가 로직 칩으로 가정하는데, 이에 한정되는 것은 아니다. 뿐만 아니라, 반도체 장치(110)는 칩 형태, 혹은 웨이퍼 형태, 혹은 패키지 형태일 수 있다. 도 6에서는 반도체 장치(110)가 칩 형태인 것으로 가정하는데, 이에 한정되는 것은 아니다.
패키지 기판(140)은 예를 들어, 인쇄회로기판(PCB)일 수 있으나, 이에 한정되는 것은 아니다.
인터포저 역할을 하는 배선 구조체(40)는 반도체 장치(110)와 범프(112)를 통해서 연결된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 반도체 장치(110)는 범프(112)없이 솔더 페이스트를 통해서 연결될 수도 있다(도 8의 설명 참조). 또한, 배선 구조체(40)는 패키지 기판(140)과 범프를 통해서 연결될 수도 있고, 솔더 페이스트를 통해서 연결될 수도 있고, 다양한 방법을 사용할 수 있다.
도시하지 않았으나, 반도체 패키지(101)는 패키지 기판(140) 상에 반도체 장치(110)를 몰딩하는 몰딩막과, 패키지 기판(140)의 하부에 부착되는 외부 접속 단자(예를 들어, 솔더 볼)를 더 포함할 수 있다.
도 8은 본 발명의 제2 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 8은 배선 구조체(40)와 반도체 장치(110)가 솔더페이스트를 통해서 연결되고, 배선 구조체(40)와 패키지 기판(140)이 솔더페이스트를 통해서 연결되는 것을 도시한다.
도 8을 참조하면, 칩 형태의 반도체 장치(110)의 일면 상에는 칩 패드(114)가 배치되고, 보호층(118)은 칩 패드(114)의 적어도 일부를 노출하도록 형성된다. UBM(Under Barrier Metal)(116)은 보호층(118)의 일부와, 칩 패드(114)의 일부 상에 컨포말하게 형성된다. 솔더 페이스트(150)는 UBM(116)과, 배선 구조체(40)의 배선(12)의 제1 영역(12b) 사이에 배치된다.
또한, 패키지 기판(140)의 일면 상에는 패키지 패드(144)가 배치되고, 보호층(148)은 패키지 패드(144)의 적어도 일부를 노출하도록 형성된다. 솔더 페이스트(160)는 패키지 패드(144)과, 배선 구조체(40)의 배선(12)의 제2 영역(12a) 사이에 배치된다.
도 9은 본 발명의 제3 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 예시적으로, 도 9에 도시된 반도체 패키지는 COC(Chip-On-Chip) 방식을 도시하였으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 반도체 패키지(103)에서, 배선 구조체(120)는 제1 반도체 장치(110)와 제2 반도체 장치(120) 사이에 배치되어, 인터포저 역할을 한다.
도 9에서는, 제2 반도체 장치(110)의 피치가 짧고 제1 반도체 장치(110)의 피치는 길기 때문에, 제2 반도체 장치(110)과 제1 반도체 장치(110)을 서로 전기적으로 연결하기 위해서 인터포저 형태의 배선 구조체(40)를 사용한다.
전술한 것과 같이, 제1 반도체 장치(110) 및 제2 반도체 장치(110)는 로직 칩 또는 메모리 칩일 수 있다. 예를 들어, 제1 반도체 장치(110)는 로직 칩이고, 제2 반도체 장치(110)는 메모리 칩인 것으로 가정하는데, 이에 한정되는 것은 아니다. 제1 반도체 장치(110) 및 제2 반도체 장치(110)는 칩 형태, 혹은 웨이퍼 형태, 혹은 패키지 형태일 수 있다. 도 9에서는 제1 반도체 장치(110) 및 제2 반도체 장치(110)가 칩 형태인 것으로 가정하는데, 이에 한정되는 것은 아니다.
제1 반도체 장치(110)와 패키지 기판(140)은 와이어 본딩을 통해서 전기적으로 연결되고, 제2 반도체 장치(110)와 인터포저는 범프를 통해서 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니다.
도 10은 본 발명의 제4 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 제4 실시예에 따른 반도체 패키지(104)에서, 제1 반도체 장치(110)는 패키지 기판(140)과 와이어 본딩이 아니라, 관통 전극(124)을 통해서 연결된다는 점이다. 관통 전극(124, 124a)은 예를 들어, TSV(Through Silicon Via)일 수 있다.
또한, 제2 반도체 장치(120)는 배선 구조체(40)의 배선(12), 범프(128), 관통 전극(124a), 범프(126), 패키지 기판(140)를 통해서, 외부와 신호를 주고 받을 수 있다. 반면, 제1 반도체 장치(110)는 관통 전극(124), 범프(126), 패키지 기판(140)를 통해서, 외부와 신호를 주고 받을 수 있다.
도 11은 본 발명의 제5 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 제5 실시예에 따른 반도체 패키지(105)에서, 패키지 기판(140)의 일면 상에는 반도체 장치(110)가 배치되고, 타면 상에는 배선 구조체(210)가 배치된다. 패키지 기판(140)의 타면의 일부에는 외부 접속 단자(예를 들어, 솔더 볼)(146)가 더 형성된다.
즉, 배선 구조체(210)는 솔더 볼과 같이, 반도체 패키지(105)의 외부 접속 단자 역할을 한다. 배선 구조체(210)은 아노다이징 절연 영역(214)과, 아노다이징 절연 영역(214)에 의해 정의된 배선(212)을 포함할 수 있다.
전술한 것과 같이, 반도체 패키지가 탑재되는 세트가 슬림화됨에 따라, 반도체 패키지의 두께가 매우 얇아져야 한다. 반도체 패키지의 두께를 줄이기 위해서, 주로 패키지 기판의 두께를 감소시킨다. 이에 따라, 반도체 패키지의 휨(warpage) 현상이 많이 발생한다. 특히, 패키지 기판(140)의 가운데 영역에서 휨 현상이 많이 발생한다.
따라서, 배선 구조체(210)는 솔더 볼에 비해서 변형이 적기 때문에, 패키지 기판(140)의 가운데 영역에 배선 구조체(210)를 배치시키면 휨 현상을 방지할 수 있다.
도 12는 본 발명의 제6 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 예시적으로, 도 12에 도시된 반도체 패키지는 POP(Package-On-Package) 방식을 도시하였으나, 이에 한정되는 것은 아니다.
도 12를 참조하면, 본 발명의 제6 실시예에 따른 반도체 패키지(106a)에서, 배선 구조체(210)는 제1 반도체 패키지(144)와 패키지 기판(140) 사이에 배치된다. 배선 구조체(210)로 인해서, 제1 반도체 패키지(144)와 패키지 기판(140) 사이에 공간이 형성되고, 이 공간 내에 제2 반도체 패키지(110b)가 형성될 수 있다.
제1 반도체 패키지(144)는 패키지 기판(140a) 상에 순차적으로 적층된 칩 형태의 반도체 장치(110, 110a)를 포함한다. 칩 형태의 반도체 장치(110, 110a)는 패키지 기판(140a)와 와이어 본딩(122, 122a)을 통해서 연결된 것을 도시하였으나, 이에 한정되는 것은 아니다.
배선 구조체(210)는 POP 방식의 반도체 패키지에서도 배선 역할을 할 수 있다. 즉, 제1 반도체 패키지(144)는 배선 구조체(210), 패키지 기판(140)을 통해서 외부와 신호를 주고 받을 수 있다.
도 13는 본 발명의 제7 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13을 참조하면, 본 발명의 제7 실시예에 따른 반도체 패키지(106)에서, 배선 구조체(20)는 제1 반도체 패키지(144)와 배선 구조체(210) 사이에 배치되고, 패키지 기판(140), 배선 구조체(20), 배선 구조체(210) 사이에 공간이 형성되고, 이 공간 내에 제2 반도체 패키지(110b)가 형성될 수 있다.
도 14는 본 발명의 제8 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14를 참조하면, 본 발명의 제8 실시예에 따른 반도체 패키지(107)는, 도 7에 도시된 반도체 패키지(101)를 패키지 기판(140)를 중심으로 미러(mirror) 형태로 구현한 것일 수 있다. 예를 들어, 패키지 기판(140)의 상면에는 반도체 패키지(101)이 배치되고, 패키지 기판(140)의 하면에는 반도체 패키지(1101)이 배치될 수 있다.
반도체 패키지(101)은 도 7을 이용하여 설명한 것과 동일하다. 반도체 패키지(1101)에서, 인터포저 역할을 하는 배선 구조체(440)은 반도체 장치(1110)와 패키지 기판(140) 사이에 배치될 수 있다. 배선 구조체(440)는 아노다이징 절연 영역(414)과, 아노다이징 절연 영역(414)에 의해 정의된 배선(412)을 포함한다. 인터포저 역할을 하는 배선 구조체(40)는 반도체 장치(110)와 범프(112)를 통해서 연결된 것으로 도시하였으나, 이에 한정되는 것은 아니다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 15를 참조하면, 반도체 시스템(108)은 모듈 기판(540)과, 모듈 기판(540) 상에 배치된 패키지 형태의 반도체 장치(105)를 포함할 수 있다. 반도체 장치(105)는 도 11을 이용하여 설명한 구조와 동일하다.
모듈 기판(540)과 외부 접속 단자(146)가 접속하고, 배선 구조체(210)가 접속한다. 배선 구조체(40)는 전술한 것과 같이, 예를 들어 솔더 페이스트에 의해 부착될 수 있다. 배선 구조체(40)는 모듈 기판(540)과 반도체 장치(105) 사이의 통신을 매개하는 역할을 한다.
도 16 내지 도 18은 본 발명의 몇몇 실시예에 따른 반도체 시스템을 설명하기 위한 도면이다.
도 16을 참조하면, 전술한 반도체 패키지(101~108)는 다양한 종류의 반도체 소자들을 구비하는 패키지 모듈 형태의 반도체 시스템(1600)에 적용될 수 있다. 반도체 시스템(1600)은 단자(1640)가 구비된 회로 기판(1610)과, 이 회로 기판(1610)에 실장된 반도체 칩(1620) 및 QFP(Quad Flat Package) 패키지된 반도체 칩(1630)을 포함할 수 있다. 반도체 칩들(1620, 1630)은 본 발명 실시예의 패키지 기술이 적용된 것일 수 있다. 반도체 시스템(1600)은 단자(1640)를 통해 외부전자장치와 연결될 수 있다.
도 17을 참조하면, 전술한 반도체 패키지(101~108)는 전자 시스템과 같은 반도체 시스템(1700)에 적용될 수 있다. 반도체 시스템(1700)은 제어기(1710), 입출력 장치(1720) 및 기억 장치(1730)를 포함할 수 있다. 제어기(1710), 입출력 장치(1720) 및 기억 장치(1730)는 데이터들이 이동하는 통로를 제공하는 버스(1750)를 통하여 결합될 수 있다.
예컨대, 제어기(1710)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1710) 및 기억 장치(1730)는 전술한 반도체 패키지(1, 2, 3)를 적어도 어느 하나를 포함할 수 있다. 입출력 장치(1720)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(1730)는 데이터 및/또는 제어기(1710)에 의해 실행되는 명령어 등을 저장할 수 있다.
기억 장치(1730)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
반도체 시스템(1700)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1740)를 더 포함할 수 있다. 인터페이스(1740)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1740)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 반도체 시스템(1700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
반도체 시스템(1700)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
도 18을 참조하면, 전술한 반도체 패키지(101~108)는 메모리 카드와 같은 반도체 시스템(1800)의 형태로 제공될 수 있다. 일례로, 반도체 시스템(1800)는 비휘발성 기억 소자와 같은 메모리(1810) 및 메모리 제어기(1820)를 포함할 수 있다. 메모리(1810) 및 메모리 제어기(1820)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 메모리(1810)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(1820)는 호스트(1830)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(1810)를 제어할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40: 배선 구조체
12, 212: 배선 14, 214: 아노다이징 절연 영역
101, 102, 103, 104, 105, 106, 106a, 107: 반도체 패키지

Claims (16)

  1. 제1 반도체 장치; 및
    상기 제1 반도체 장치와 전기적으로 연결되는 제1 배선 구조체를 포함하되,
    상기 제1 배선 구조체는 제1 아노다이징 절연 영역과, 상기 제1 아노다이징 절연 영역에 인접한 제1 배선을 포함하고, 상기 제1 배선 구조체는 제1 면과 제2 면을 가지고,
    상기 제1 배선 구조체는 도전성 주변 영역을 포함하고, 상기 제1 아노다이징 절연 영역은 상기 주변 영역과 상기 제1 배선을 전기적으로 분리하고,
    상기 제1 배선 구조체는 상기 제1 배선 구조체의 상기 제1 면 상에 노출된 제1 영역과 상기 제1 배선 구조체의 상기 제2 면 상에 노출된 제2 영역을 포함하고,
    상기 제1 영역의 폭과 상기 제2 영역의 폭이 서로 다른 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 배선의 두께는 상기 제1 아노다이징 절연 영역의 두께보다 두꺼운 반도체 패키지.
  3. 삭제
  4. 제 1항에 있어서,
    상기 제1 반도체 장치와 상기 제1 배선 구조체는 솔더 페이스트에 의해 서로 부착되는 반도체 패키지.
  5. 제 1항에 있어서,
    패키지 기판을 더 포함하고,
    상기 제1 반도체 장치는 반도체 패키지이고,
    상기 제1 배선 구조체는 상기 패키지 기판과 상기 제1 반도체 장치 사이에 배치되고,
    상기 제1 반도체 장치와 상기 제1 배선 구조체 사이에 배치되고, 제2 아노다이징 절연 영역과, 상기 제2 아노다이징 절연 영역에 인접한 제2 배선을 포함하는 제2 배선 구조체를 더 포함하고,
    상기 제1 및 제2 배선 구조체는 상기 패키지 기판과 상기 제1 반도체 장치 사이에 공간을 형성하고,
    상기 공간 내에 배치된 제2 반도체 장치를 더 포함하는 반도체 패키지.
  6. 제 1항에 있어서,
    제2 반도체 장치를 더 포함하고,
    상기 제1 및 제2 반도체 장치는 반도체 칩이고,
    상기 제1 배선 구조체는 상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 제2 반도체 장치는 상기 제1 배선 구조체의 상기 제1 배선과 전기적으로 연결되고, 상기 제2 반도체 장치를 관통하는 관통 전극을 포함하는 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제1 반도체 장치의 제1 면 상에 배치된 제2 반도체 장치를 더 포함하고,
    상기 제1 반도체 장치는 패키지 기판이고,
    상기 제1 반도체 장치의 제2 면 상에 상기 제1 배선 구조체가 배치되는 반도체 패키지.
  9. 제1 피치를 갖는 다수의 제1 외부 접속 단자를 포함하는 제1 반도체 장치;
    상기 제1 피치와 다른 제2 피치를 갖는 다수의 제2 외부 접속 단자를 포함하는 제2 반도체 장치; 및
    상기 제1 반도체 장치와 상기 제2 반도체 장치 사이에 배치되어, 상기 제1 외부 접속 단자와 상기 제2 외부 접속 단자를 전기적으로 연결하는 인터포저를 포함하되,
    상기 인터포저는 아노다이징 절연 영역과, 상기 아노다이징 절연 영역에 인접한 배선을 포함하고, 상기 인터포저는 제1 면과 제2 면을 가지고,
    상기 배선은 상기 인터포저의 상기 제1 면 상에 노출된 제1 영역과 상기 인터포저의 상기 제2 면 상에 노출된 제2 영역을 포함하고,
    상기 제1 영역의 폭과 상기 제2 영역의 폭이 서로 다른 반도체 패키지.
  10. 모듈 기판과,
    상기 모듈 기판 상에 배치된 제 9항의 상기 반도체 패키지를 포함하는 반도체 시스템.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
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