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KR101601847B1 - 반도체 패키지 - Google Patents

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KR101601847B1
KR101601847B1 KR1020090044593A KR20090044593A KR101601847B1 KR 101601847 B1 KR101601847 B1 KR 101601847B1 KR 1020090044593 A KR1020090044593 A KR 1020090044593A KR 20090044593 A KR20090044593 A KR 20090044593A KR 101601847 B1 KR101601847 B1 KR 101601847B1
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KR
South Korea
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semiconductor chip
slot
bonding pads
circuit board
printed circuit
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김길수
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 반도체 패키지는 슬롯(slot)을 가지는 인쇄 회로 기판, 인쇄 회로 기판 상의 슬롯의 일부를 덮는 제 1 반도체 칩 및 인쇄 회로 기판 상의 슬롯의 다른 일부를 덮는 제 2 반도체 칩을 포함한다. 제 1 반도체 칩과 제 2 반도체 칩은 실질적으로 동일한 평면에 배치된다.
패키지, 슬롯, 칩간 몰딩막

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징(packaging) 기술은 소형화에 대한 요구 및 실장(mounting) 신뢰성을 만족시키기 위해 지속적으로 발전하고 있다. 이러한 패키징 기술 중 근래에 개발된 패키지는 볼 그리드 어레이(Ball Grid Array: BGA) 패키지이다. BGA 패키지는 통상적인 리드 프레임을 대신하여 인쇄 회로 기판을 사용한다. 인쇄 회로 기판은 반도체 칩이 접착되는 면의 반대쪽 전면에 솔더 볼(solder ball)을 포함하므로, BGA 패키지는 실장 밀도 면에서 유리할 수 있다. 또한, BGA 패키지는 솔더 볼에 의하여 외부 회로와 전기적 연결이 이루어지므로, 전기적 신호 전달 경로가 최소화되는 장점이 있다.
본 발명의 목적은 고용량화가 가능하고 전기적 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 패키지는 슬롯(slot)을 가지는 인쇄 회로 기판, 상기 인쇄 회로 기판 상의 상기 슬롯의 일부를 덮는 제 1 반도체 칩 및 상기 인쇄 회로 기판 상의 상기 슬롯의 다른 일부를 덮는 제 2 반도체 칩을 포함하되, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 실질적으로 동일한 평면에 배치된다.
본 발명의 실시예에 따르면, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 슬롯 상에서 서로 이격되어 배치될 수 있다.
본 발명의 실시예에 따른 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 그 하부면에 제공되며 상기 슬롯에 의하여 노출되도록 배치되는 본딩 패드들을 각각 포함하며, 상기 인쇄 회로 기판은 상기 슬롯에 인접하여 그 하부면에 배치된 본드 핑거들을 포함하되, 본 발명의 실시예에 따른 반도체 패키지는 상기 본딩 패드들과 상기 본드 핑거들을 전기적으로 연결하는 제 1 와이어들을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 제 1 반도체 칩의 본딩 패드들과 상기 제 2 반도체 칩의 본딩 패드들을 전기적으로 연결하는 제 2 와이어들을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 상기 본딩 패드들은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결하도록 제공되는 제 1 본딩 패드들 및 상기 인쇄 회로 기판과 상기 제 1 반도체 칩을 전기적으로 연결하도록 제공되며, 상기 인쇄 회로 기판과 상기 제 2 반도체 칩을 전기적으로 연결하도록 제공되는 제 2 본 딩 패드들을 포함할 수 있다.
본 발명의 실시예에 따른 상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 본딩 패드들은 전기적으로 연결하는 회로 배선들을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 상부 몰딩막, 상기 인쇄 회로 기판의 하부면을 덮는 하부 몰딩막, 상기 상부 몰딩막과 상기 하부 몰딩막 사이에 개재되며 상기 슬롯을 채우는 슬롯 몰딩막 및 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 사이를 채우며 상기 상부 몰딩막과 상기 슬롯 몰딩막에 접촉하는 칩간 몰딩막(inter-chip molding layer)을 더 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 슬롯 몰딩막의 길이는 상기 칩간 몰딩막의 길이보다 길 수 있다.
본 발명의 다른 실시예에 따른 반도체 패키지는 상기 제 1 반도체 칩 상에 실장되는 제 3 반도체 칩 및 상기 제 2 반도체 칩 상에 실장되는 제 4 반도체 칩을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 상기 제 3 반도체 칩 및 상기 제 4 반도체 칩은 상기 슬롯의 일부를 각각 덮으며, 상기 제 3 반도체 칩과 상기 제 4 반도체 칩 사이의 이격된 폭은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이의 이격된 폭보다 좁을 수 있다.
상기 인쇄 회로 기판에 복수 개의 반도체 칩이 동일한 평면에 실장되어 고용 량의 반도체 패키지가 구현될 수 있다. 이에 의하여, 반도체 패키지의 두께가 증가하는 것을 방지할 수 있다.
상기 복수 개의 반도체 칩 사이에 배치되는 칩간 몰딩막이 상기 상부 몰딩막 및 슬롯 몰딩막에 각각 접촉하여, 반도체 패키지의 몰딩막이 박리(delamination)되는 것을 방지할 수 있다.
본딩 패드 사이를 전기적으로 연결하는 회로 배선에 의하여, 반도체 칩 사이의 와이어 길이에 의한 신호의 스큐(skew)를 보상할 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성 요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 설명하기 위한 사시도이다.
도 1을 참조하면, 중앙에 슬롯(15)을 가지는 인쇄 회로 기판(10)이 제공된다. 상기 인쇄 회로 기판(10) 상에, 상기 슬롯(15)의 일부를 덮는 제 1 반도체 칩(40)이 실장된다. 상기 인쇄 회로 기판(10) 상에, 상기 슬롯(15)의 다른 일부를 덮는 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)은 실질적으로 동일한 평면에 배치된다. 여기서, 동일한 평면은 상기 인쇄 회로 기판(10)의 상부면과 평행한 면을 의미할 수 있다.
상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)은 상기 슬롯(15) 상에서 서로 이격되어 배치될 수 있다. 상기 제 1, 제 2 반도체 칩(40, 50)은 접착층(30)에 의하여 상기 인쇄 회로 기판(10)에 실장될 수 있다. 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)을 덮는 몰딩막(70)이 배치될 수 있다. 상기 몰딩막(70)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
상기 인쇄 회로 기판(10)은 하부 절연막(12), 코어 물질막(14) 및 상부 절연막(16)을 포함할 수 있다. 상기 하부 절연막(12) 및 상부 절연막(16)은 포토 솔더 레지스트(Photo Solder Resist: PSR)를 포함할 수 있다. 상기 인쇄 회로 기판(10)의 하부 절연막(12)에 솔더 볼(solder ball, 20)이 부착될 수 있다. 상기 솔더 볼(20)은 상기 인쇄 회로 기판(10)에 제공된 재배선에 전기적으로 연결될 수 있다.
상기 인쇄 회로 기판(10)에 복수 개의 반도체 칩들을 실장하여 고용량의 반도체 패키지가 구현될 수 있다. 또한, 복수 개의 반도체 칩들이 동일한 평면 상에 배치되어 반도체 패키지의 두께가 증가하는 것을 방지할 수 있다.
본 발명의 일 실시예는 복수 개의 반도체 칩들이 동일한 평면에 실장되는 예의 하나로서 기재되었을 뿐이다. 본 발명의 일 실시예와 다르게, 동일한 평면에 3개 이상의 반도체 칩들이 인쇄 회로 기판에 실장될 수 있다.
고용량의 반도체 패키지를 구현하기 위하여, 반도체 칩을 단순히 스택하였다면 칩의 두께와 접착층의 두께에 의하여 패키지 두께가 증가할 수 있다. 또한, 인쇄 회로 기판에 배치된 비아(via) 등에 의한 패키지 기생성분(package parasitics)이 발생할 수 있다.
도 2 및 3은 본 발명의 실시예에 따른 반도체 패키지를 상세히 설명하기 위한 도면들이다. 도 2는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이며, 도 3은 도 1의 저면 사시도이다.
도 2 및 3을 참조하면, 중앙에 슬롯(15)을 가지는 인쇄 회로 기판(10) 상에 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 접착층(30)에 의하여 상기 인쇄 회로 기판(10)에 실장될 수 있다. 상기 인쇄 회로 기판(10)은 하부 절연막(12), 코어 물질막(14) 및 상부 절연막(16)을 포함할 수 있다. 상기 하부 절연막(12) 및 상부 절연막(16)은 포토 솔더 레지스트(Photo Solder Resist: PSR)를 포함할 수 있다.
상기 인쇄 회로 기판(10)의 하부 절연막(12)에 볼 랜드들(ball land, 18) 및 본드 핑거들(bond finger, 11)이 배치될 수 있다. 상기 본드 핑거들(11)은 상기 슬롯(15)에 인접하여 배치될 수 있다. 상기 볼 랜드들(18)에 솔더 볼(solder ball, 20)이 각각 부착될 수 있다.
상기 제 1 반도체 칩(40) 및 상기 제 2 반도체 칩(50)의 하부면에 본딩 패드들(52)이 각각 배치될 수 있다. 상기 본드 패드들(52)은 상기 슬롯(15)에 의하여 노출되도록 배치될 수 있다. 상기 본딩 패드들(52)과 상기 본드 핑거들(11)은 제 1 와이어들(62)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 와이어들(62)은 상기 슬롯(15)을 통과하면서 상기 본딩 패드들(52)과 본드 핑거들(11)을 연결할 수 있다.
상기 제 1 반도체 칩(40)의 본딩 패드들(52)과 상기 제 2 반도체 칩(50)의 본딩 패드들(52)은 제 2 와이어들(64)에 의하여 전기적으로 연결될 수 있다. 상기 제 1, 제 2 와이어들(62, 64)에 의하여, 상기 솔더 볼들(20)로부터의(또는 솔더 볼들(20)으로의) 전기 신호가 상기 제 1, 제 2 반도체 칩(40, 50)에 전달될 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 몰딩막(70)을 포함할 수 있다. 상기 몰딩막(70)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다. 상기 몰딩막(70)은 상기 제 1 반도체 칩(40) 및 상기 제 2 반도체 칩(50)을 덮는 상부 몰딩막(78), 상기 인쇄 회로 기판(10)의 하부면을 덮는 하부 몰딩막(72), 상기 상부 몰딩막(78)과 상기 하부 몰딩막(72) 사이에 개재되며, 상기 슬롯(15)을 채우는 슬롯 몰딩막(74) 및 상기 제 1 반도체 칩(40)과 제 2 반도체 칩(50) 사이를 채우는 칩간 몰딩막(inter-chip molding layer, 76)을 포함할 수 있다. 다시 말하면, 상기 칩간 몰딩막(76)은 상기 제 1 반도체 칩(40)과 제 2 반도체 칩(50) 사이의 이격된 공간에 배치되는 것이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩막에 대하여 설명하기 위한 개략도이다.
도 2 및 4를 참조하면, 상기 인쇄 회로 기판(10)이 가지는 상기 슬롯(15)을 채우는 상기 슬롯 몰딩막(74)이 제공된다. 또한, 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50) 사이의 이격된 공간에 상기 칩간 몰딩막(76)이 제공된다.
본 발명의 일 실시예에 따르면, 상기 슬롯 몰딩막(74)의 길이(L1)는 상기 칩간 몰딩막(76)의 길이(L2)보다 길 수 있다. 상기 슬롯 몰딩막(74)의 길이(L1)는 상기 슬롯(15)의 길이와 동일한 의미를 가질 수 있다. 또한, 상기 칩간 몰딩막(76)의 길이(L2)는 상기 제 1 반도체 칩(40) 또는 제 2 반도체 칩(50)이 길이와 동일한 의미를 가질 수 있다.
상기 슬롯(15)과 상기 제 1, 제 2 반도체 칩(40, 50) 간의 이격된 공간으로 몰드 컴파운드(mold compound)가 흘러들어 가면서, 상기 몰딩막(70)이 성형될 수 있다. 상기 슬롯 몰딩막(74)이 상기 상부 몰딩막(72) 및 하부 몰딩막(78)에 각각 접촉하여, 반도체 패키지의 몰딩막(70)이 박리(delamination)되는 것을 방지할 수 있다. 또한, 상기 칩간 몰딩막(76)이 상기 상부 몰딩막(72) 및 슬롯 몰딩막(74)에 각각 접촉하므로, 상기 슬롯 몰딩막(74)과 동일한 기능(박리 현상 방지)을 수행할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 몰딩막에 대하여 설명하기 위한 개략도이다.
도 2 및 5를 참조하면, 상기 인쇄 회로 기판(10)이 가지는 상기 슬롯(15)을 채우는 상기 슬롯 몰딩막(74)이 제공된다. 또한, 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50) 사이의 이격된 공간에 상기 칩간 몰딩막(76)이 제공된다.
본 발명의 다른 실시예에 따르면, 상기 슬롯 몰딩막(74)의 길이(L1)는 상기 칩간 몰딩막(76)의 길이(L2)보다 짧을 수 있다. 상기 슬롯 몰딩막(74)의 길이(L1)는 상기 슬롯(15)의 길이와 동일한 의미를 가질 수 있다. 또한, 상기 칩간 몰딩막(76)의 길이(L2)는 상기 제 1 반도체 칩(40) 또는 제 2 반도체 칩(50)이 길이와 동일한 의미를 가질 수 있다.
상기 제 1, 제 2 반도체 칩(40, 50) 간의 이격된 공간으로 몰드 컴파운드(mold compound)가 흘러들어 가면서, 상기 몰딩막(70)이 성형될 수 있다. 상기 칩간 몰딩막(76)이 상기 상부 몰딩막(72) 및 슬롯 몰딩막(76)에 각각 접촉하여, 반도체 패키지의 몰딩막(70)이 박리(delamination)되는 것을 방지할 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 2 및 6을 참조하면, 슬롯(15)을 가지는 인쇄 회로 기판(10)에 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 본딩 패드들(52)을 가지며, 상기 인쇄 회로 기판(10)은 본드 핑거들(11)을 가질 수 있다. 상기 본딩 패드들(52)과 상기 본드 핑거들(11)은 제 1 와이어들(62)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 와이어들(62)은 슬롯(15)을 통과하도록 배치될 수 있다. 상기 제 1 반도체 칩(40)의 본딩 패드들(52)과 제 2 반도체 칩(50)의 본딩 패드들(52)은 제 2 와이어들(64)에 의하여 전기적으로 연결될 수 있다.
상기 인쇄 회로 기판(10)의 하부면에 솔더 볼들(20)이 부착될 수 있다. 상기 본드 핑거들(11)은 상기 솔더 볼들(20)과 재배선(25)에 의하여 전기적으로 연결될 수 있다. 상기 솔더 볼들(20)은 데이터 인/아웃 핀, 어드레스 핀, 컨트롤 핀 등 다양한 종류를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 슬롯(15)을 통하여 상기 제 1, 제 2 반도체 칩(40, 50)의 본딩 패드들(52)과 인쇄 회로 기판(10)의 본드 핑거들(11)이 전기적으로 연결될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 2 및 7을 참조하면, 슬롯(15)을 가지는 인쇄 회로 기판(10)에 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 본딩 패드들(52)을 가질 수 있다. 상기 본딩 패드들(52)은 상기 제 1 반도체 칩(40)과 제 2 반도체 칩(50)을 전기적으로 연결하도록 제공되는 제 1 본딩 패드들(52a) 및 상기 인쇄 회로 기판(10)과 상기 제 1 반도체 칩(40)을 전기적으로 연결하도록 제공되며, 상기 인쇄 회로 기판(10)과 상기 제 2 반도체 칩(50)을 전기적으로 연결하도록 제공되는 제 2 본딩 패드들(52b)을 포함할 수 있다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 상기 제 1 본딩 패드들(52a)과 상기 제 2 본딩 패드들(52b)을 전기적으로 연결하는 패드 배선들(53)을 포함할 수 있다.
상기 인쇄 회로 기판(10)은 본드 핑거들(11)을 가질 수 있다. 상기 본딩 패드들(52b)과 상기 본드 핑거들(11)은 제 1 와이어들(62)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 와이어들(62)은 슬롯(15)을 통과하도록 배치될 수 있다. 상기 제 1 반도체 칩(40)의 제 1 본딩 패드들(52a)과 제 2 반도체 칩(50)의 제 1 본딩 패드들(52a)은 제 2 와이어들(64)에 의하여 전기적으로 연결될 수 있다.
상기 인쇄 회로 기판(10)의 하부면에 솔더 볼들(20)이 부착될 수 있다. 상기 본드 핑거들(11)은 상기 솔더 볼들(20)과 재배선(25)에 의하여 전기적으로 연결될 수 있다. 상기 솔더 볼들(20)은 데이터 인/아웃 핀, 어드레스 핀, 컨트롤 핀 등 다양한 종류를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 슬롯(15)을 통하여 상기 제 1, 제 2 반도체 칩(40, 50)의 본딩 패드들(52b)과 인쇄 회로 기판(10)의 본드 핑거들(11)이 전기적으로 연결될 수 있다.
또한, 상기 제 1 본딩 패드들(52a) 및 제 2 본딩 패드들(52b)이 제공됨으로 써, 하나의 본딩 패드에 하나의 와이어가 본딩될 수 있다. 이에 따라, 반도체 패키지에서 와이어 본딩의 신뢰성이 향상될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 2 및 8을 참조하면, 슬롯(15)을 가지는 인쇄 회로 기판(10)에 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 본딩 패드들(52)을 가질 수 있다. 상기 본딩 패드들(52)은 상기 제 1 반도체 칩(40)과 제 2 반도체 칩(50)을 전기적으로 연결하도록 제공되는 제 1 본딩 패드들(52a) 및 상기 인쇄 회로 기판(10)과 상기 제 1 반도체 칩(40)을 전기적으로 연결하도록 제공되며, 상기 인쇄 회로 기판(10)과 상기 제 2 반도체 칩(50)을 전기적으로 연결하도록 제공되는 제 2 본딩 패드들(52b)을 포함할 수 있다. 상기 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)은 상기 제 1 본딩 패드들(52a)과 상기 제 2 본딩 패드들(52b)을 전기적으로 연결하는 패드 배선들(53)을 포함할 수 있다.
상기 인쇄 회로 기판(10)은 본드 핑거들(11)을 가질 수 있다. 상기 본딩 패드들(52b)과 상기 본드 핑거들(11)은 제 1 와이어들(62)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 와이어들(62)은 슬롯(15)을 통과하도록 배치될 수 있다. 상기 제 1 반도체 칩(40)의 제 1 본딩 패드들(52a)과 제 2 반도체 칩(50)의 제 1 본딩 패드들(52a)은 제 2 와이어들(64)에 의하여 전기적으로 연결될 수 있다.
한편, 상기 제 1, 제 2 반도체 칩(40, 50)의 하부면에, 상기 제 2 본딩 패드 들(52b)을 전기적으로 연결하는 회로 배선들(54)이 배치될 수 있다. 상기 회로 배선들(54)은 상기 제 2 와이어들(64)에 의한 신호의 스큐(skew)가 발생되는 것을 최소화할 수 있다. 즉, 상기 회로 배선들(54)은 제 2 와이어들(54)의 길이에 의하여 발생되는 신호의 스큐를 보상하는 것이다.
상기 인쇄 회로 기판(10)의 하부면에 솔더 볼들(20)이 부착될 수 있다. 상기 본드 핑거들(11)은 상기 솔더 볼들(20)과 재배선(25)에 의하여 전기적으로 연결될 수 있다. 상기 솔더 볼들(20)은 데이터 인/아웃 핀, 어드레스 핀, 컨트롤 핀 등 다양한 종류를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 슬롯(15)을 통하여 상기 제 1, 제 2 반도체 칩(40, 50)의 본딩 패드들(52b)과 인쇄 회로 기판(10)의 본드 핑거들(11)이 전기적으로 연결될 수 있다.
또한, 상기 제 1 본딩 패드들(52a) 및 제 2 본딩 패드들(52b)이 제공됨으로써, 하나의 본딩 패드에 하나의 와이어가 본딩될 수 있다. 이에 따라, 반도체 패키지에서 와이어 본딩의 신뢰성이 향상될 수 있다.
한편, 상기 회로 배선(54)에 의하여, 반도체 칩 사이의 와이어 길이에 의한 신호의 스큐(skew)를 보상할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9를 참조하면, 중앙에 슬롯(15)을 가지는 인쇄 회로 기판(10)이 제공된다. 상기 인쇄 회로 기판(10) 상에, 상기 슬롯(15)의 일부를 덮는 제 1 반도체 칩(40)이 실장된다. 상기 인쇄 회로 기판(10) 상에, 상기 슬롯(15)의 다른 일부를 덮는 제 2 반도체 칩(50)이 실장된다. 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)은 실질적으로 동일한 평면에 배치된다. 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)은 상기 슬롯(15) 상에서 서로 이격되어 배치될 수 있다. 즉, 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50)의 일부가 상기 슬롯(15)에 의하여 노출되도록 배치될 수 있다.
상기 제 1 반도체 칩(40) 상에 제 3 반도체 칩(80)이 실장되며, 상기 제 2 반도체 칩(50) 상에 제 4 반도체 칩(90)이 실장된다. 상기 제 3, 제 4 반도체 칩(80, 90)은 접착층(85)에 의하여 상기 인쇄 회로 기판(10)에 실장될 수 있다. 상기 제 3 반도체 칩(80)과 상기 제 4 반도체 칩(90)은 상기 칩간 갭(inter-chip gap, 45)의 일부를 각각 덮을 수 있다. 상기 제 3 반도체 칩(80)과 상기 제 4 반도체 칩(90) 사이의 이격된 폭(W2)은 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50) 사이의 이격된 폭(W1)보다 좁을 수 있다. 상기 제 1 반도체 칩(40)과 상기 제 2 반도체 칩(50) 사이의 이격된 폭(W1)은 상기 칩간 갭(45)의 폭을 의미할 수 있다.
상기 인쇄 회로 기판(10)의 하부 절연막(12)에 볼 랜드들(ball land, 18) 및 본드 핑거들(bond finger, 11)이 배치될 수 있다. 상기 본드 핑거들(11)은 상기 슬롯(15)에 인접하여 배치될 수 있다. 상기 볼 랜드들(18)에 솔더 볼(solder ball, 20)이 각각 부착될 수 있다.
상기 제 1 반도체 칩(40) 및 상기 제 2 반도체 칩(50)의 하부면에 제 1 본딩 패드들(52)이 각각 배치될 수 있다. 상기 제 1 본드 패드들(52)은 상기 슬롯(15)에 의하여 노출되도록 배치될 수 있다. 상기 제 1 본딩 패드들(52)과 상기 본드 핑거들(11)은 제 1 와이어들(62)에 의하여 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(40)의 제 1 본딩 패드들(52)과 상기 제 2 반도체 칩(50)의 제 1 본딩 패드들(52)은 제 2 와이어들(64)에 의하여 전기적으로 연결될 수 있다. 상기 제 1, 제 2 와이어들(62, 64)에 의하여, 상기 솔더 볼들(20)로부터의(또는 솔더 볼들(20)으로의) 전기 신호가 상기 제 1, 제 2 반도체 칩(40, 50)에 전달될 수 있다.
또한, 상기 제 3 반도체 칩(80) 및 상기 제 4 반도체 칩(90)의 하부면에 제 2 본딩 패드들(87)이 각각 배치될 수 있다. 상기 제 2 본드 패드들(87)은 상기 칩간 갭(45)에 의하여 노출되도록 배치될 수 있다. 상기 제 2 본딩 패드들(87)과 상기 본드 핑거들(11)은 제 3 와이어들(82)에 의하여 전기적으로 연결될 수 있다. 상기 제 3 반도체 칩(80)의 제 2 본딩 패드들(87)과 상기 제 4 반도체 칩(90)의 제 2 본딩 패드들(87)은 제 4 와이어들(84)에 의하여 전기적으로 연결될 수 있다. 상기 제 3, 제 4 와이어들(82, 84)에 의하여, 상기 솔더 볼들(20)로부터의(상기 솔더 볼들(20)으로의) 전기 신호가 상기 제 3, 제 4 반도체 칩(80, 90)에 전달될 수 있다.
상기 제 1, 2, 3, 4 반도체 칩(40, 50, 80, 90)을 덮는 몰딩막(70)이 배치될 수 있다. 상기 몰딩막(70)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다. 상기 인쇄 회로 기판(10)은 하부 절연막(12), 코어 물질막(14) 및 상부 절연막(16)을 포함할 수 있다. 상기 하부 절연막(12) 및 상부 절연막(16)은 포토 솔더 레지스트(Photo Solder Resist: PSR)를 포함할 수 있다. 상기 인쇄 회로 기판(10)의 하부 절연막(12)에 솔더 볼(solder ball, 20)이 부착될 수 있다.
상기 인쇄 회로 기판(10)에 복수 개의 반도체 칩들을 실장하여 고용량의 반도체 패키지가 구현될 수 있다. 또한, 복수 개의 반도체 칩들이 동일한 평면 상에 배치되면서 동시에 적층됨으로써, 반도체 패키지의 두께가 증가하는 것을 방지할 수 있다. 본 발명의 다른 실시예와 다르게, 반도체 칩이 3 개층 이상으로 적층될 수 있으며, 고용량이 필요한 시스템에 사용될 수 있을 것이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템의 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 전자 시스템(100)은 컨트롤러(110), 입출력 장치(120, I/O), 기억 장치(130, memory device), 인터페이스(140) 및 버스(150, bus)를 포함할 수 있다. 상기 컨트롤러(110), 입출력 장치(120), 기억 장치(130) 및/또는 인터페이스(140)는 상기 버스(150)를 통하여 서로 결합 될 수 있다. 상기 버스(150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(130)는 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 어느 하나를 포함할 수 있다. 또한, 상기 기억 장치(130)는 다 른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(100)은 상기 컨트롤러(110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 카드(200)는 기억 장치(210)를 포함한다. 상기 기억 장치(210)는 상술된 실시예들에 개시된 반도체 패키지들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 카드(200)는 호스트(Host)와 상기 기억 장치(210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(220)를 포함할 수 있다.
상기 메모리 컨트롤러(220)는 메모리 카드의 전반적인 동작을 제어하는 플 로세싱 유닛(222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(220)는 상기 프로세싱 유닛(222)의 동작 메모리로써 사용되는 에스램(221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(220)는 호스트 인터페이스(223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(225)는 상기 메모리 컨트롤러(220)와 상기 기억 장치(210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(224)은 상기 기억 장치(210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 설명하기 위한 사시도이다.
도 2 및 3은 본 발명의 실시예에 따른 반도체 패키지를 상세히 설명하기 위한 도면들이다. 도 2는 도 1의 Ⅰ-Ⅰ′라인을 따라 취해진 단면도이며, 도 3은 도 1의 저면 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 몰딩막에 대하여 설명하기 위한 개략도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 몰딩막에 대하여 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 본딩 패드들 및 와이어들을 설명하기 위한 저면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 시스템의 블록도이다.
도 11은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 블록도이다.

Claims (10)

  1. 슬롯(slot)을 가지는 인쇄 회로 기판;
    상기 인쇄 회로 기판 상의, 상기 슬롯의 일부를 덮는 제 1 반도체 칩; 및
    상기 인쇄 회로 기판 상의, 상기 슬롯의 다른 일부를 덮는 제 2 반도체 칩을 포함하되,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 실질적으로 동일한 평면에 배치되고,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 상기 슬롯의 일부를 노출하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 슬롯 상에서 서로 이격되어 배치되는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 그 하부면에 제공되며 상기 슬롯에 의하여 노출되도록 배치되는 본딩 패드들을 각각 포함하며,
    상기 인쇄 회로 기판은 상기 슬롯에 인접하여 그 하부면에 배치된 본드 핑거들을 포함하되,
    상기 본딩 패드들과 상기 본드 핑거들을 전기적으로 연결하는 제 1 와이어들을 더 포함하는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 제 1 반도체 칩의 본딩 패드들과 상기 제 2 반도체 칩의 본딩 패드들을 전기적으로 연결하는 제 2 와이어들을 더 포함하는 반도체 패키지.
  5. 청구항 3에 있어서,
    상기 본딩 패드들은:
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 전기적으로 연결하도록 제공되는 제 1 본딩 패드들; 및
    상기 인쇄 회로 기판과 상기 제 1 반도체 칩을 전기적으로 연결하도록 제공되며, 상기 인쇄 회로 기판과 상기 제 2 반도체 칩을 전기적으로 연결하도록 제공되는 제 2 본딩 패드들을 포함하는 반도체 패키지.
  6. 청구항 3에 있어서,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩은 상기 본딩 패드들은 전기적으로 연결하는 회로 배선들을 포함하는 반도체 패키지.
  7. 청구항 1에 있어서,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 상부 몰딩막;
    상기 인쇄 회로 기판의 하부면을 덮는 하부 몰딩막;
    상기 상부 몰딩막과 상기 하부 몰딩막 사이에 개재되며, 상기 슬롯을 채우는 슬롯 몰딩막; 및
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩 사이를 채우며, 상기 상부 몰딩막과 상기 슬롯 몰딩막에 접촉하는 칩간 몰딩막(inter-chip molding layer)을 더 포함하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 슬롯 몰딩막의 길이는 상기 칩간 몰딩막의 길이보다 긴 반도체 패키지.
  9. 청구항 1에 있어서,
    상기 제 1 반도체 칩 상에 실장되는 제 3 반도체 칩; 및
    상기 제 2 반도체 칩 상에 실장되는 제 4 반도체 칩을 더 포함하는 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 제 3 반도체 칩 및 상기 제 4 반도체 칩은 상기 슬롯의 일부를 각각 덮으며,
    상기 제 3 반도체 칩과 상기 제 4 반도체 칩 사이의 이격된 폭은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이의 이격된 폭보다 좁은 반도체 패키지.
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