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KR101374336B1 - 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부 - Google Patents

메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부 Download PDF

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KR101374336B1
KR101374336B1 KR1020070102641A KR20070102641A KR101374336B1 KR 101374336 B1 KR101374336 B1 KR 101374336B1 KR 1020070102641 A KR1020070102641 A KR 1020070102641A KR 20070102641 A KR20070102641 A KR 20070102641A KR 101374336 B1 KR101374336 B1 KR 101374336B1
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clock signal
signal
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배승준
김진국
박광일
정대현
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삼성전자주식회사
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Abstract

본 발명은 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치 및 제어부를 공개한다. 이 시스템은 클럭신호 및 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 제어부, 및 라이트 클럭신호를 분주하여 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기와, 클럭신호와 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 교정 제어신호에 응답하여 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 출력 클럭신호들의 반대 위상의 신호를 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부로 구성된 반도체 메모리 장치로 구성되어 있다.

Description

메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와 제어부{Memory system, and semiconductor memory device and controller thereof}
본 발명은 메모리 시스템에 관한 것으로, 특히 클럭신호의 1클럭 사이클내에 많은 수의 데이터를 송수신하는 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치 및 제어부에 관한 것이다.
도1은 종래의 메모리 시스템의 일예의 블록도로서, 제어부(10) 및 반도체 메모리 장치(20)로 구성되어 있다.
도1에서, 제어부(10)는 클럭신호(CLK)에 응답하여 어드레스(ADD)와 명령 신호(CMD)를 전송하고, 데이터 스트로우브 신호(DQSI)에 응답하여 데이터(DQ)를 전송한다. 반도체 메모리 장치(20)는 클럭신호(CLK)에 응답하여 어드레스(ADD)와 명령 신호(CMD)를 수신하고, 데이터 스트로우브 신호(DQSI)에 응답하여 데이터(DQ)를 수신하고, 데이터 스트로우브 신호(DQSO)에 응답하여 데이터(DQ)를 전송한다.
도2는 도1에 나타낸 메모리 시스템의 일예의 동작을 나타내는 타이밍도로서, 반도체 메모리 장치에 더블 데이터 레이트로 데이터를 라이트하는 경우의 동작을 나타내는 것으로, 라이트 레이턴시가 3클럭 사이클이고, 버스트 길이가 4인 경우의 동작을 나타내는 것이다.
클럭신호(CK)의 상승 엣지에 응답하여 명령 신호(CMD)와 어드레스(ADD)를 전송하고, 명령 신호(CMD)가 인가된 후 3클럭 사이클 후에 데이터 스트로우브 신호(DQSI)의 상승 엣지 및 하강 엣지에 응답하여 데이터를 전송한다.
도2에 나타낸 바와 같이 데이터 스트로우브 신호(DQSI)는 클럭신호(CK)처럼 항상 토글링되는 신호가 아니며, 데이터를 전송하는 경우에만 토글링되는 신호이다.
클럭신호(CK)의 주파수가 높아짐에 따라 데이터 스트로우브 신호(DQSI, DQSO)의 주파수 또한 높아지게 되는데, 데이터 스트로우브 신호(DQSI, DQSO)가 항상 토글링되지 않고 데이터를 전송할 때만 갑작스럽게 토글링하기 때문에, 데이터 스트로우브 신호(DQSI, DQSO)가 정확하게 발생되지 않아 반도체 메모리 장치가 데이터를 정확하게 입력할 수 없게 되는 문제가 발생된다. 이와 같은 문제를 해결하기 위하여, 데이터가 출력되는 시점보다 앞서서 데이터 스트로우브 신호를 더미로 미리 발생시킨 후 데이터가 출력되는 시점에서 데이터 스트로우브 신호가 정확하게 발생되도록 되는 기술 등이 공개되어 있다.
그러나, 이와같은 기술로 메모리 시스템의 클럭신호(CK)의 1클럭 사이클내에 보다 많은 수의 데이터를 정확하게 전송하는데에는 한계가 있다.
본 발명의 목적은 클럭신호의 1클럭 사이클내에 보다 많은 수의 데이터를 정 확하게 전송할 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템을 위한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적을 상기 목적을 달성하기 위한 메모리 시스템을 위한 제어부를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 메모리 시스템은 클럭신호 및 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 상기 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 제어부, 및 상기 라이트 클럭신호를 분주하여 상기 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기와, 상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 상기 교정 제어신호에 응답하여 상기 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부를 구비하는 반도체 메모리 장치를 구비하는 것을 특징으로 한다.
상기 하나의 출력 클럭신호는 상기 클럭신호와 동일 위상보다는 큰 것임을 나타내고 180도 위상 차보다는 작은 것을 나타내는 신호들중의 하나이고, 바람직하 게는 상기 하나의 출력 클럭신호는 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 신호임을 특징으로 한다.
상기 제어부는 상기 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 제어전압을 증가하거나 감소하고, 상기 제어전압에 응답하여 상기 라이트 클럭신호의 주파수를 증가하거나 감소하여 상기 클럭신호보다 높은 주파수를 가지는 상기 라이트 클럭신호를 발생하는 동기 회로를 구비하는 것을 특징으로 한다.
상기 동기 회로는 상기 업/다운 제어신호에 응답하여 상기 펌핑 동작을 수행하여 상기 제어전압을 증가하거나 감소하는 전하 펌프 및 루프 필터, 및 상기 제어전압에 응답하여 상기 라이트 클럭신호의 주파수를 가변하여 상기 라이트 클럭신호를 발생하는 전압 제어 발진기를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 클럭신호와 상기 내부 라이트 클럭신호들중 상기 클럭신호와 동일 위상을 가지는 것을 나타내는 내부 라이트 클럭신호사이의 위상 차를 검출하는 위상 검출기와, 제어신호에 응답하여 상기 교정 제어신호를 상기 위상 교정부로 전송하는 스위칭부를 추가적으로 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 제어부로부터 출력되는 명령 신호 및 모드 설정 코드에 응답하여 상기 제어신호를 설정하는 모드 설정기를 추가적으로 구비하는 것을 특징으로 한다. 상기 모드 설정기는 상기 명령 신호에 응답하여 모드 설정 명령을 발생하는 명령 디코더, 및 상기 모드 설정 명령에 응답하여 상기 모드 설정 코드를 입력하여 상기 제어신호를 설정하는 제어신호 설정부를 구비하는 것을 특징으로 한다.
상기 위상 제어 및 교정부는 상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하는 위상 제어부, 및 상기 교 정 제어신호에 응답하여 상기 출력 클럭신호들을 상기 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 교정부를 구비하는 것을 특징으로 한다.
상기 위상 교정부는 상기 교정 제어신호의 제1상태에 응답하여 상기 출력 클럭신호들 각각과 동일한 위상을 가지는 상기 내부 라이트 클럭신호들을 발생하는 제1스위칭부, 및 상기 교정 제어신호의 제2상태에 응답하여 상기 출력 클럭신호들 각각과 반대 위상을 가지는 상기 내부 라이트 클럭신호들을 발새하는 제2스위칭부를 구비하는 것을 특징으로 한다. 상기 위상 교정부는 상기 교정 제어신호를 저장하는 저장부를 추가적으로 구비하는 것을 특징으로 한다.
상기 분주기는 상기 라이트 클럭신호를 분주하여 상기 라이트 클럭신호의 1/2의 주파수를 가지는 상기 클럭신호와 동일 위상을 가지는 것을 나타내는 출력 클럭신호 및 상기 클럭신호와 반대 위상을 가지는 것을 나타내는 상기 출력 클럭신호를 발생하는 제1플립플롭, 및 상기 라이트 클럭신호의 반대 위상의 클럭신호를 분주하여 상기 라이트 클럭신호의 1/2의 주파수를 가지는 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 출력 클럭신호 및 상기 클럭신호와 270도의 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호를 발생하는 제2플립플롭을 구비하는 것을 특징으로 하고, 상기 위상 제어부는 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 출력 클럭신호에 응답하여 상기 클럭신호를 입력하여 상기 교정 제어신호를 발생하는 제3플립플롭을 구비하는 것을 특징으로 하고, 상기 위상 교정부는 상기 교정 제어신호의 제1상태에 응답하여 클럭신호와 동일 위상, 90도 위상차, 반대 위상, 및 270도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호들을 상기 클럭신호와 동일 위상, 90도 위상 차, 반대 위상 및 270도의 위상 차를 가지는 것을 나타내는 상기 내부 라이트 클럭신호들로 발생하는 제1스위칭부, 및 상기 교정 제어신호의 제2상태에 응답하여 상기 클럭신호와 동일 위상, 90도 위상 차, 반대 위상, 및 270도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호들을 상기 클럭신호와 반대 위상, 270도 위상 차, 동일 위상 및 90도 위상 차를을 가지는 것을 나타내는 상기 내부 라이트 클럭신호들로 발생하는 제2스위칭부를 구비하는 것을 특징으로 한다.
상기 분주기는 상기 클럭신호와 동일 위상을 가지는 것을 나타내는 상기 출력 클럭신호를 분주하여 상기 클럭신호의 1/4의 주파수를 가지는 상기 클럭신호와 동일 위상을 가지는 것을 나타내는 제2출력 클럭신호 및 상기 클럭신호와 반대 위상을 가지는 것을 나타내는 제2출력 클럭신호를 발생하는 제3플립플롭, 상기 클럭신호와 반대 위상을 가지는 것을 나타내는 상기 출력 클럭신호를 입력하여 상기 클럭신호의 1/4의 주파수를 가지는 상기 클럭신호와 45도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호 및 상기 클럭신호와 215도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호를 발생하는 제4플립플롭, 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호를 입력하여 상기 클럭신호의 1/4의 주파수를 가지는 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호 및 상기 클럭신호와 270도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호를 발생하는 제5플립플롭, 및 상기 클럭신호와 270도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호를 입력하여 상기 클럭신호의 1/4의 주파수를 가지는 상기 클럭신호와 135도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호 및 상기 클럭신호와 315도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호를 발생하는 제6플립플롭을 추가적으로 구비하는 것을 특징으로 하고, 상기 위상 제어부는 상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 제2출력 클럭신호에 응답하여 상기 클럭신호를 입력하여 상기 교정 제어신호를 발생하는 제7플립플롭을 구비하는 것을 특징으로 한다. 상기 위상 교정부는 상기 교정 제어신호의 제1상태에 응답하여 클럭신호와 동일 위상, 45도 위상차, 90도 위상 차, 135도 위상 차, 반대 위상, 215도 위상 차, 270도 위상 차, 및 315도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호들을 상기 클럭신호와 동일 위상, 45도 위상차, 90도 위상 차, 135도 위상 차, 반대 위상, 215도 위상 차, 270도 위상 차, 및 315도 위상 차를 가지는 것을 나타내는 상기 내부 라이트 클럭신호들로 발생하는 제1스위칭부, 및 상기 교정 제어신호의 제2상태에 응답하여 상기 클럭신호와 반대 위상, 215도 위상 차, 270도 위상 차, 315도 위상 차, 동일 위상, 45도 위상 차, 90도 위상 차 및 135도 위상 차를 가지는 것을 나타내는 상기 출력 클럭신호들을 상기 클럭신호와 동일 위상, 45도 위상차, 90도 위상 차, 135도 위상 차, 반대 위상, 215도 위상 차, 270도 위상 차, 및 315도 위상 차를 가지는 것을 나타내는 상기 내부 라이트 클럭신호들로 발생하는 제2스위칭부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템을 위한 반도체 메모리 장치는 외부로부터 인가되는 클럭신호보다 높은 주파수의 라이트 클럭신호를 분주하여 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기, 상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 상기 교정 제어신호에 응답하여 상기 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 메모리 시스템을 위한 제어부는 클럭신호를 발생하는 클럭신호 발생기, 및 상기 클럭신호 및 외부로부터 인가되는 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 상기 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 동기 회로를 구비하는 것을 특징으로 한다.
본 발명의 메모리 시스템은 제어부로부터 전송되는 클럭신호와 제어부로부터 전송되는 라이트 클럭신호에 응답하여 발생되는 반도체 메모리 장치 내부의 내부 라이트 클럭신호사이의 위상 동기가 빠르게 수행될 수 있다.
또한, 본 발명의 메모리 시스템의 반도체 메모리 장치는 라이트 클럭신호를 분주하기 위한 분주기를 구성하는 플립플롭들의 초기 출력 클럭신호들의 위상이 잘못 설정되더라도 출력 클럭신호들의 위상을 교정하여 내부 라이트 클럭신호들을 발생하여, 내부 라이트 클럭신호들에 응답하여 데이터를 입출력하므로 데이터 입출력 오류를 개선할 수 있다.
이에 따라, 본 발명의 메모리 시스템은 셀프 리프레쉬 동작 및 파워 다운 동작시에 제어부가 라이트 클럭신호를 인가하지 않아도 되므로 전력 소모를 줄일 수 있다.
또한, 본 발명의 메모리 시스템은 테스트 동작시에 테스트 장치에 별도의 동기 회로를 구비하지 않더라도 테스트가 가능하다.
이하, 첨부된 도면을 참고로 하여 본 발명의 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와 제어부를 설명하면 다음과 같다.
도3은 본 발명의 메모리 시스템의 일실시예의 블록도로서, 제어부(30) 및 반도체 메모리 장치(40)로 구성되어 있다.
도3에서, 제어부(30)는 클럭신호(CK)에 응답하여 명령 신호(CMD)와 어드레스(ADD)를 전송하고, 클럭신호(CK)보다 높은 주파수의 라이트 클럭신호(WCK)에 응답하여 데이터(DQ)를 전송한다. 반도체 메모리 장치(40)는 클럭신호(CK)에 응답하여 명령 신호(CMD)와 어드레스(ADD)를 수신하고, 라이트 클럭신호(WCK)에 응답하여 데이터(DQ)를 수신하고, 라이트 클럭신호(WCK)에 응답하여 데이터(DQ)를 출력한다.
도4는 도3에 나타낸 메모리 시스템의 일실시예의 동작을 나타내는 타이밍도로서, 반도체 메모리 장치에 더블 데이터 레이트로 데이터를 라이트하는 경우의 동작을 나타내는 것으로, 라이트 레이턴시가 3클럭 사이클이고, 버스트 길이가 4인 경우의 동작을 나타내는 것이다.
클럭신호(CK)에 응답하여 명령 신호(CMD) 및 어드레스(ADD)가 전송되고, 클럭신호(CK)에 동기되고, 클럭신호(CK)의 2배의 주파수를 가지는 라이트 클럭신호(WCK)의 상승 엣지 및 하강 엣지에 응답하여 데이터(DQ)를 전송한다.
따라서, 본 발명의 메모리 시스템은 제어부(30)가 클럭신호(CK)에 동기되고 클럭신호(CK)의 2배의 주파수를 가진 라이트 클럭신호(WCK)의 상승 엣지 및 하강 엣지에 응답하여 데이터(DQ)를 전송하기 때문에 하나의 데이터 전송 라인을 통하여 클럭신호(CK)의 1클럭 사이클내에 4개의 데이터를 전송하는 것이 가능하다. 또한, 라이트 클럭신호(WCK)가 데이터가 전송되는 경우에만 발생되는 것이 아니라 클럭신호(CK)와 마찬가지로 동작중에 항상 발생되기 때문에 라이트 클럭신호(WCK)가 정확하게 발생되지 않으므로 인해서 반도체 메모리 장치가 데이터를 정확하게 입력할 수 없게 되는 문제점이 해결될 수 있다.
도5는 본 발명의 메모리 시스템의 위상 동기 루프의 블럭도로서, 위상 동기 루프는 제어부(30)의 동기 회로(32) 및 클럭신호 발생기(34)와, 반도체 메모리 장치(40)의 분주기(42), 위상 검출기(44), 위상 제어부(46), 및 위상 교정부(48)로 구성되어 있다.
도5에서, 동기 회로(32)는 업/다운 신호(UP/DN)에 응답하여 라이트 클럭신호(WCK)의 위상을 조절한다. 클럭신호 발생기(34)는 클럭신호(CK)를 발생한다. 분주기(42)는 라이트 클럭신호(WCK)를 분주하여 클럭신호(CK)와 동일한 주파수의 서로 다른 위상을 가지고 동일한 위상 차를 가지는 출력 클럭신호들(w1 ~ wm)을 발생한다. 위상 검출기(44)는 위상 동기 및 교정 동작시에 클럭신호(CK)와 내부 라이트 클럭신호들중 하나의 클럭신호(W1)사이의 위상 차를 검출하여 업/다운 신호(UP/DN)를 발생한다. 도시된 것처럼, 업/다운 신호(UP/DN)가 별도의 단자를 통하여 제어부(30)로 인가될 수도 있으나, 위상 동기 및 교정 동작시에 사용되지 않는 다른 단자, 예를 들면, 데이터 입출력 단자들중의 하나의 단자 또는 에러 검출 코드 발생 단자(미도시)를 통하여 제어부(30)로 인가될 수 있다. 위상 제어부(46)는 위상 동기 및 교정 동작시에 분주기(42)의 출력 클럭신호들(w1 ~ wm)의 초기값이 잘못 설정되어 클럭신호(CK)의 "하이"레벨 구간에서 출력 클럭신호(Wn)의 상승 엣지가 발생되지 않으면 출력 클럭신호들(w1 ~ wm)의 위상이 반전된 것임을 나타내는 제어신호(CON)를 발생하고, 클럭신호(CK)의 "하이"레벨 구간에서 출력 클럭신호(Wn)의 상승 엣지가 발생되면 출력 클럭신호들(w1 ~ wm)의 위상이 정상임을 나타내는 제어신호(CON)를 발생한다. 위상 교정부(48)는 제어신호(CON)가 위상이 정상임을 나타내면 출력 클럭신호들(w1 ~ wm)을 내부 라이트 클럭신호들(W1 ~ Wm)로 발생하고, 위상이 반전된 것임을 나타내면 출력 클럭신호들(w1 ~ wm)의 반전된 위상을 가지는 것을 나타내는 신호들을 내부 라이트 클럭신호들(W1 ~ Wm)로 발생한다. 위상 제어부(46)로 인가되는 출력 클럭신호(wn)는 클럭신호(CK)와 동일 위상보다는 큰 것임을 나타내고 180도 위상 차보다는 작은 것을 나타내는 신호들중의 하나이고, 클럭신호(CK)와 90도의 위상 차를 가지는 것을 나타내는 클럭신호가 입력되도록 구성하는 것이 바람직하다.
따라서, 본 발명의 메모리 시스템의 위상 동기 루프는 위상 동기 및 교정 동작시에 분주기가 초기화되어 출력 클럭신호들(w1 ~ wm)의 위상이 반전되었더라도 위상 제어부(46) 및 위상 교정부(48)의 동작에 의해서 출력 클럭신호들(w1 ~ wm)의 위상을 정상적인 위상으로 교정하여 내부 라이트 클럭신호들(W1 ~ Wm)을 발생함으로써 데이터 입력 오류를 개선할 수 있다.
또한, 위상 동기 및 교정 동작시에 위상 검출기(44)가 클럭신호(CK)와 내부 라이트 클럭신호(W1)사이의 위상 차를 검출하기 때문에 위상 동기 동작 시간을 단축할 수 있다. 즉, 분주기가 초기화되어 출력 클럭신호들(w1 ~ wm)의 위상이 반전되어 클럭신호(CK)와 출력 클럭신호들(w1 ~ wm)중 위상 차를 없는 것을 나타내는 클럭신호(w1)사이의 위상 차가 커져 있더라도 위상 제어부(46) 및 위상 교정부(48)의 동작에 의해서 출력 클럭신호들(w1 ~ wm)중 클럭신호(w1)와 반대 위상을 가지는 신호를 위상 차가 없는 것을 나타내는 내부 라이트 클럭신호(W1)로 발생함으로써 클럭신호(CK)와 내부 라이트 클럭신호(W1)사이의 위상 차가 클럭신호(CK)와 클럭신호(w1)사이의 위상 차보다 작아지게 되고, 위상 검출기(44)가 클럭신호(CK)와 클럭신호(CK)와의 위상 차가 상대적으로 작은 내부 라이트 클럭신호(W1)사이의 위상 차를 검출하여 위상 동기 동작을 수행하기 때문에 위상 동기 시간이 단축될 수 있다.
그리고, 분주기가 초기화되는 경우는 라이트 클럭신호(WCK)가 인가되지 않다가 라이트 클럭신호(WCK)가 인가되는 경우를 말하며, 예를 들면, 파워 업시, 셀프 리프레쉬 동작 종료시, 및 파워 다운시 등이 될 수 있다.
도6은 본 발명의 메모리 시스템의 제어부의 동기회로의 실시예의 구성을 나타내는 것으로, 동기 회로(32)는 전하 펌프(50), 루프 필터(52), 전압 제어 발진기(54)로 구성되어 있다.
도6에서, 전하 펌프(50) 및 루프 필터(52)는 업/다운 신호(UP/DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 상승하고, 업/다운 신호(UP/DN)에 응답하여 펌핑하여 제어전압(Vc)의 레벨을 감소한다. 전압 제어 발진기(54)는 제어전압(Vc)에 응답하여 클럭신호(CK)의 2배의 주파수를 가진 클럭신호(WCK)을 발생한다.
도7은 도6에 나타낸 전하 펌프 및 루프 필터의 실시예의 구성을 나타내는 것으로, 전하 펌프(12)는 공급 및 방전 정전류원들(I1, I2), PMOS트랜지스터(P1), 및 NMOS트랜지스터(N1)로 구성되고, 루프 필터(14)는 캐패시터들(C1, C2) 및 저항(R)로 구성되어 있다.
도7에 나타낸 전하 펌프 및 루프 필터의 동작을 설명하면 다음과 같다.
"로우"레벨의 업/다운 신호(UP/EN)가 인가되면, PMOS트랜지스터(P1)가 온되어 공급 정전류원(I1)의 전류가 PMOS트랜지스터(P1)를 통하여 출력단으로 공급되어 제어전압(Vc)의 레벨을 상승한다. 이때 발생되는 제어전압(Vc)은 루프 필터(14)에 의해서 필터링된다.
반면에, "하이"레벨의 업/다운 신호(UP/DN)가 인가되면, NMOS트랜지스터(N1)가 온되어 출력단으로부터의 전류가 NMOS트랜지스터(N1)를 통하여 방전되어 방전 정전류원(I2)으로 흐르게 되어 제어전압(Vc)의 레벨을 하강한다. 이때 발생되는 제어전압(Vc)은 루프 필터(14)에 의해서 필터링된다.
그리고, 업/다운 신호(UP/DN)가 애매모호한 상태가 되면 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 모두 오프되어 공급 정전류원(I1)으로부터 출력단으로 전류가 공급되지 않게 되고, 출력단으로부터 방전 정전류원(I2)으로 전류가 방전되지 않게 된다. 이에 따라 제어전압(Vc)의 레벨이 그대로 유지된다.
도8은 도6에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것으로, 링 형태로 구성된 3개의 인버터들(IV1 ~ IV3)을 구비한 링 오실레이터(54)로 구성되어 있다.
도8에 나타낸 전압 제어 발진기의 동작을 설명하면 다음과 같다.
링 오실레이터(54)는 제어전압(Vc)의 레벨에 응답하여 라이트 클럭신호(WCK)의 주파수를 조절한다. 즉, 제어전압(Vc)의 레벨이 증가하면 클럭신호(CLK)의 주파수를 높이고, 제어전압(Vc)의 레벨이 감소하면 클럭신호(CLK)의 주파수를 낮춘다.
도9는 본 발명의 메모리 시스템의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 모드 설정기(70), 데이터 입력부(72), 데이터 출력부(74), 스위치들(76, 78), 메모리 셀 어레이(78), 분주기(42), 위상 검출기(44), 위상 제어부(46), 및 위상 교정부(48)로 구성되어 있다. 분주기(42)는 D플립플롭들(42-1, 42-2)로 구성되고, 위상 검출기(44) 및 위상 제어부(46) 각각은 D플립플롭으로 구성되어 있다. 도9에 나타낸 반도체 메모리 장치는 클럭신호(CK)의 2배의 주파수를 가지는 라이트 클럭신호(WCK)가 입력되는 경우에, 클럭신호(CK)의 1클럭 사이클내의 하나씩의 데이터 단자를 통하여 인가되는 4개의 데이터를 입력하는 것이 가능한 구성을 나타내는 것이다.
도9에 나타낸 반도체 메모리 장치는 클럭신호(CK)의 1클럭 사이클동안 순차적으로 발생되는 내부 라이트 클럭신호들(W0, W90, W180, W270) 각각에 응답하여 4개의 데이터를 입/출력하는 경우의 구성을 나타내는 것이다.
도9에서, 모드 설정기(70)는 명령 신호(CMD)에 응답하여 어드레스(ADD) 입력단자를 통하여 인가되는 모드 설정 코드를 이용하여 제어신호(MD)를 설정한다. 데이터 입력부(72)는 내부 라이트 클럭신호들(W0, W90, W180, W270) 각각에 응답하여 하나씩의 데이터 단자(미도시)를 통하여 순차적으로 인가되는 4비트씩의 직렬 데이터(DQ1 ~ DQi)를 병렬로 변환하여 4비트씩의 병렬 데이터를 발생한다. 데이터 출력부(74)는 내부 라이트 클럭신호들(W0, W90, W180, W270) 각각에 응답하여 병렬로 출력되는 4비트씩의 병렬 데이터 각각을 직렬로 변환하여 4비트씩의 직렬 데이터(DQ1 ~ DQi)를 하나씩의 데이터 단자(미도시)를 통하여 출력한다. 메모리 셀 어레이(78)는 데이터 입력부(72)로부터 출력되는 데이터를 저장하고, 저장된 데이터를 데이터 출력부(74)로 출력한다. D플립플롭(44)은 클럭신호(CK)와 클럭신호(CK)와 위상 차가 없음을 나타내는 내부 라이트 클럭신호(W0)사이의 위상 차를 검출하여 업/다운 신호(UP/DN)를 발생한다. D플립플롭(42-1)은 라이트 클럭신호(WCK)를 분주하여 위상 차가 없음을 나타내는 출력 클럭신호(w0) 및 출력 클럭신호(w0)와 반대 위상의 출력 클럭신호(w180)을 발생한다. D플립플롭(42-2)은 라이트 클럭신호(WCK)와 반대 위상의 신호를 분주하여 클럭신호(CK)와 90도 위상 차가 있음을 나타내는 출력 클럭신호(w90) 및 출력 클럭신호(w90)와 반대 위상의 출력 클럭신호(w270)를 발생한다. D플립플롭(46)은 출력 클럭신호(w90)에 응답하여 라이트 클럭신호(WCK)를 입력하여 출력한다. 스위치(76)는 제어신호(MD)에 응답하여 D플립플롭(46)의 출력신호를 교정 제어신호(CON)로 전송한다. 즉, 교정 제어신호(CON)는 클럭신호(w90)의 상승 엣지에서 클럭신호(CK)의 레벨을 검출하여 발생되는 것으로, 클럭신호(w90)의 상승 엣지에서 클럭신호(CK)가 "하이"레벨이면 "하이"레벨의 신호를 발생하고, "로우"레벨이면 "로우"레벨의 신호를 발생한다. 위상 교정부(48)는 교정 제어신호(CON)를 저장하고, 저장된 교정 제어신호(CON)에 응답하여 출력 클럭신호들(w0, w90, w180, w270)을 내부 라이트 클럭신호들(W0, W90, W180, W270)로 선택하여 출력하거나, 출력 클럭신호들(w180, w270, w0, w90)을 내부 라이트 클럭신호들(W0, W90, W180, W270)로 출력한다.
도10a는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1, 42-2)의 초기화시에 출력신호들의 위상이 정상적인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도10a에서, 클럭신호(CK) 및 라이트 클럭신호(WCK)가 반도체 메모리 장치로 인가되면, 도9의 D플립플롭들(42-1, 42-2) 각각은 라이트 클럭신호(WCK)를 분주하여 라이트 클럭신호(WCK)의 1/2의 주파수를 가지는 클럭신호들(w0, w90, w180, w270)을 발생한다. 이때, D플립플롭들(42-1, 42-2) 각각의 초기값이 정상적으로 설정되어 있기 때문에 클럭신호들(w0, w90, w180, w270)의 위상이 정상적으로 발생된다. 도9의 위상 제어부(46)는 클럭신호(w90)의 상승 엣지에서 클럭신호(CK)가 "하이"레벨인 것을 검출하여 "하이"레벨의 제어신호(CON)를 발생한다. 그러면, 도9의 위상 교정부(48)는 클럭신호들(w0, w90, w180, w270)을 내부 라이트 클럭신호들(W0, W90, W180, W270)로 발생한다.
도10b는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1, 42-2)의 초기화시에 출력신호들의 위상이 반전된 경우의 동작을 설명하기 위한 동작 타이밍도이 다.
도10b에서, 도10a에서와 마찬가지로 도9의 D플립플롭들(42-1, 42-2) 각각이 라이트 클럭신호(WCK)를 분주하여 라이트 클럭신호(WCK)의 1/2의 주파수를 가지는 클럭신호들(w0, w90, w180, w270)을 발생하나, 이때, D플립플롭들(42-1, 42-2) 각각의 초기값의 위상이 반대로 설정되어 있기 때문에 클럭신호들(w0, w90, w180, w270)의 위상이 반전되어 발생된다. 도9의 위상 제어부(46)는 클럭신호(w90)의 상승 엣지에서 클럭신호(CK)가 "로우"레벨인 것을 검출하여 "로우"레벨의 제어신호(CON)를 발생한다. 그러면, 도9의 위상 교정부(48)는 클럭신호들(w180, w270, w0, w90)를 내부 라이트 클럭신호들(W0, W90, W180, W270)로 발생한다.
상술한 도10a, b의 타이밍도에서 클럭신호(CK)와 클럭신호(w0)의 위상이 동기되지 않은 것을 도시하였으며, 클럭신호(CK)와 클럭신호(w0)사이의 위상은 위상 동기 루프의 동작에 의해서 동기가 이루어지게 된다.
본 발명의 반도체 메모리 장치는 D플립플롭들(42-1, 42-2)을 사용함에 의해서 초기화시에 D플립플롭들(42-1, 42-2)의 초기값이 잘못 설정되어 출력 클럭신호들(w0, w90, w180, w270)의 위상이 반전되더라도, 위상 제어부(46) 및 위상 교정부(48)에 의해서 클럭신호들(w0, w90, w180, w270)의 위상을 정상적으로 복구하여 줌으로써 외부로부터 인가되는 데이터를 정확하게 입력할 수 있다. 또한, 위상 제어부(46) 및 위상 교정부(48)에 의해서 내부 라이트 클럭신호(W0)의 위상을 클럭신호(CK)의 위상에 가깝게 미리 교정하고 위상 검출기(44)가 클럭신호(CK)와 내부 라이트 클럭신호(W0)사이의 위상 차를 검출하여 위상 동기 동작을 수행하기 때문에 위상 동기 시간이 줄어들게 된다.
도11은 도9에 나타낸 위상 교정부의 실시예의 구성을 나타내는 것으로, 스위칭부(48-1)와 저장부(48-2)로 구성되고, 스위칭부(48-1)는 제1스위치들(SW1, SW3, SW5, SW7) 및 제2스위치들(SW2, SW4, SW6, SW8)로 구성되어 있다.
도11에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
저장부(48-2)는 교정 제어신호(CON)를 저장하고 출력한다. 제1스위치들(SW1, SW3, SW5, SW7) 각각은 저장부(48-2)로부터 출력되는 교정 제어신호(CON)가 "하이"레벨이면 출력 클럭신호들(w0, w180, w90, w270) 각각을 내부 라이트 클럭신호들(W0, W180, W90, W270)로 발생하고, 제2스위치들(SW2, SW4, SW6, SW8) 각각은 저장부(48-2)로부터 출력되는 교정 제어신호(CON)의 "로우"레벨이면 출력 클럭신호들(w180, w0, w270, w90) 각각을 내부 라이트 클럭신호들(W0, W180, W90, W270)로 발생한다.
도12는 도9에 나타낸 모드 설정기의 실시예의 블럭도로서, 명령 디코더(80) 및 제어신호 발생부(82)로 구성되어 있다.
도12에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 디코더(80)는 클럭신호(CK)에 응답하여 명령 신호(CMD)를 디코딩하여 모드 설정 신호(MRS)를 발생하고, 제어신호 설정부(82)는 모드 설정 신호(MRS)에 응답하여 어드레스(ADD) 입력 단자를 통하여 인가되는 모드 설정 코드를 저장하고 제어신호(MD)를 설정한다. 제어신호(MD)는 파워 업시에 위상 동기 및 교정을 위한 제1기간동안 인에이블된 후에 디스에이블되는 신호일 수 있으며, 제1기간동안에 위 상 동기 및 교정 동작을 수행한 후, 스위치(76)는 오프되고, 위상 교정부(48)는 저장된 교정 제어신호(CON)에 응답하여 동작을 수행한다. 또한, 제어신호(MD)는 셀프 리프레쉬 동작 종료 및 파워 다운 동작 종료 후에 제1기간동안 인에이블된 후 디스에이블되는 신호이거나, 위상 교정 동작을 위하여 제1기간보다 짧은 제2기간동안 인에이블된 후에 디스에이블되는 신호일 수 있다. 만일 제어신호(MD)를 제2기간동안 인에이블하게 되면 리프레쉬 동작 종료 및 파워 다운 동작 종료 후에 위상 동기 동작은 수행하지 않고 위상 교정 동작만 수행하여 교정 제어신호(CON)를 빨리 설정하는 것이 가능하고, 이에 따라 정상 동작으로 빠르게 복귀할 수 있다.
도13은 도9에 나타낸 데이터 입력부의 실시예의 구성을 나타내는 것으로, D플립플롭들(DF1 ~ DF7)로 구성되어 있다.
도13에 나타낸 데이터 입력부의 동작을 설명하면 다음과 같다.
D플립플롭(DF1)은 내부 라이트 클럭신호(W0)에 응답하여 데이터(DQ)를 입력하여 출력하고, D플립플롭(DF2)는 내부 라이트 클럭신호(W90)에 응답하여 데이터(DQ)를 입력하여 출력하고, D플립플롭(DF3)는 내부 라이트 클럭신호(W180)에 응답하여 데이터(DQ)를 입력하여 출력한다. D플립플롭들(DF4 ~ DF7) 각각은 내부 라이트 클럭신호(W270)에 응답하여 D플립플롭들(DF1 ~ DF3)의 출력신호와 데이터(DQ)를 입력하여 입력 데이터(di1 ~ di4)를 동시에 출력한다. 즉, 데이터 입력부는 라이트 클럭신호(WCK)의 상승 엣지 및 하강 엣지에 응답하여 인가되는 4개의 직렬 데이터를 병렬로 변환하여 4개의 병렬 입력 데이터(di1 ~ di4)를 발생한다.
도14는 도9에 나타낸 데이터 출력부의 실시예의 구성을 나타내는 것으로, AND게이트들(AND1 ~ AND4) 및 OR게이트(OR)로 구성되어 있다.
도14에 나타낸 데이터 출력부의 동작을 설명하면 다음과 같다.
AND게이트(AND1)는 내부 라이트 클럭신호들(W0, W270)에 응답하여 데이터(do1)를 출력하고, AND게이트(AND2)는 내부 라이트 클럭신호들(W0, W90)에 응답하여 데이터(do2)를 출력하고, AND게이트(AND3)는 내부 라이트 클럭신호들(W90, W180)에 응답하여 데이터(do3)를 출력하고, AND게이트(AND4)는 내부 라이트 클럭신호들(W180, W270)에 응답하여 데이터(do4)를 출력한다. OR게이트(OR)는 AND게이트(AND1 ~ AND4)의 출력신호를 데이터(DQ)로 출력한다. 즉, 데이터 출력부는 라이트 클럭신호의 상승 엣지 및 하강 엣지에 응답하여 병렬로 출력되는 4개의 데이터(do1 ~ do4)를 직렬로 변환하여 4개의 직렬 데이터를 발생한다.
도15는 본 발명의 메모리 시스템의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것으로, 도9의 데이터 입력부(72), 데이터 출력부(74), 분주기(42), 위상 교정부(48), 위상 제어부(46) 및 스위치(76)를 데이터 입력부(72'), 데이터 출력부(74'), 분주기(42'), 위상 교정부(48'), 위상 제어부(46') 및 스위치(76')로 대체하여 구성되어 있다. 분주기(42')는 D플립플롭들(42-1 ~ 42-6)로 구성되어 있다. 도15에 나타낸 반도체 메모리 장치는 클럭신호(CK)의 4배의 주파수를 가지는 라이트 클럭신호(WCK)가 입력되는 경우에, 클럭신호(CK)의 1클럭 사이클내의 하나의 데이터 단자(미도시)를 통하여 인가되는 8개의 데이터를 입력하는 것이 가능한 구성을 나타내는 것이다.
도15에 나타낸 블럭들중 도9의 블럭들과 동일한 번호를 가지는 블럭들의 기 능 설명은 도9의 기능 설명을 참고로 하면 쉽게 이해될 것이므로 생략하고, 여기에서는 대체되는 블럭들 각각의 기능에 대하여 설명하기로 한다.
데이터 입력부(72')는 내부 라이트 클럭신호들(W0, W45, W90, W135, W180, W215, W270, W315) 각각에 응답하여 하나씩의 데이터 단자(미도시)를 통하여 순차적으로 인가되는 8비트씩의 직렬 데이터(DQ1 ~ DQi) 각각을 병렬로 변환하여 4비트씩의 병렬 데이터를 발생한다. 데이터 출력부(74')는 내부 라이트 클럭신호들(W0, W45, W90, W135, W180, W215, W270, W315) 각각에 응답하여 병렬로 출력되는 4비트씩의 병렬 데이터 각각을 직렬로 변환하여 4비트씩의 직렬 데이터(DQ1 ~ DQi)를 하나씩의 데이터 단자(미도시)를 통하여 출력한다. D플립플롭(42-1)은 라이트 클럭신호(WCK)를 분주하여 위상 차가 없음을 나타내는 출력 클럭신호(w0), 및 출력 클럭신호(w0)와 반대 위상의 출력 클럭신호(w180)을 발생한다. D플립플롭(42-2)은 라이트 클럭신호(WCK)와 반대 위상의 신호를 분주하여 클럭신호(CK)와 90도 위상 차가 있음을 나타내는 출력 클럭신호(w90) 및 출력 클럭신호(w90)와 반대 위상의 출력 클럭신호(w270)를 발생한다. 출력 클럭신호들(w0, w90, w180, w270) 각각은 클럭신호(CK)의 1/2의 주파수를 가지게 된다. D플립플롭들(42-3 ~ 42-6) 각각은 출력 클럭신호들(w0, w180, w90, w270) 각각을 분주하여 출력 클럭신호들((ww0, ww180), (ww45, ww225), (ww90, ww270), (ww135, ww315))을 각각 발생한다. D플립플롭(46')은 출력 클럭신호(ww90)에 응답하여 라이트 클럭신호(WCK)를 입력하여 출력한다. 스위치(76)는 제어신호(MD)에 응답하여 D플립플롭(46')의 출력신호를 교정 제어신호(CON)로 전송한다. 위상 교정부(48')는 교정 제어신호(CON)를 저장하고, 저장된 교정 제어신호(CON)에 응답하여 출력 클럭신호들(ww0, ww45, w90, ww135, ww180, ww225, w270, ww315)을 내부 라이트 클럭신호들(W0, W45, W90, W135, W180, W225, W270, W315)로 선택하여 출력하거나, 출력 클럭신호들(ww180, ww225, w270, ww315, ww0, ww45, ww90, ww135)을 내부 라이트 클럭신호들(W0, W45, W90, W135, W180, W225, W270, W315)로 선택하여 출력한다.
도16a는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1 ~ 42-6)의 초기화시에 출력신호들의 위상이 정상적인 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도16a에서, 클럭신호(CK) 및 라이트 클럭신호(WCK)가 반도체 메모리 장치로 인가되면, 도15의 D플립플롭들(42-1, 42-2) 각각은 라이트 클럭신호(WCK)를 분주하여 라이트 클럭신호(WCK)의 1/2의 주파수를 가지는 출력 클럭신호들(w0, w90, w180, w270)을 발생한다. D플립플롭들(42-3 ~ 42-6) 각각은 출력 클럭신호들(w0, w90, w180, w270) 각각을 분주하여 출력 클럭신호들(w0, w90, w180, w270)의 1/2의 주파수를 가지는 출력 클럭신호들((ww0, ww180), (ww45, ww225), (ww90, ww270), (ww135, ww315)) 각각을 발생한다. 이때, D플립플롭들(42-1 ~ 42-6) 각각의 초기값이 정상적으로 설정되어 있기 때문에 클럭신호들(ww0, ww45, ww90, ww135, ww180, ww225, w270, ww315)의 위상이 정상적으로 발생된다. 도15의 위상 제어부(46')는 클럭신호(w90)의 상승 엣지에서 클럭신호(CK)가 "하이"레벨인 것을 검출하여 "하이"레벨의 제어신호(CON)를 발생한다. 그러면, 도15의 위상 교정부(48')는 클럭신호들(ww0, ww45, ww90, ww135, ww180, ww225, w270, ww315)을 내부 라이트 클럭신 호들(W0, W45, W90, W135, W180, W225, W270, W315)로 발생한다.
도16b는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1 ~ 42-6)의 초기화시에 출력신호들의 위상이 반전된 경우의 동작을 설명하기 위한 동작 타이밍도이다.
도16b에서, 도16a에서와 마찬가지로 도9의 D플립플롭들(42-1 ~ 42-6) 각각이 라이트 클럭신호(WCK)를 분주하여 라이트 클럭신호(WCK)의 1/4의 주파수를 가지는 출력 클럭신호들(ww0, ww45, ww90, ww135, ww180, ww225, ww270, ww315)을 발생하나, 이때, D플립플롭들(42-1 ~ 42-6) 각각의 초기값의 위상이 반대로 설정되어 있기 때문에 출력 클럭신호들(ww0, ww45, ww90, ww135, ww180, ww225, ww270, ww315)의 위상이 반전되어 발생된다. 도15의 위상 제어부(46')는 클럭신호(ww90)의 상승 엣지에서 클럭신호(CK)가 "로우"레벨인 것을 검출하여 "로우"레벨의 제어신호(CON)를 발생한다. 그러면, 도15의 위상 교정부(48')는 출력 클럭신호들(ww180, ww225, w270, ww315, ww0, ww45, ww90, ww135)을 내부 라이트 클럭신호들(W0, W45, W90, W135, W180, W225, W270, W315)로 발생한다.
상술한 도16a, b의 타이밍도에서 클럭신호(CK)와 클럭신호(ww0)의 위상이 동기되지 않은 것을 도시하였으며, 클럭신호(CK)와 클럭신호(ww0)사이의 위상은 위상 동기 루프의 동작에 의해서 동기가 이루어지게 된다.
본 발명의 반도체 메모리 장치는 테스트 동작시에 테스트 장치가 도9의 위상 검출부(44)로 인가되는 클럭신호(CK)와 내부 라이트 클럭신호(W0)사이의 위상이 일치하도록 클럭신호(CK)와 라이트 클럭신호(WCK)를 인가하여 주기만 하면 테스트 장 치에 제어부(30)의 동기 회로가 구비되지 않더라도 테스트를 용이하게 수행할 수 있다. 즉, 테스트 동작시에 클럭신호(CK)와 라이트 클럭신호(WCK)를 인가하고 업/다운 신호(UP/DN)의 상태를 모니터링하여 라이트 클럭신호(WCK)의 위상을 전후로 조절하면서 위상 동기를 맞추어 가면 된다.
또한, 본 발명의 반도체 메모리 장치는 라이트 클럭신호(WCK)를 디스에이블하였다가 다시 인에이블하는 경우에 도9의 D플립플롭들(42-1, 42-2) 및 도15의 D플립플롭들(42-1 ~ 42-6)의 초기 출력 클럭신호들의 값이 잘못 설정되더라도 위상 제어부(46) 및 위상 교정부(48)의 동작에 의해서 출력 클럭신호들의 위상을 교정하여 내부 라이트 클럭신호들을 발생하기 때문에, 셀프 리프레쉬 동작시 및 파워 다운시에 라이트 클럭신호(WCK)를 인가하지 않아도 된다. 이에 따라, 메모리 시스템 및 반도체 메모리 장치의 전력 소모가 줄어들게 된다.
또한, 본 발명의 메모리 시스템의 위상 동기 루프를 반도체 메모리 장치 내부에 적용하여 외부 클럭신호(CK)와 동기된 내부 클럭신호를 발생하도록 구성하는 것도 가능하다. 이에 따라, 외부 클럭신호(CK)와 내부 클럭신호사이의 동기를 빠르게 가져갈 수 있도록 할 수 있다.
도1은 종래의 메모리 시스템의 일예의 블록도이다.
도2는 도1에 나타낸 메모리 시스템의 일예의 동작을 나타내는 타이밍도이다.
도3은 본 발명의 메모리 시스템의 일실시예의 블록도이다.
도4는 도3에 나타낸 메모리 시스템의 일실시예의 동작을 나타내는 타이밍도이다.
도5는 본 발명의 메모리 시스템의 위상 동기 루프의 블럭도이다.
도6은 본 발명의 메모리 시스템의 제어부의 동기회로의 실시예의 구성을 나타내는 것이다.
도7은 도6에 나타낸 전하 펌프 및 루프 필터의 실시예의 구성을 나타내는 것이다.
도8은 도6에 나타낸 전압 제어 발진기의 실시예의 구성을 나타내는 것이다.
도9는 본 발명의 메모리 시스템의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
도10a, b는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1, 42-2)의 초기화시에 출력신호의 위상이 정상적인 경우 및 반전된 경우에 따른 동작을 설명하기 위한 동작 타이밍도이다.
도11은 도9에 나타낸 위상 교정부의 실시예의 구성을 나타내는 것이다.
도12는 도9에 나타낸 모드 설정기의 실시예의 블럭도이다.
도13은 도9에 나타낸 데이터 입력부의 실시예의 구성을 나타내는 것이다.
도14는 도9에 나타낸 데이터 출력부의 실시예의 구성을 나타내는 것이다.
도15는 본 발명의 메모리 시스템의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 것이다.
도16a, b는 본 발명의 반도체 메모리 장치의 D플립플롭들(42-1 ~ 42-6)의 초기화시에 출력신호들의 위상이 정상적인 경우 및 반전된 경우의 동작을 설명하기 위한 동작 타이밍도이다.

Claims (36)

  1. 클럭신호 및 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 상기 클럭신호보다 높은 주파수의 라이트 클럭신호를 발생하는 제어부; 및
    상기 라이트 클럭신호를 분주하여 상기 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기와, 상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 상기 교정 제어신호에 응답하여 상기 출력 클럭신호들을 입력받아 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부를 구비하는 반도체 메모리 장치를 구비하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 하나의 출력 클럭신호는
    상기 클럭신호와 동일 위상보다는 큰 것임을 나타내고 180도 위상 차보다는 작은 것을 나타내는 신호들중의 하나인 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 상기 하나의 출력 클럭신호는
    상기 클럭신호와 90도 위상 차를 가지는 것을 나타내는 신호임을 특징으로 하는 메모리 시스템.
  4. 제1항에 있어서, 상기 제어부는
    상기 업/다운 제어신호에 응답하여 펌핑 동작을 수행하여 제어전압을 증가하거나 감소하고, 상기 제어전압에 응답하여 상기 라이트 클럭신호의 주파수를 증가하거나 감소하여 상기 클럭신호보다 높은 주파수를 가지는 상기 라이트 클럭신호를 발생하는 동기 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 상기 동기 회로는
    상기 업/다운 제어신호에 응답하여 상기 펌핑 동작을 수행하여 상기 제어전압을 증가하거나 감소하는 전하 펌프 및 루프 필터; 및
    상기 제어전압에 응답하여 상기 라이트 클럭신호의 주파수를 가변하여 상기 라이트 클럭신호를 발생하는 전압 제어 발진기를 구비하는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 클럭신호와 상기 내부 라이트 클럭신호들중 상기 클럭신호와 동일 위상을 가지는 것을 나타내는 상기 내부 라이트 클럭신호사이의 위상 차를 검출하는 위상 검출기; 및
    제어신호에 응답하여 상기 교정 제어신호를 상기 위상 교정부로 전송하는 스위칭부를 추가적으로 구비하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는
    상기 제어부로부터 출력되는 명령 신호 및 모드 설정 코드에 응답하여 상기 제어신호를 설정하는 모드 설정기를 추가적으로 구비하는 것을 특징으로 하는 메모리 시스템.
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  9. 제1항에 있어서, 상기 위상 제어 및 교정부는
    상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하는 위상 제어부; 및
    상기 교정 제어신호에 응답하여 상기 출력 클럭신호들을 상기 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 교정부를 구비하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서, 상기 위상 교정부는
    상기 교정 제어신호의 제1상태에 응답하여 상기 출력 클럭신호들 각각과 동 일한 위상을 가지는 상기 내부 라이트 클럭신호들을 발생하는 제1스위칭부; 및
    상기 교정 제어신호의 제2상태에 응답하여 상기 출력 클럭신호들 각각과 반대 위상을 가지는 상기 내부 라이트 클럭신호들을 발새하는 제2스위칭부를 구비하는 것을 특징으로 하는 메모리 시스템.
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  18. 외부로부터 인가되는 클럭신호보다 높은 주파수의 라이트 클럭신호를 분주하여 상기 클럭신호와 동일한 주파수를 가지고 서로 다른 위상 및 동일한 위상 차를 가지는 출력 클럭신호들을 발생하는 분주기;
    상기 클럭신호와 상기 출력 클럭신호들중 하나의 출력 클럭신호를 이용하여 교정 제어신호를 발생하고, 상기 교정 제어신호에 응답하여 상기 출력 클럭신호들을 내부 라이트 클럭신호들로 출력하거나, 상기 출력 클럭신호들의 반대 위상의 신호를 상기 내부 라이트 클럭신호들로 출력하는 위상 제어 및 교정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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