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KR101356699B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

반도체 메모리 소자 및 그 제조 방법 Download PDF

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KR101356699B1
KR101356699B1 KR1020080004900A KR20080004900A KR101356699B1 KR 101356699 B1 KR101356699 B1 KR 101356699B1 KR 1020080004900 A KR1020080004900 A KR 1020080004900A KR 20080004900 A KR20080004900 A KR 20080004900A KR 101356699 B1 KR101356699 B1 KR 101356699B1
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blocking insulating
film
layer
forming
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김중현
강상열
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삼성전자주식회사
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Abstract

전하 보존 능력이 향상된 반도체 메모리 소자 및 그 제조 방법을 개시한다. 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널링 산화막을 형성하는 단계, 터널링 산화막 상에 전하 저장층을 형성하는 단계, 전하 저장층 상에 블로킹 절연막을 형성하는 단계 및 블로킹 절연막 상에 게이트 전극층을 형성하는 단계를 포함하되, 블로킹 절연막은 실리콘 원자가 첨가되어 등축정계 또는 정방정계의 결정 구조를 가지는 금속 산화막이다.
블로킹 절연막, 하프늄 산화막, 등축정계, 정방정계

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and the method for fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 구체적으로 금속 산화막인 블로킹 절연막을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전에 따라서, 반도체 소자는 고속화, 고집적화 및 대용량화를 거듭하고 있다. 따라서 종래 반도체 소자의 제조에 사용되는 재료로는 요구되는 특성을 만족시킬 수 없게 되고 있고, 새로운 재료의 도입이 필연적이 되고 있다. 그러나 새로운 재료를 기존의 반도체 공정에 적용하는 경우, 공정 조건 및 재료의 특성으로 인하여 원하는 반도체 소자의 특성을 얻는데 어려움을 겪고 있다.
예를 들어 최근 가장 많은 연구와 개발이 이루어지고 있는 반도체 소자 중 하나인 비휘발성 메모리 소자는 게이트 전극과 반도체 기판 사이에 터널링(tunnelling) 산화막, 전하 저장층 및 블로킹(blocking) 절연막이 들어 있는 구조를 가지고 있다. 블로킹 절연막은 비휘발성 메모리 소자에서 전하 저장층에 저장 된 전하가 게이트 전극으로 빠져나가거나 게이트 전극으로부터 들어오는 것을 막아주는 역할을 한다.
또한 비휘발성 메모리 소자는 전하 저장층에 따라 부유 게이트형(floating gate type) 메모리 소자와 부유 트랩형(floating trap type) 메모리 소자로 구분된다. 부유 게이트형 메모리 소자는 반도체 기판과 게이트 전극 사이에 절연층에 의해 고립된 도전체인 부유 게이트를 전하 저장층으로 형성하고, 부유 게이트 내에 자유전하(free carriers)의 형태로 전하를 저장하는 방법을 이용한다. 반면 트랩형 메모리 소자는 게이트 전극과 반도체 기판 사이의 트랩층인 비도전성 전하 저장층이 가지는 트랩에 전하를 저장하는 방법을 이용한다.
이러한 비휘발성 메모리 소자는 고전압으로 동작하기 때문에, 기존의 사용되던 절연층들을 사용하기에는 어려움을 겪고 있다. 따라서 이러한 문제를 극복하기 위하여 블로킹 절연층으로 금속산화막을 사용하는 비휘발성 메모리 소자가 제시된 바 있다. 그러나 금속산화막이 사용되는 경우, 다양한 이점이 있기는 하지만 비휘발성 메모리 소자가 요구하는 전기적 특성을 만족시키기에 필요한 만큼 전하의 이동을 막는 것에는 어려움을 겪고 있다.
본 발명이 해결하고자 하는 기술적 과제는 금속 산화막인 블로킹 절연막을 포함하는 반도체 메모리 소자의 제조 방법에 있어서, 상기 블로킹 절연막의 절연성을 향상시키는 반도체 메모리 소자의 제조 방법을 제공하는 데에 있다.
또한 본 발명이 해결하고자 하는 다른 기술적 과제는 금속 산화막인 블로킹 절연막을 포함하는 반도체 메모리 소자에 있어서, 상기 블로킹 절연막의 절연성이 향상된 반도체 메모리 소자를 제공하는 데에 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 터널링 산화막을 형성하는 단계, 상기 터널링 산화막 상에 전하 저장층을 형성하는 단계, 상기 전하 저장층 상에 블로킹 절연막을 형성하는 단계 및 상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계를 포함하되, 상기 블로킹 절연막은 실리콘 원자가 첨가되어 등축정계 또는 정방정계의 결정 구조를 가지는 금속 산화막이다.
상기 블로킹 절연막을 형성하는 단계는, 실리콘 원자가 첨가된 금속 산화막을 형성하는 단계 및 상기 실리콘 원자가 첨가된 금속 산화막의 결정성을 형성하기 위하여 열처리를 수행하는 단계를 포함할 수 있다.
상기 게이트 전극층을 형성하는 단계 후에, 상기 게이트 전극층, 블로킹 절 연막, 전하 저장층 및 터널링 산화막을 순차적으로 식각하여 게이트 전극, 블로킹 절연막 패턴, 전하 저장층 패턴 및 터널링 산화막 패턴을 형성하는 단계 및 상기 게이트 전극을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 블로킹 절연막은 HfxSiyO2(단, x+y=1) 또는 ZraSibO2(단, a+b=1)로 형성하는 것이 바람직하다. 특히 상기 HfxSiyO2(단, x+y=1)은, y가 0.08 내지 0.35로 형성하는 것이 바람직하다. 또한 상기 터널링 산화막은 30Å 내지 80Å의 두께로 형성하는 것이 바람직하다.
상기 전하 저장층은 실리콘 산화막보다 크고, 상기 블로킹 절연막보다 작은 유전율을 가지도록 형성하는 것이 바람직하다. 예를 들면 상기 전하 저장층은 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드막을 포함하도록 형성할 수 있다. 또는 상기 전하 저장층은 도핑된 폴리실리콘 또는 금속을 포함하는 도전체로 형성하는 것이 바람직하다.
상기 게이트 전극층은 TaN, TaCN, TiN, TiAlN, W, WN, SrRuO3, Ru, RuO2 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성되는 것이 바람직하다.
상기 열처리는 비활성 가스, 산소 가스 또는 비활성 가스 및 산소 가스의 혼합 가스의 분위기에서 수행될 수 있다. 상기 열처리는 800℃ 내지 1200℃의 온도 조건에서 수행될 수 있다. 또한 상기 열처리는 급속 열처리로 수행될 수 있다.
상기 실리콘 원자가 첨가된 금속 산화막은, 원자층 증착 공정, 화학 기상 증착 공정 또는 스퍼터링 공정으로 형성할 수 있다.
또는 상기 블로킹 절연막을 형성하는 단계는, 상기 전하 저장층 상에 금속 산화막 및 실리콘 산화막이 교대로 구성된 다중 유전막을 형성하는 단계 및 상기 다중 유전막이 형성된 반도체 기판에 열처리를 하는 단계를 포함할 수 있다. 이때 상기 금속 산화막 및 상기 실리콘 산화막은, 원자층 증착 공정으로 형성하는 것이 바람직하며 상기 원자층 증착 공정은 200℃ 내지 400℃의 공정 온도에서 수행될 수 있다. 상기 금속 산화막은 하프늄 산화막 또는 지르코늄 산화막인 것이 바람직하다.
상기 실리콘 산화막은 실리콘 전구체로 트리스-다이메틸아미노실란(Tris-DMAS), 트리스-다이에틸아미노실란(Tris-DEAS), 또는 테트라키스 에틸메틸아미노 실리콘(TEMAS)을 사용하여 원자층 증착 공정으로 형성할 수 있다. 그리고 상기 하프늄 산화막은 하프늄 전구체로 테트라키스 에틸메틸아미노 하프늄(TEMAH), 하프늄 터셔리-부톡사이드(HTB), 테트라키스 다이메틸아미노 하프늄(TDMAH), 또는 테트라키스 다이에틸아미노 하프늄(TDEAH)을 사용하여 원자층 증착 공정으로 형성할 수 있다.
또한 상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 메모리 소자를 제공한다.
본 발명에 따른 반도체 메모리 소자는 반도체 기판, 상기 반도체 기판 위에 형성된 게이트 전극, 상기 반도체 기판과 상기 게이트 전극 사이에 차례로 적층된 터널링 산화막 패턴, 전하 전하층 패턴, 블로킹 절연막 패턴 및 상기 게이트 전극 양측의 상기 기판에 형성된 불순물 도핑층을 포함하되, 상기 블로킹 절연막 패턴은 실리콘 원자가 첨가되어 등축정계 또는 정방정계의 결정 구조를 가지는 금속 산화막이다.
상기 터널링 산화막 패턴은 30Å 내지 80Å의 두께인 것이 바람직하다.
상기 전하 저장층 패턴은 실리콘 산화막보다 크고, 상기 블로킹 절연막 패턴보다 작은 유전율을 가지는 것이 바람직하다. 예를 들면, 상기 전하 저장층 패턴은 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드막을 포함할 수 있다. 또는 상기 전하 저장층 패턴은 도핑된 폴리실리콘 또는 금속을 포함하는 것이 바람직하다.
상기 게이트 전극은 TaN, TaCN, TiN, TiAlN, W, WN, SrRuO3, Ru, RuO2 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합인 것이 바람직하다.
상기 블로킹 절연막 패턴은 HfxSiyO2(단, x+y=1) 또는 ZraSibO2(단, a+b=1)인 것이 바람직하다. 이때 상기 HfxSiyO2(단, x+y=1)은, y가 0.08 내지 0.35인 것이 바람직하다.
본 발명에 따른 반도체 메모리 소자는 전하 저장층에 저장된 전하의 이동을 감소시켜, 저장된 데이터의 보존 능력이 향상된다.
또한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 전하 저장층에 저장된 전하의 이동을 효율적으로 감소시킬 수 있는 블로킹 절연막을 형성할 수 있다. 특히 블로킹 절연막의 유전율이 높은 값을 가지도록 할 수 있어 블로킹 절연막의 두께를 종래의 기술보다 두껍게 형성할 수 있다. 따라서 저장된 전하의 이동을 현저히 감소시킬 수 있어 저장된 데이터의 보존 능력을 향상시킬 수 있다. 이를 통하여 데이터의 보존 능력이 향상되는 고신뢰성의 비휘발성인 반도체 메모리 소자의 제조가 가능하다.
이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 제1 실시 예에 따른 반도체 기판 상에 터널링 산화막을 형 성한 단계를 나타내는 단면도이다.
도 1을 참고하면, 반도체 기판(100) 상에 터널링 산화막(110)을 형성한다. 반도체 기판(100)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 반도체 기판(100)에는 예를 들면, 트랜지스터와 같은 반도체 소자 형성에 필요한 웰(well)과 같은 불순물 주입 영역(미도시), 개별 반도체 소자 간의 분리를 위한 소자 분리막(미도시) 등이 형성되어 있을 수 있다.
터널링 산화막(110)은 터널링 작용을 일으킬 수 있도록 형성하며, 30Å 내지 800Å의 두께를 가지도록 형성하는 것이 바람직하다. 터널링 산화막(200)은 실리콘 산화막(SiO2)이거나 하프늄 또는 지르코늄의 산화막을 포함할 수 있으나, 이에 제한되지는 않는다.
도 2는 본 발명의 제1 실시 예에 따른 터널링 산화막 상에 전하 저장층을 형성한 단계를 나타내는 단면도이다.
도 2를 참조하면, 터널링 산화막(110) 상에 전하 저장층(120)을 형성한다. 전하 저장층(120)은 20Å 내지 200Å의 두께를 가지도록 형성할 수 있으며, 크게 2가지 종류로 구분하여 형성할 수 있다. 전하 저장층(120)으로 도전체를 사용하는 경우, 전하 저장층(120)은 부유 게이트(floating gate)의 역할을 한다. 이 경우 전하 저장층(120)은 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다.
전하 저장층(120)으로 절연체를 사용하는 경우, 전하 저장층(120)은 트랩층(trap layer)의 역할을 한다. 트랩층의 역할을 하는 전하 저장층(120)은 실리콘 산화막보다 유전율이 크고, 후술할 블로킹 절연막보다는 유전율이 작은 물질로 형성하는 것이 바람직하다. 예를 들어, 실리콘 산화막의 유전율이 3.9인 경우 전하 저장층(120)의 유전율은 3.9보다 큰 물질, 예를 들면 유전율이 약 6인 실리콘 질화막으로 형성한다. 따라서 상기 블로킹 절연막은 유전율이 6보다는 크도록 형성한다. 전하 저장층(120)은 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함하여 형성할 수 있다.
도 3은 본 발명의 제1 실시 예에 따른 전하 저장층 상에 실리콘 원자가 첨가된 금속 산화막을 형성한 단계를 나타내는 단면도이다.
도 3을 참조하면, 전하 저장층(120) 상에 실리콘 원자를 첨가하여 금속 원자를 일부 실리콘 원자가 치환하도록 실리콘 원자가 첨가된 금속 산화막(130a)을 형성한다. 실리콘 원자가 첨가된 금속 산화막(130a)은 예를 들면, 하프늄 산화막(HfO2) 또는 지르코늄 산화막(ZrO2)에 실리콘 원자를 첨가한 HfxSiyO2(단, x+y=1) 또는 ZraSibO2(단, a+b=1)로 형성할 수 있다. 하프늄 산화막에 실리콘(Si) 원자를 첨가하여 하프늄(Hf) 원자를 치환하면 결정성에 변화를 주어 전기적 특성을 변화시킬 수 있다. 이에 대해서는 자세히 후술하도록 한다. 또한 지르코늄 산화막에 실리콘(Si) 원자를 첨가하여 지르코늄(Zr) 원자를 치환하면 막의 치밀도를 높일 수 있다.
실리콘 원자가 첨가된 금속 산화막(130a)은 원자층 증착(ALD, Atomic Layer Deposition) 공정, 화학 기상 증착(CVD, Chemical Vapor Deopsition) 공정, 스퍼터 링(sputtering) 공정으로 형성할 수 있다. 원자층 증착 공정과 화학 기상 증착 공정의 경우에는 치환하고자 하는 실리콘 원자의 양을 감안하여 실리콘 전구체와 금속 전구체의 비율을 조절하여 공정을 진행하면 실리콘 원자가 첨가된 금속 산화막(130a)을 형성할 수 있고, 스퍼터링 공정은 미리 실리콘 원자와 금속 원자의 비율을 조절하여 형성된 타겟(target) 물질을 이용하면 실리콘 원자가 첨가된 금속 산화막(130a)을 형성할 수 있다.
실리콘 원자가 첨가된 금속 산화막(130a)으로 HfxSiyO2를 형성하고자 하는 경우에는 예를 들어, 상기 실리콘 전구체는 트리스-다이메틸아미노실란(Tris-DMAS), 트리스-다이에틸아미노실란(Tris-DEAS), 또는 테트라키스 에틸메틸아미노 실리콘(TEMAS) 등을 사용할 수 있다. 또한 상기 금속 전구체는 테트라키스 에틸메틸아미노 하프늄(TEMAH), 하프늄 터셔리-부톡사이드(HTB), 테트라키스 다이메틸아미노 하프늄(TDMAH), 또는 테트라키스 다이에틸아미노 하프늄(TDEAH) 등의 하프늄 전구체를 사용할 수 있다.
원자층 증착 공정으로 실리콘 원자가 첨가된 금속 산화막(130a)을 형성하는 경우에는 200℃ 내지 400℃의 공정 온도에서 공정을 수행할 수 있다.
도 4는 하프늄 산화막의 치환된 실리콘 원자의 농도 및 열처리 온도에 따른 결정 상태도이다.
도 4를 참조하면, 하프늄 산화막(HfO2)는 열처리 온도에 따라 결정성을 변화하게 된다. 예를 들면, 비정질(amorphous)의 하프늄 산화막을 800℃ 이상의 온도 조건에서 열처리를 하면 단사정계(monoclinic system)의 결정성을 가지게 된다. 그러나 600℃ 정도의 온도 조건에서 열처리를 하면 단사정계에 정방정계(tetragonal system) 또는 등축정계(cubic system)와 같은 결정의 3개 축이 모두 직각을 이루는 결정성을 혼재되게 된다. 하프늄 산화막 또는 지르코늄 산화막의 경우에는 정방정계 또는 등축정계와 같은 결정의 3개 축이 모두 직각을 이루는 결정성을 가질 경우에 40 내지 70 이상의 큰 유전율을 가질 수 있다. 그러나 도시한 것과 같이 하프늄 산화막은 순수한 정방정계 또는 등축정계를 가지지 못한다.
그러나 3% 이상의 실리콘 원자로 하프늄 원자를 치환하면 이온반경이 하프늄 원자(0.78Å)에 비해 작은 실리콘 원자(0.42Å)가 하프늄 산화막 내에서 압축 응력(Compressive stress)을 유발하여 단사정계에 비하여 부피가 적은 정방정계 또는 등축정계를 형성할 수 있다. 지르코늄 산화막의 경우에는 박막으로 형성하면 정방정계 또는 등축정계의 결정성을 가질 수 있으나, 이러한 실리콘 원자의 치환에 따르는 압축 응력을 통하여 박막의 치밀성을 더욱 높일 수 있다.
전하 저장층(120)을 사용하는 반도체 메모리 소자의 경우에는 후속 제조 공정 중에 1000℃ 이상의 열 버짓(budget)이 가해질 수 있다. 따라서 이러한 열 버짓을 거친 후에도 정방정계 또는 등축정계를 유지하기 위해서는 약 8% 이상의 실리콘 원자가 하프늄 원자를 치환하는 것이 바람직하다. 다만 너무 많은 실리콘 원자가 첨가되는 경우에는 비정질이 되거나 유전율이 작은 실리콘 산화막(SiO2)의 영향으로 유전율이 감소될 수 있다. 따라서 하프늄 원자를 치환하는 실리콘 원자의 농도는 8% 내지 35% 로 하는 것이 바람직하다. 즉, HfxSiyO2(단, x+y=1)인 경우에 y는 0.08 내지 0.35로 형성하는 것이 바람직하다.
이 경우 실리콘 원자가 첨가된 정방정계 또는 등축정계의 하프늄 산화막은 적어도 30 이상의 유전율을 가지게 된다. 예를 들어 블로킹 절연막으로 유전율이 약 12인 알루미늄 산화막(Al2O3) 대신 유전율이 약 2.5배 이상 높은 실리콘 원자가 첨가된 정방정계 또는 등축정계의 하프늄 산화막을 사용하는 경우, 블로킹 절연막을 약 2.5배 두껍게 형성해도 동일한 전압을 사용할 수 있으므로 전하의 이동을 더욱 감소시킬 수 있다.
도 5는 치환된 실리콘 원자의 농도에 따른 하프늄 산화막의 결정상 변화를 분석한 그래프이다.
도 5를 참조하면, 실리콘 원자의 농도(즉 HfxSiyO2를 xHfO2+ySiO2라고 생각할 때, SiO2의 농도인 y)를 약 2.5%, 5%, 10%, 23%로 바꾸어 가면 형성한 12㎚(120Å)의 두께의 HfxSiyO2(단 x+y=1) 박막의 결정성이 분석되었다. 이때 실리콘 원자의 농도가 2.5%, 5%인 경우에는 단사경계임을 알 수 있는 피크(A)가 나타남에 비하여 실리콘 원자의 농도가 10%, 23%인 경우에는 정방정계 또는 등축정계임을 알 수 있는 피크(B)가 나타남을 확인할 수 있다.
도 6은 실리콘 원자가 첨가된 하프늄 산화막의 에너지 밴드갭을 측정하여 나타낸 그래프이다.
도 6을 참조하면, 실리콘 원자가 첨가된 하프늄 산화막의 에너지 밴드갭(energy bandgap)은 실리콘 원자의 농도에 따라서 약 6.3 내지 9eV을 가지게 된다. 실리콘 원자가 전혀 첨가되지 않은 순수한 하프늄 산화막은 약 6.3eV, 순수한 실리콘 산화막, 특히 열산화로 형성된 실리콘 산화막은 약 9eV의 에너지 밴드갭을 가지게 된다. 예를 들어 실리콘 원자의 농도가 약 20%인 경우에는 약 6.6eV의 에너지 밴드갭을 가지므로 전하의 이동을 막는 블로킹 절연막으로 활용할 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 실리콘 원자가 첨가된 금속 산화막을 열처리하여 블로킹 산화막을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 실리콘 원자가 첨가된 금속 산화막(도 3의 130a)을 열처리하여 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(130)을 형성한다. 전술한 바와 같이, 금속 산화막이 정방정계 또는 등축정계를 가지도록 하기 위해서는 금속 원자를 실리콘 원자로 치환과, 적절한 온도가 가해져야 한다.
상기 열처리는 비활성 가스, 산소 가스 또는 비활성 가스 및 산소 가스의 혼합 가스의 분위기에서 수행될 수 있다. 또한 상기 열처리의 온도 조건은 치환되는 실리콘 원자의 농도를 고려하여 결정되므로, 800℃ 내지 1200℃의 온도 조건에서 수행되는 것이 바람직하다. 또한 열처리 후 결정성을 유지시키기 위하여 급속 열처리(RTA, Rapid Thermal Anealing)을 하는 것이 바람직하다.
이때 미도시하였지만, 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(130)의 하부 또는 상부에 실리콘 산화막(SiO2), 알루미늄 산화막(AlO2), 지 르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 지르코늄 실리게이트(Zirconium Silicate) 또는 하프늄 실리게이트(Hafnium Silicate) 등의 절연막을 더 형성할 수 있다. 즉, 전하 저장층(120) 및 후술할 게이트 전극층(도 8의 140) 사이에 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(130)과 실리콘 산화막(SiO2), 알루미늄 산화막(AlO2), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 지르코늄 실리게이트(Zirconium Silicate) 또는 하프늄 실리게이트(Hafnium Silicate) 등의 절연막들의 복합막이 형성되어 함께 블로킹 절연막의 역할을 하도록 할 수 있다.
도 8은 본 발명의 제1 실시 예에 따른 블로킹 절연막 상에 게이트 전극층을 형성한 단계를 나타내는 단면도이다.
도 8을 참조하면, 블로킹 절연막(130) 상에 게이트 전극층(140)을 형성한다. 게이트 전극층(140)은 예를 들면, TaN, TaCN, TiN, TiAlN, W, WN, SrRuO3, Ru, RuO2 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성할 수 있다.
도 9은 본 발명의 제1 실시 예에 따른 소스 및 드레인 영역을 형성한 단계를 나타내는 단면도이다.
도 9를 참조하면, 게이트 전극층(140), 블로킹 절연막(130), 전하 저장층(120) 및 터널링 산화막을 순차적으로 식각하여 각각 게이트 전극(142), 블로킹 절연막 패턴(132), 전하 저장층 패턴(122) 및 터널링 산화막 패턴(112)을 형성하고 반도체 기판(100)을 일부 노출시킨다. 그런 후에 게이트 전극(142)을 이온주입 마스크로 사용하여 이온주입(ion implantation) 공정을 실시하여 게이트 전극(142)의 양측면에 노출된 반도체 기판(100)에 소스(source) 영역 및 드레인(drain) 영역(150)을 형성한다. 이때 소스 영역 및 드레인 영역을 형성하지 않고자 하는 다른 노출된 반도체 기판(100) 부분에는 추가적으로 마스크층(미도시)을 형성할 수 있다. 상기 마스크층은 예를 들면 포토레지스트(photoresist)로 형성할 수 있다.
전술한 바와 같이, 전하 저장층(120)으로 도전체를 사용하는 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층(120)으로 절연체를 사용하는 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 10 내지 도 15는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자를 형성하는 방법을 나타내는 개략도이다. 본 발명의 제2 실시 예는 전술한 본 발명의 제1 실시 예와 블로킹 절연막을 형성하는 방법을 제외하고는 동일하므로, 중복되는 내용은 일부 생략되어 있다.
도 10은 본 발명의 제2 실시 예에 따른 반도체 기판 상에 터널링 산화막을 형성한 단계를 나타내는 단면도이다.
도 10을 참고하면, 반도체 기판(200) 상에 터널링 산화막(210)을 형성한다. 반도체 기판(200)은 예를 들면, 실리콘 기판과 같은 통상의 반도체로 이루어질 수 있다. 터널링 산화막(210)은 터널링 작용을 일으킬 수 있도록 형성하며, 30Å 내지 800Å의 두께를 가지도록 형성하는 것이 바람직하다. 터널링 산화막(200)은 실리콘 산화막(SiO2)이거나 하프늄 또는 지르코늄의 산화막을 포함할 수 있으나, 이에 제한되지는 않는다.
도 11은 본 발명의 제2 실시 예에 따른 터널링 산화막 상에 전하 저장층을 형성한 단계를 나타내는 단면도이다.
도 11을 참조하면, 터널링 산화막(210) 상에 전하 저장층(220)을 형성한다. 전하 저장층(120)은 20Å 내지 200Å의 두께를 가지도록 형성할 수 있으며, 도전체를 사용하는 경우와 절연체를 사용하는 2가지 종류로 크게 구분하여 형성할 수 있다. 도전체를 사용하는 전하 저장층(220)은 도핑된 폴리실리콘 또는 금속을 포함하는 도전체일 수 있다. 또는 절연체를 사용하는 전하 저장층(220)은 실리콘 질화막, 알루미늄 질화막, 또는 실리콘 옥시나이트라이드(oxynitride)막과 같은 질화막을 포함하여 형성할 수 있다.
도 12는 본 발명의 제2 실시 예에 따른 전하 저장층 상에 금속 산화막 및 실리콘 산화막이 교대로 구성된 다중 유전막을 형성한 단계를 나타내는 단면도이다.
도 12를 참조하면, 전하 저장층(220) 상에 금속 산화막(230b) 및 실리콘 산화막(230c)이 교대로 구성된 다중 유전막(230a)을 형성한다. 금속 산화막(230b) 및 실리콘 산화막(230c)의 두께는 금속 원자 및 실리콘 원자의 조성비를 결정지을 수 있도록 정밀하게 제어되어야 하며 후속 공정에 의하여 금속 원자와 실리콘 원자가 치환되어 균일한 분포를 이룰 수 있도록 각각 얇게 형성되어야 한다. 따라서 금속 산화막(230b) 및 실리콘 산화막(230c)은 원자층 증착 공정으로 형성하는 것이 바람직하다.
금속 산화막(230b) 및 실리콘 산화막(230c)을 원자층 증착 공정으로 형성하는 경우, 200℃ 내지 400℃의 공정 온도에서 형성할 수 있다. 금속 산화막(230b)은 예를 들면, 하프늄 산화막 또는 지르코늄 산화막일 수 있다. 실리콘 산화막(230c)은 예를 들면, 실리콘 전구체로 트리스-다이메틸아미노실란(Tris-DMAS), 트리스-다이에틸아미노실란(Tris-DEAS), 또는 테트라키스 에틸메틸아미노 실리콘(TEMAS) 등을 사용하여 형성할 수 있다. 또한 금속 산화막(230b)으로 하프늄 산화막을 형성하는 경우, 금속 전구체로 하프늄 전구체인 테트라키스 에틸메틸아미노 하프늄(TEMAH), 하프늄 터셔리-부톡사이드(HTB), 테트라키스 다이메틸아미노 하프늄(TDMAH), 또는 테트라키스 다이에틸아미노 하프늄(TDEAH) 등을 사용할 수 있다. 이 경우 동일한 원자층 증착 공정 장비 내에서 상기 금속 전구체와 상기 실리콘 전구체를 교대로 공급하여 금속 산화막(230b) 및 실리콘 산화막(230c)이 교대로 구성된 다중 유전막(230a)을 형성할 수 있다.
다중유전막(230a)은 후속 공정에 의하여, 실리콘 원자로 금속 원자가 치환된 금속 산화막을 만들기 위하여 형성된다. 따라서 금속 산화막(230b)은 실리콘 산화막(230c) 보다 1개 층이 더 형성되는 것이 바람직하다. 즉, 금속 산화막(230b) 사이에 실리콘 산화막(230c)이 들어간 형태가 되는 것이 바람직하다. 예를 들면, 금속 산화막(230b)이 3개 층, 실리콘 산화막(230c)이 금속 산화막(230b)의 사이에 2개 층이 형성될 수 있다. 그러나 금속 산화막(230b) 사이에 실리콘 산화막(230c)이 들어가 있는 형태가 유지되는 한, 금속 산화막(230b)과 실리콘 산화막(520)의 각각 형성된 층의 개수는 제한되지 않는다.
도 13은 본 발명의 제2 실시 예에 따른 다중 유전막을 열처리하여 블로킹 산화막을 형성하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 다중 유전막(230a)을 열처리하여 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(230)을 형성한다. 블로킹 절연막(230)은 예를 들면, 금속 산화막(230b)이 하프늄 산화막인 경우에 HfxSiyO2(단, x+y=1)이 되도록 형성한다. 즉 상기 하프늄 산화막 및 실리콘 산화막(230c)의 하프늄 원자와 실리콘 원자가 서로 치환되어 전체 블로킹 절연막(230)에 걸쳐서 하프늄 원자와 실리콘 원자가 균일하도록 하여 하나의 단일막으로 형성한다. 이를 통하여 블로킹 절연막(230)은 실리콘 원자가 첨가되어 정방정계 또는 등축정계를 가지는 하프늄 산화막이 될 수 있다.
상기 열처리는 비활성 가스, 산소 가스 또는 비활성 가스 및 산소 가스의 혼합 가스의 분위기에서 수행될 수 있다. 또한 상기 열처리의 온도 조건은 치환되는 실리콘 원자의 농도를 고려하여 결정되므로, 800℃ 내지 1200℃의 온도 조건에서 수행되는 것이 바람직하다. 또한 열처리 후 결정성을 유지시키기 위하여 급속 열처리(RTA, Rapid Thermal Anealing)을 하는 것이 바람직하다.
이때 미도시하였지만, 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(230)의 하부 또는 상부에 실리콘 산화막(SiO2), 알루미늄 산화막(AlO2), 지 르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 지르코늄 실리게이트(Zirconium Silicate) 또는 하프늄 실리게이트(Hafnium Silicate) 등의 절연막을 더 형성할 수 있다. 즉, 전하 저장층(220) 및 후술할 게이트 전극층(도 14의 240) 사이에 정방정계 또는 등축정계의 결정 구조를 가지는 블로킹 절연막(230)과 실리콘 산화막(SiO2), 알루미늄 산화막(AlO2), 지르코늄 산화막(ZrO2), 하프늄 산화막(HfO2), 지르코늄 실리게이트(Zirconium Silicate) 또는 하프늄 실리게이트(Hafnium Silicate) 등의 절연막들의 복합막이 형성되어 함께 블로킹 절연막의 역할을 하도록 할 수 있다.
도 14는 본 발명의 제2 실시 예에 따른 블로킹 절연막 상에 게이트 전극층을 형성한 단계를 나타내는 단면도이다.
도 14를 참조하면, 블로킹 절연막(230) 상에 게이트 전극층(240)을 형성한다. 게이트 전극층(240)은 예를 들면, TaN, TaCN, TiN, TiAlN, W, WN, SrRuO3, Ru, RuO2 및 도핑된 폴리실리콘으로 구성되는 군으로부터 선택되는 하나 또는 이들의 조합으로 형성할 수 있다.
도 15는 본 발명의 제2 실시 예에 따른 소스 및 드레인 영역을 형성한 단계를 나타내는 단면도이다.
도 15를 참조하면, 게이트 전극층(240), 블로킹 절연막(230), 전하 저장층(120) 및 터널링 산화막을 순차적으로 식각하여 각각 게이트 전극(242), 블로킹 절연막 패턴(232), 전하 저장층 패턴(222) 및 터널링 산화막 패턴(212)을 형성하고 반도체 기판(200)을 일부 노출시킨다. 그런 후에 게이트 전극(242)을 이온주입 마스크로 사용하여 이온주입(ion implantation) 공정을 실시하여 게이트 전극(242)의 양측면에 노출된 반도체 기판(200)에 소스(source) 영역 및 드레인(drain) 영역(250)을 형성한다. 이때 소스 영역 및 드레인 영역을 형성하지 않고자 하는 다른 노출된 반도체 기판(200) 부분에는 추가적으로 마스크층(미도시)을 형성할 수 있다. 상기 마스크층은 예를 들면 포토레지스트(photoresist)로 형성할 수 있다.
전술한 바와 같이, 전하 저장층(220)으로 도전체를 사용하는 경우에는 부유 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 전하저장층(220)으로 절연체를 사용하는 경우에는 부유 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 1 은 본 발명의 제1 실시 예에 따른 반도체 기판 상에 터널링 산화막을 형성한 단계를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시 예에 따른 터널링 산화막 상에 전하 저장층을 형성한 단계를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시 예에 따른 전하 저장층 상에 실리콘 원자가 첨가된 금속 산화막을 형성한 단계를 나타내는 단면도이다.
도 4는 하프늄 산화막의 치환된 실리콘 원자의 농도 및 열처리 온도에 따른 결정 상태도이다.
도 5는 치환된 실리콘 원자의 농도에 따른 하프늄 산화막의 결정상 변화를 분석한 그래프이다.
도 6은 실리콘 원자가 첨가된 하프늄 산화막의 에너지 밴드갭을 측정하여 나타낸 그래프이다.
도 7은 본 발명의 제1 실시 예에 따른 실리콘 원자가 첨가된 금속 산화막을 열처리하여 블로킹 산화막을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 제1 실시 예에 따른 블로킹 절연막 상에 게이트 전극층을 형성한 단계를 나타내는 단면도이다.
도 9은 본 발명의 제1 실시 예에 따른 소스 및 드레인 영역을 형성한 단계를 나타내는 단면도이다.
도 10은 본 발명의 제2 실시 예에 따른 반도체 기판 상에 터널링 산화막을 형성한 단계를 나타내는 단면도이다.
도 11은 본 발명의 제2 실시 예에 따른 터널링 산화막 상에 전하 저장층을 형성한 단계를 나타내는 단면도이다.
도 12는 본 발명의 제2 실시 예에 따른 전하 저장층 상에 금속 산화막 및 실리콘 산화막이 교대로 구성된 다중 유전막을 형성한 단계를 나타내는 단면도이다.
도 13은 본 발명의 제2 실시 예에 따른 다중 유전막을 열처리하여 블로킹 산화막을 형성하는 단계를 나타내는 단면도이다.
도 14는 본 발명의 제2 실시 예에 따른 블로킹 절연막 상에 게이트 전극층을 형성한 단계를 나타내는 단면도이다.
도 15는 본 발명의 제2 실시 예에 따른 소스 및 드레인 영역을 형성한 단계를 나타내는 단면도이다.
<도면의 주요부분에 대한 설명>
100, 200 : 반도체 기판, 110, 210 : 터널링 산화막, 120, 220 : 전하 저장층, 130, 230 : 블로킹 절연층, 130a : 실리콘 원자가 첨가된 금속 산화막, 230a : 다중 유전막, 230b : 금속 산화막, 230c : 실리콘 산화막, 140, 240 : 게이트 전극층, 150 : 소스 및 드레인 영역

Claims (28)

  1. 반도체 기판 상에 터널링 산화막을 형성하는 단계;
    상기 터널링 산화막 상에 전하 저장층을 형성하는 단계;
    상기 전하 저장층 상에 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막 상에 게이트 전극층을 형성하는 단계;를 포함하되,
    상기 블로킹 절연막은 실리콘 원자가 첨가되어 등축정계 또는 정방정계의 결정 구조를 가지는 금속 산화막인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 블로킹 절연막을 형성하는 단계는,
    실리콘 원자가 첨가된 금속 산화막을 형성하는 단계; 및
    상기 실리콘 원자가 첨가된 금속 산화막의 결정성을 형성하기 위하여 열처리를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 블로킹 절연막을 형성하는 단계는,
    상기 전하 저장층 상에 금속 산화막 및 실리콘 산화막이 교대로 구성된 다중 유전막을 형성하는 단계; 및
    상기 다중 유전막이 형성된 반도체 기판에 열처리를 하는 단계;를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 블로킹 절연막은 HfxSiyO2(단, x+y=1) 또는 ZraSibO2(단, a+b=1)로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 삭제
  7. 제1 항에 있어서,
    상기 전하 저장층은 실리콘 산화막보다 크고, 상기 블로킹 절연막보다 작은 유전율을 가지도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제5 항에 있어서,
    상기 HfxSiyO2(단, x+y=1)은,
    y가 0.08 내지 0.35로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제3 항에 있어서,
    상기 금속 산화막은 하프늄 산화막 또는 지르코늄 산화막인 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 반도체 기판,
    상기 반도체 기판 위에 형성된 게이트 전극,
    상기 반도체 기판과 상기 게이트 전극 사이에 차례로 적층된 터널링 산화막 패턴, 전하 전하층 패턴, 블로킹 절연막 패턴 및 상기 게이트 전극 양측의 상기 기판에 형성된 불순물 도핑층을 포함하되,
    상기 블로킹 절연막 패턴은 실리콘 원자가 첨가되어 등축정계 또는 정방정계의 결정 구조를 가지는 금속 산화막인 것을 특징으로 하는 반도체 메모리 소자.
  22. 제21 항에 있어서,
    상기 블로킹 절연막 패턴은 HfxSiyO2(단, x+y=1) 또는 ZraSibO2(단, a+b=1)인 것을 특징으로 하는 반도체 메모리 소자.
  23. 삭제
  24. 제21 항에 있어서,
    상기 전하 저장층 패턴은 실리콘 산화막보다 크고, 상기 블로킹 절연막 패턴보다 작은 유전율을 가지는 것을 특징으로 하는 반도체 메모리 소자.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
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