KR101325634B1 - 반도체 패키지용 회로기판의 검사방법 - Google Patents

Abstract

본 발명은 반도체 패키지용 회로기판의 검사방법에 관한 것으로, 보다 구체적으로 회로기판의 실장영역의 불량을 신속히 검사하고, 실장영역의 패턴 촬영시 정밀도를 높일 수 있는 반도체 패키지용 회로기판의 검사방법에 관한 것이다.

Description

반도체 패키지용 회로기판의 검사방법{Method for inspecting PCB of semiconductor packages}

본 발명은 반도체 패키지용 회로기판의 검사방법에 관한 것으로, 보다 구체적으로 회로기판의 실장영역의 불량을 신속히 검사하고, 실장영역의 패턴 촬영시 정밀도를 높일 수 있는 반도체 패키지용 회로기판의 검사방법에 관한 것이다.

일반적으로 반도체 칩을 회로기판에 부착하기 위한 공정은 매우 정밀히 수행되어야 하며, 기판에는 반도체 칩이 고정되는 복수의 실장영역이 마련된다.

한편 반도체 칩과 회로기판의 실장영역은 정확한 전기적 연결이 수행되어야 하고, 불량률을 줄이기 위하여 상기 실장영역의 정확한 위치(패턴)에 반도체 칩이 실장되어야 한다.

전술한 반도체 칩 실장 공정은 본딩 공정이라 지칭될 수 있다. 정밀한 작업이 요구되는 공정의 특수성에 따라 회로기판의 전체적인 위치와 회로기판의 반도체 칩 고정부의 위치(실장영역) 검사가 완료된 후 반도체 칩이 기판에 실장된다.

한편 상기 회로기판에는 복수의 실장영역이 매트릭스 형상으로 마련되며, 상기 회로기판에는 해당 실장영역의 불량 여부를 나타내는 마크가 표시될 수 있다.

일 실시태양으로, 각 실장영역에는 비전(vision)을 통해 불량을 감지할 수 있는 마크가 표시될 수 있으며, 실장영역의 불량 여부는 반도체 칩의 실장 전에 검사되며, 반도체 칩의 실장은 불량이 없는 실장영역에서만 이루어진다.

이러한 마크는 비전을 통해 확인될 수 있으며 상기 비전은 복수의 실장영역의 마크를 확인하기 위하여 해당 실장영역으로 이동하고, 촬영을 위해 정지된 상태를 유지하게 된다. 즉, 상기 비전은 회로기판에 마련된 실장영역의 개수만큼 이동과 정지를 반복하며 불량 여부를 감지하게 된다.

따라서 각 실장영역에 정지된 상태에서 마크를 촬영하게 되므로 회로기판의 검사 시간이 늘어나고 전체 공정이 지연되는 문제가 발생한다.

또한, 상기 실장영역의 불량 여부를 감지한 후, 상기 비전을 통해 회로기판의 위치 정보와 회로기판에 마련된 반도체 칩 고정부(실장영역)의 위치 정보를 얻게 된다. 회로기판의 위치는 회로기판에 형성된 복수 개의 기준 좌표점(예를 들면, 피듀셜 마크(fiducial mark))들을 통해 파악될 수 있고, 또한, 상기 회로기판에 마련된 실장영역의 위치 정보는 해당 실장영역의 패턴을 촬영함으로써 얻을 수 있다.

실장공정은 매우 높은 정밀도를 요하는 작업이기 때문에 반도체 칩 고정부들 모두에 대한 위치 정보를 정확히 파악하여야 한다. 따라서 실장영역의 패턴 검사는 매우 정교하게 이루어져야 한다.

따라서 불량 여부를 감지하기 위한 마크 검사와 실장영역의 위치 정보를 획득하기 위한 패턴 검사를 신속/정확하게 수행할 수 있는 반도체 패키지용 회로기판의 검사방법이 요구된다.

본 발명은 회로기판의 실장영역의 불량을 신속히 검사할 수 있는 반도체 패키지용 회로기판의 검사방법을 제공하는 것을 해결하고자 하는 과제로 한다.

또한, 본 발명은 실장영역의 패턴 촬영시 정밀도를 높일 수 있는 반도체 패키지용 회로기판의 검사방법을 제공하는 것을 해결하고자 하는 과제로 한다.

또한, 본 발명은 플립칩 본딩 공정을 수행하기 전 회로기판의 불량검사 및 패턴검사를 신속/정확하게 수행할 수 있는 반도체 패키지용 회로기판의 검사방법을 제공하는 것을 해결하고자 하는 과제로 한다.

상기한 과제를 해결하기 위하여, 본 발명의 일 측면에 따르면, (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;와 (b)제1 실장영역으로 비전을 이동시키는 과정에서 불량을 감지하기 위하여 제1 실장영역의 마크 유무를 촬영하는 단계; 및 (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시킨 후 제1 실장영역의 패턴을 촬영하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법이 제공된다.

또한, 본 발명의 또 다른 측면에 따르면, (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;와 (b)상기 제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계;와 (c)상기 제1 기준위치에서 제1 실장영역의 제1 패턴을 촬영하는 단계; 및 (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크 유무를 촬영하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법이 제공된다.

또한, 본 발명의 또 다른 측면에 따르면, (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;와 (b)제1 실장영역으로 비전을 이동시키는 과정에서 제1 실장영역의 마크 유무를 촬영하는 단계;와 (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시키는 단계;와 (d)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 패턴을 적어도 2회 이상 촬영하는 단계; 및 (e)단계(d)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법이 제공된다.

또한, 본 발명의 또 다른 측면에 따르면, (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장될 복수의 실장영역을 갖는 회로기판을 준비하는 단계;와 (b)상기 제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계;와 (c)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제1 패턴을 적어도 2회 이상 촬영하는 단계;와 (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크 유무를 촬영하는 단계;와 (e)상기 마크의 유무에 따라 상기 비전을 제2 기준위치까지 이동시키는 단계;와 (f)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제2 패턴을 적어도 2회 이상 촬영하는 단계; 및 (g) 단계(c)와 (f)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법이 제공된다.

이상에서 살펴본 바와 같이, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 회로기판의 실장영역의 불량을 신속히 검사할 수 있다.

또한, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 실장영역의 패턴 촬영시 정밀도를 높일 수 있다.

또한, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 플립칩 본딩 공정을 수행하기 전 회로기판의 불량검사 및 패턴검사를 신속/정확하게 수행할 수 있다.

도 1은 본 발명의 일 실시예와 관련된 플립칩 본딩장치의 개략적인 평면도.
도 2는 본 발명의 일 실시예와 관련된 본딩헤드의 개략적인 측면도.
도 3은 본 발명의 일 실시예와 관련된 회로기판의 평면도.
도 4는 본 발명의 또 다른 실시예와 관련된 회로기판의 평면도.
도 5는 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법을 설명하기 위한 개념도.
도 6은 본 발명의 또 다른 실시예와 관련된 반도체 패키지용 회로기판의 검사방법을 설명하기 위한 개념도.
도 7은 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 패턴 촬영방법을 설명하기 위한 개념도.

이하, 본 발명의 일 실시예에 따른 반도체 패키지용 회로기판의 검사방법을 첨부된 도면을 참고하여 상세히 설명한다. 첨부된 도면은 본 발명의 예시적인 형태를 도시한 것으로, 이는 본 발명을 보다 상세히 설명하기 위해 제공되는 것일 뿐, 이에 의해 본 발명의 기술적인 범위가 한정되는 것은 아니다.

또한, 도면 부호에 관계없이 동일하거나 대응되는 구성요소는 동일한 참조번호를 부여하고 이에 대한 중복 설명은 생략하기로 하며, 설명의 편의를 위하여 도시된 각 구성 부재의 크기 및 형상은 과장되거나 축소될 수 있다.

한편, 제 1 또는 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들이 상기 용어들에 의해 한정되지 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별시키는 목적으로만 사용된다.

도 1은 본 발명의 일 실시예와 관련된 플립칩 본딩장치의 개략적인 평면도이고, 도 2는 본 발명의 일 실시예와 관련된 본딩헤드의 개략적인 측면도이다.

플립칩 본딩공정은 쏘잉머신을 사용하여 복수 개의 단위유닛으로 절단된 웨이퍼에서 각각의 단위유닛을 파지하여 인쇄회로기판에서 상기 각각의 단위유닛이 위치될 기준 본딩위치(실장영역)에 상기 각각의 단위유닛을 실장시키는 공정이다.

플립칩 본딩공정은, 플립오버 픽커로 각각의 단위유닛의 상부면을 흡착하는 방식으로 상기 단위유닛을 파지하는 단계와, 상기 단위유닛의 상부면 및 하부면이 반전되도록 상기 플립오버 픽커를 상하로 180°만큼 회전시키는 반전단계와, 본딩픽커를 사용하여 상기 플립오버 픽커에 파지된 단위유닛을 파지하여 단위유닛을 상기 본딩픽커로 전달하는 전달단계와, 상기 본딩픽커를 이동시켜 상기 단위유닛의 하부면에 플럭스가 도포되도록 상기 단위유닛을 플럭스에 침지시키는 플럭스 도포단계와, 상기 플럭스가 도포된 단위유닛의 픽업위치 및 플럭스 도포 상태를 검사는 단계와, 상기 본딩픽커를 본딩부로 이동하여 상기 본딩부에 안착된 회로기판에서 기준 본딩위치에 상기 단위유닛을 실장하는 본딩단계를 포함할 수 있다.

이하, 본 발명과 관련된 플립칭 본딩장치(1000)의 각 구성요소를 첨부된 도면을 참조하여 구체적으로 설명한다.

도 1 및 도 2를 참조하면, 본 발명과 관련된 플립칩 본딩장치(1000)는, 웨이퍼(W)를 공급하는 웨이퍼공급부(100)와, 상기 웨이퍼공급부(100)에서 공급된 웨이퍼(W)가 제공되는 웨이퍼부(200)와, 상기 웨이퍼부(200)에 제공된 웨이퍼(W)에서 복수개의 단위유닛으로 절단된 각각의 단위유닛(U)을 파지하는 플립오버 픽커(300)와, X축, Y축, Z축으로 이동가능하고, Z축을 중심으로 θ 각도로 회전가능하며, 상기 플립오버 픽커(300)로부터 각각의 단위유닛(U)을 전달받아 파지하는 본딩헤드(400)와, 상기 본딩헤드(400)를 이동하여 본딩픽커에 파지된 각각의 단위유닛(U)의 하부면에 도포할 플럭스(f)를 담고 있는 플럭스부(510)와, 하부면에 상기 플럭스(f)가 도포된 각각의 단위유닛(U)을 실장할 인쇄회로기판(PCB)이 배치되어 있는 본딩부(700)와, 상기 플립오버 픽커(300), 상기 본딩헤드(400) 및 상기 플럭스부(510)를 제어하는 제어부를 포함한다. 또한, 상기 본딩헤드(400)는 상기 플립오버 픽커에 의해 상하면이 반전된 단위유닛을 파지하는 본딩픽커와 본딩픽커로부터 일 측 방향으로 기설정된 거리만큼 이격되어 구비된 제1 비전을 포함할 수 있다.

또한, 상기 플립칩 본딩장치(1000)는 피두셜마크(FM)(fiducial mark)를 포함하는 적어도 하나 이상의 정렬정보제공부(520)를 포함하고, 상기 정렬정보제공부는 본딩헤드(400)에 구비된 제1 비전(430)에 상기 피두셜마크(FM)의 위치정보를 제공할 수 있다. 상기 정렬정보제공부는 플립칩 본딩장치(1000)에 포함되는 각각의 장치들(예를 들어, 플립오버 픽커(300), 본딩헤드(400), 플럭스부(510), 본딩부(700), 웨이퍼부(200), 웨이퍼공급부(100), 레일 등)이 반복되는 공정으로 인해 열변형되거나 또는 진동으로 상대위치가 변화되는 경우 각 장치들의 상대위치가 변화된 정도(즉, 변화거리 및 변화방향)에 대한 정보를 제공할 수 있다. 특히, 플립칩 본딩장치(100)의 구성 요소 중에 본딩헤드(400)는 도 1에 도시된 바와 같은 갠트리구조 등에 의해 이동되므로 구동을 위한 모터에 의해 열이 발생하고 열에 의해 본딩헤드(400)의 셋팅값에 오차가 발생하기 쉬우므로 공정 중에 어느 정도 틀어졌는지 변화된 정도를 검사하고, 틀어짐을 보정하는 것이 중요하다.

한편, 본딩헤드(400)는 웨이퍼부(200) 및 플립오버 픽커(300)의 상부에서 승강가능하게 설치되고, 웨이퍼부(200), 본딩부(700), 플럭스부(510) 및 플립오버 픽커(300) 사이를 병진이동가능하게 설치된다. 구체적으로, 상기 본딩헤드(400)는 도 1에 도시된 바와 같이 제1 레일을 따라 X축 방향으로 병진이동가능하게 설치되고, 제2 레일을 따라 Y축으로 병진이동가능하게 설치된다. 참고로, 상기 제1 레일과 상기 제2 레일이 형성하는 공간 내부에는, 웨이퍼부(200), 플럭스부(510), 본딩부(700) 및 플립오버 픽커(300)가 설치되어 있다.

상기 본딩픽커(410)는 단위유닛(U)에 진공흡착력을 직접 전달하여 상기 단위유닛(U)을 파지하는 흡착헤드(411)와, 상기 흡착헤드(411)와 상기 본딩헤드(400) 본체를 연결하며 상기 흡착헤드(411)에 진공흡입력을 전달하는 연결부재(415)를 포함한다. 상기 흡착헤드(411)는 파지된 단위유닛(U)을 Z축에 대해 시계방향 및/또는 반시계방향으로 회전시킬 수 있도록 구성된다. 이로 인해, 흡착헤드(411)는 제어부의 제어에 의해 단위유닛의 위치를 θ(theta) 보정할 수 있다.

제1 비전(430)은 본딩헤드(400)에서 상기 본딩픽커(410)로부터 일 측방향으로(예를 들어, 도 2에 도시된 바와 같이 Y축 방향으로) 기설정된 제1 거리만큼 이격되어 설치된다. 본딩픽커(410)가 단위유닛을 파지하거나 상기 단위유닛(U)을 플럭스(f)에 침지시킬 때 제1 비전(430)과의 공간적 간섭이 발생하지 않도록 하기 위하여, 상기 제1 비전(430)은 상기 제1 비전(430)의 렌즈면이 상기 본딩픽커(410)의 흡착헤드(411)의 흡착면보다 높은 위치에 위치되도록 설치될 수 있다.

제1 비전(430)은 적어도 하나 이상의 정렬정보제공부에서 피두셜마크(FM)의 위치정보를 획득하고, 상기 웨이퍼(W)에서 각각의 단위유닛의 위치정보를 획득하며, 상기 본딩부(700)에서 회로기판(PCB)에 각각의 단위유닛이 실장될 기준 본딩위치의 위치정보를 획득한다. 이렇게, 제1 비전(430)을 통하여 획득된 위치정보들은 제어부로 전송되고, 상기 제어부는 상기 위치정보들을 계산하여 본딩헤드(400) 및/또는 본딩픽커(410)를 이동하여 단위유닛의 위치에 대해 X축 보정 및 Y축 보정을 실행한다.

또한, 플럭스부(510)와 본딩부(700) 사이에서 상기 본딩헤드(400)의 이동경로 상에는, 상기 본딩픽커(410)의 하부에서 상부 방향으로 본딩픽커(410)의 흡착헤드(411)와 단위유닛을 촬영하는 제2 비전(530)이 구비될 수 있다.

상기 제2 비전(530)은 본딩픽커(410)에 대한 단위유닛의 위치정보 및 단위유닛(U)의 하부면에 도포된 플럭스의 상태정보를 수집하는 카메라로서, 구체적으로 상기 제2 비전(530)은 본딩픽커(410)의 흡착헤드(411)의 중심이 단위유닛의 중심과 일치하는지 여부, 본딩픽커(410)의 흡착헤드(411)의 중심이 단위유닛의 중심으로부터 이탈된 거리, 본딩픽커(410)의 흡착헤드(411)에 대해 단위유닛의 이탈된 각도 및 본딩픽커(410)에 픽업된 단위유닛에 플럭스가 잘 침지되어있는지 여부 등을 촬영한다.

상기 본딩부(700)에는 단위유닛이 실장되는 회로기판(PCB)이 배치된다.

또한, 상기 본딩부(700)의 전방에는, 회로기판(PCB)의 위치 정렬정보를 미리 검사하는 프리얼라인부(600)가 구비될 수도 있다. 상기 프리얼라인부(600)에는 제3 비전(610)이 구비될 수 있고, 상기 제3 비전(610)은 각각의 회로기판(PCB)의 위치정보 및 인쇄된 회로상태를 수집 및 검사하고, 인쇄회로기판(PCB)에서 단위유닛(U)들이 각각 실장될 위치인 기준 본딩위치에 대한 위치정보를 수집한다.

또한, 제어부는 상기 플립오버 픽커(300), 상기 본딩헤드(400) 및 상기 플럭스부(510)를 제어한다. 특히, 상기 제어부는 제1 비전(430), 제2 비전(530), 제3 비전(610)을 통하여 획득된 위치정보에 기초하여 본딩부(700)에서 회로기판(PCB)의 기준 본딩위치(실장영역)에 대한 단위유닛의 위치를 보정한다. 즉, 제어부는 제1 비전(430), 제2 비전(530), 제3 비전(610)의 위치정보에 기초하여 단위유닛의 위치에 대해 X축 보정, Y축 보정 및 세타(θ) 보정을 실행한다.

동시에, 제어부는 제1 비전(430)에 의해 획득된 정렬정보제공부의 위치정보에 기초하여 상기 회로기판(PCB)의 기준 본딩위치에 대한 상기 본딩 픽커의 기준 좌표를 조정한다. 즉, 상기 제어부는 제1 비전(430)을 통하여 획득된 적어도 하나 이상의 정렬정보제공부의 위치정보에 기초하여 플립칩 본딩장치(1000)에 포함되는 각각의 장치들(예를 들어, 플립오버 픽커(300), 본딩헤드(400), 플럭스부(510), 본딩부(700), 웨이퍼부(200), 웨이퍼공급부(100), 레일 등)이 반복되는 공정으로 인해 열변형된 경우 이의 틀어진 정도(오차값)를 계산하여 회로기판(PCB)의 기준 본딩영역의 위치를 정확하게 계산하여, 본딩시 픽커의 기준 좌표를 조정함으로써 단위유닛의 위치를 보정한다.

또한, 상기 제어부는 상기 플립오버 픽커가 상기 단위유닛을 파지한 후 상기 웨이퍼부의 상부에서 기설정된 위치(O)로 복귀하도록 상기 플립오버 픽커를 제어한다. 즉, 상기 제어부는 플립오버 픽커로부터 플립오버된(상하면이 반전된) 단위유닛을 본딩픽커로 전달하는 과정이 항상 기설정된 위치(O)에서 실행되도록 상기 플립오버 픽커를 제어한다. 기설정된 위치는 플립오버픽커가 상하면이 반전된 단위유닛을 본딩픽커로 전달하는 지점이다.

본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법은 실장영역(전술한 본딩위치)의 불량을 신속히 검사할 수 있으며, 이러한 실장영역의 불량 감지는 전술한 제1 비전(430) 또는 제3 비전(610)을 통해 수행할 수 있다. 또한, 전술한 바와 같이 본딩공정은 불량이 없는 실장영역에서만 이루어진다.

또한, 상기 불량검사는 프리얼라인부(600)에서 수행될 수도 있고, 프리얼라인부(600)를 생략하고 본딩부(700)에서 본딩 공정 전에 수행될 수도 있다. 이하, 설명의 편의를 위하여 제1 비전(430) 또는 제3 비전(610)을 비전으로 지칭하고, 불량검사 및 각 실장영역의 위치정보를 획득하기 위한 패턴검사는 프리얼라인부(600) 또는 본딩부(700)에서 수행되는 것으로 한다.

본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법은 (a)웨이퍼(W)로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판(PCB)을 준비하는 단계와 (b)제1 실장영역으로 비전을 이동시키는 과정에서 불량을 감지하기 위하여 제1 실장영역의 마크를 촬영하는 단계 및 (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시킨 후 제1 실장영역의 패턴을 촬영하는 단계를 포함한다.

본 발명에 따르면 해당 실장영역의 마크를 확인하기 위하여 비전을 정지시키지 않고 상기 비전의 이동 중에 해당 실장영역을 촬영하게 되므로 마크를 촬영하기 위하여 실장영역의 개수만큼 정지시키지 않아도 되므로 검사시간을 단축시킬 수 있다.

또한, 상기 마크가 감지되지 않는 경우 해당 실장영역의 기준위치에 상기 비전을 정지시킨 후, 해당 실장영역의 위치정보를 정확히 획득하기 위한 패턴 촬영이 이루어진다. 상기 기준위치는 전술한 정렬정보 제공부로부터 제공된 해당 실장영역의 위치정보일 수 있으며, 상기 비전의 시야범위를 고려하여 상기 실장영역의 패턴을 촬영할 수 있는 위치일 수 있다. 따라서 마크를 확인하기 위한 촬영 지점은 해당 실장영역의 기준위치에 도달하기 전 상기 비전의 시야 범위에 따라 결정될 수 있다. 또한, 상기 마크를 촬영하는 것은 패턴을 촬영하는 것과 달리 정확한 정밀도를 요구하지 않고, 실장영역의 불량 유무를 식별하기 위한 마크 검사에 해당하므로 상기 비전의 이동 중 촬영에 따른 진동, 흔들림 등에 구애받지 않으므로 이동 중에 촬영하는 기법이 적용될 수 있다.

한편, 상기 해당 실장영역에서 마크가 감지된 경우에는 상기 비전을 해당 실장영역의 기준위치에 정지시키기 않고 해당 실장영역과 인접한 또 다른 실장영역으로 이동 중에 또 다른 실장영역의 마크를 연속적으로 촬영할 수 있다.

즉 상기 비전이 복수의 실장영역 중 마크가 표시되지 않은 실장영역에서만 정지한 후 해당 실장영역의 패턴 촬영이 이루어지므로 검사 시간이 단축될 수 있다.

한편, 상기 마크를 촬영하는 단계는 측광을 이용하여 검사하는 것이 바람직하지만, 마크의 위치에 따라 직광 또는 측광 등 다양한 광원을 조사할 수 있음은 물론이다.

도 3은 본 발명의 일 실시예와 관련된 회로기판의 평면도이고, 도 4는 본 발명의 또 다른 실시예와 관련된 회로기판의 평면도이다.

도 3을 참조하면, 회로기판(10)은 복수의 실장영역(11, 12, 13)이 소정의 행과 열로 배열된 매트릭스 형상을 가질 수 있으며, 일 실시태양으로 상기 실장영역들은 12X12로 구비될 수 있다. 이때, 각 실장영역(11, 12, 13)에는 도전성 회로패턴의 쇼트 및/또는 외형상 비정상적인 형태 들을 검사한 후 잉크 등으로 불량 표식이 마련되며, 상기 불량 표식은 다양한 형상의 마크로 제공된다.

도 3에 도시된 바와 같이, 제1 내지 제3 실장영역(11, 12, 13)에는 각각 불량 여부에 따라 마크가 표시될 수 있으며, 예를 들어 도 3에 도시된 회로기판(10)의 첫 번째 행을 기준으로 제3 실장영역(13)이 불량일 경우, 제3 실장영역(13)에는 "X"자 마크가 표시될 수 있다.

이러한 구조를 갖는 회로기판(10)에서는 각 실장영역(11 내지 13)의 불량 여부를 검사하기 위해서는 전술한 비전으로 해당 실장영역(11 내지 13)의 마크 유무를 확인해야 한다. 물론, 도면 상에는 11 내지 12만 표기하였지만, 전체 실장영역에 대한 검사가 수행되어야 한다.

도 4를 참조하면, 회로기판(20)은 복수의 실장영역(21 내지 25)이 소정의 행과 열로 배열된 매트릭스 형상을 가질 수 있으며, 일 실시태양으로 상기 실장영역들은 5X5로 구비될 수 있다. 이때, 상기 회로기판(20)에는 도전성 회로패턴의 쇼트 및/또는 외형상 비정상적인 형태 들을 검사한 후 잉크 등으로 불량 표식이 마련되며, 상기 불량 표식은 다양한 형상의 마크로 제공될 수 있으며, 상기 마크는 해당 실장영역에 표시되지 않을 수 있고, 상기 회로기판(20)은 좌측 또는 우측 등 별도의 공간에 마련된 불량표시부(26)를 포함할 수 있다.

예를 들어, 도 4에 도시된 바와 같이, 도 4의 회로기판(20)의 첫 번째 행을 기준으로, 제1 실장영역 내지 제 5실장영역(21 내지 25) 중 제3 실장영역(23)이 불량인 경우, 해당 행에 속하는 실장영역들의 개수와 대응되는 개수로 불량표시부(26)가 마련될 수 있으며, 상기 불량표시부(26)는 해당 행에 속하는 실장영역들의 개수와 대응되는 개수의 원형 금속 패드일 수 있다.

이러한 구조를 갖는 회로기판(20)에서는 해당 행에 속하는 실장영역들(21 내지 25)의 불량여부를 확인하기 위하여 해당 실장영역들(21 내지 25)을 각각 비전을 통해 촬영하지 않고 상기 불량표시부(26)를 촬영하는 것만으로 해당 행에 속하는 실장영역들(21 내지 25)의 불량 여부를 감지할 수 있다.

도 5는 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법을 설명하기 위한 개념도이다.

상기 회로기판(30)은 복수의 실장영역(31 내지 33)이 소정의 행과 열로 배열된 매트릭스 형상을 가질 수 있으며, 예를 들어 상기 회로기판(30)에는 제1 내지 제3 실장영역(31 내지 33)이 구비될 수 있으며, 불량인 제2 실장영역(32)에는 마크가 표시된다.

전술한 바와 같이 반도체 패키지용 회로기판의 검사방법은 (a)웨이퍼(W)로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판(PCB)을 준비하는 단계와 (b)제1 실장영역으로 비전을 이동시키는 과정에서 불량을 감지하기 위하여 제1 실장영역의 마크를 촬영하는 단계 및 (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시킨 후 제1 실장영역의 패턴을 촬영하는 단계를 포함하며, 단계 (c)에서, 상기 제1 실장영역에서 마크가 감지되면 상기 비전을 제1 실장영역의 기준위치에 정지시키기 않고 제1 실장영역과 인접한 제2 실장영역으로 이동 중에 상기 제2 실장영역의 마크를 연속적으로 촬영할 수 있다.

도 1 및 도 5를 참조하면, 웨이퍼(W)로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역(31 내지 33)을 갖는 회로기판(30)이 마련되며, 상기 회로기판(30)의 마크 검사 및/또는 패턴 촬영은 전술한 프리얼라인부(600) 또는 본딩부(700)에서 수행될 수 있다.

상기 비전(430)은 최초위치(P1)에서 제1 실장영역(31)으로 이동되는 과정에서 불량 감지를 위한 제1 실장영역(31)의 마크를 촬영하게 된다. 이때, 전술한 바와 같이 마크를 촬영하는 위치(P2)는 상기 비전(430)이 제1 실장영역(31)의 기준위치(P3)에 도달하기 전 위치일 수 있으며, 상기 비전(430)의 시야 범위 등을 고려하여 그 위치(P2)는 다양하게 결정될 수 있음은 물론이다.

도 5에 도시된 바와 같이, 제1 실장영역(31)에는 마크가 표시되어 있지 않으므로, 상기 비전(430)의 촬영에 의하여 상기 마크가 감지되지 않을 것이다. 따라서, 제1 실장영역(31)은 불량이 아닌 것으로 판정되므로 제1 실장영역(31)의 정확한 위치정보를 획득하기 위한 패턴 촬영이 이루어진다. 이때 상기 비전(430)은 제1 실장영역(31)의 기준위치(P3)에 정지하게 되며, 제1 실장영역(31)의 패턴을 촬영하게 된다. 패턴을 촬영하는 구체적인 방법은 별도의 실시예를 통해 후술하기로 한다.

또한, 제1 실장영역(31)에서 패턴 촬영이 완료되면, 상기 비전(430)은 제2 실장영역(32)으로 이동하게 되며, 상기 비전(430)은 제1 실장영역(31)의 기준위치(P3)에서 제2 실장영역(32)의 기준위치로 이동하는 과정에서 불량 감지를 위한 제2 실장영역(32)의 마크를 촬영하게 된다. 이때, 전술한 바와 같이 마크를 촬영하는 위치(P4)는 상기 비전(430)이 제2 실장영역(32)의 기준위치에 도달하기 전 위치일 수 있다.

이때 상기 제2 실장영역(32)에서 마크가 감지되면 상기 제2 실장영역(32)은 불량으로 판정되고, 단위유닛이 실장될 필요가 없는 영역이므로, 상기 비전(430)을 제2 실장영역(32)의 기준위치에 정지시키기 않고 제2 실장영역(32)과 인접한 제3 실장영역(33)으로 이동 중에 상기 제3 실장영역(33)의 마크를 연속적으로 촬영할 수 있다. 전술한 바와 같이 마크를 촬영하는 위치(P5)는 상기 비전(430)이 제3 실장영역(33)의 기준위치(P6)에 도달하기 전 위치일 수 있다.

또한, 제3 실장영역(33)에는 마크가 표시되어 있지 않으므로, 상기 비전(430)의 촬영에 의하여 상기 마크가 감지되지 않을 것이다. 따라서, 제3 실장영역(33)은 불량이 아닌 것으로 판정되므로 제3 실장영역(33)의 정확한 위치정보를 획득하기 위한 패턴 촬영이 이루어진다. 이때 상기 비전(430)은 제3 실장영역(33)의 기준위치(P6)에 정지하게 되며, 제3 실장영역(33)의 패턴을 촬영하게 된다.

살펴본 바와 같이, 불량 여부를 판정하기 위하여 마크를 촬영하는 과정에서는 비전(430)이 정지하지 않고, 불량이 아닌 실장영역(430)에서만 패턴 촬영을 위해 비전(430)이 정지하므로 불량 검사 및 패턴 촬영을 위한 시간이 단축되는 효과를 갖는다.

도 6은 본 발명의 또 다른 실시예와 관련된 반도체 패키지용 회로기판의 검사방법을 설명하기 위한 개념도이다.

도 6을 참조하면, 본 발명의 또 다른 실시예와 관련된 반도체 패키지용 회로기판의 검사방법은 (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계와 (b)상기 제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계와 (c)상기 제1 기준위치에서 제1 실장영역의 제1 패턴을 촬영하는 단계 및 (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크를 촬영하는 단계를 포함한다.

상기 단계(d)에서, 상기 마크가 감지되지 않으면, 상기 비전을 제1 실장영역의 제2 기준위치에 정지시키고 상기 제2 기준위치에서 상기 제1 실장영역의 제2 패턴을 촬영하는 단계를 추가로 포함할 수 있으며, 이와는 다르게, 단계 (d)에서, 상기 마크가 감지되면, 상기 비전을 제1 실장영역의 제2 기준위치에 정지시키기 않고 제1 실장영역과 인접한 제2 실장영역의 제1 기준위치로 이동시키는 단계를 추가로 포함할 수 있다.

실장영역의 패턴을 촬영하는 방법은 비전의 시야 범위에 따라 시야 범위가 넓은 경우 실장영역의 전체 패턴을 촬영하는 방법이 사용될 수 있고, 시야 범위가 좁은 경우 실장영역의 복수의 부분 패턴을 촬영하는 방법이 사용될 수 있다. 도 5를 통하여 설명한 실시예는 전체 패턴을 촬영하는 방법이 적용된 것이고, 도 6에는 부분 패턴을 촬영하는 방법이 적용된 것이다.

도 1 및 도 6을 참조하면, 웨이퍼(W)로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역(41 내지 43)을 갖는 회로기판이 준비되며, 마크 검사 및 패턴 촬영은 전술한 프리얼라인부(600) 또는 본딩부(700)에서 이루어질 수 있다.

이때 어느 한 실장영역의 전체 패턴을 촬영하기 위해서 해당 실장영역의 적어도 2개 이상의 에지부에서 부분 패턴(편의상 제1 패턴, 제2 패턴)을 촬영하게 된다. 따라서, 상기 비전(430)은 상기 제1 실장영역(41)의 에지부(41a)에 마련된 제1 기준위치(P1)까지 이동된 후 상기 제1 기준위치(P1)에서 제1 실장영역(41)의 제1 패턴을 촬영한다.

이후, 상기 제1 실장영역(41)의 또 다른 에지부(41b)에 마련된 제2 기준위치(P3)로 비전(430)을 이동시키는 과정에서 상기 제1 실장영역(41)의 마크가 촬영된다. 상기 마크의 유무를 촬영하기 위한 비전(430)의 위치(P2)는 제1 실장영역(41)의 제1 기준위치(P1)와 제2 기준위치(P3) 사이의 비전의 이동경로일 수 있다. 한편, 상기 제1 기준위치(P1)와 제2 기준위치(P3)는 제1 실장영역(41)의 대각선 방향을 따라 각각 위치될 수 있다.

제1 실장영역(41)에는 마크가 표시되어 있지 않으므로, 상기 비전(430)을 통해 제1 실장영역(41)의 마크가 감지되지 않으므로, 제1 실장영역(41)은 불량이 아닌 것으로 판단되며, 나머지 제2 패턴을 촬영하기 위하여 상기 비전(430)은 제1 실장영역(41)의 제2 기준위치(41b)까지 이동되며, 상기 비전을 제1 실장영역(41)의 제2 기준위치(P3)에 정지시키고 상기 제2 기준위치(P3)에서 상기 제1 실장영역(41)의 제2 패턴을 촬영하는 단계가 이루어진다. 이후 각 패턴을 촬영하는 구체적인 방법은 후술하기로 한다.

상기 비전(430)은 제2 실장영역(42)의 에지부(42a)에 마련된 제1 기준위치(P4)로 이동되며, 제2 실장영역의 제1 기준위치(P4)에서 제1 패턴이 촬영된다.

이후 제2 실장영역의 제1 기준위치(P4)에서 또 다른 에지부(42b)에 마련된 제2 기준위치로 이동하는 과정에서 제2 실장영역(42)에 대한 불량 검사가 수행된다. 이때, 상기 제2 실장영역(42)에는 마크가 표시되어 있으므로, 상기 비전(430)을 통해 마크가 감지된다. 상기 마크가 감지되면, 상기 제2 실장영역(42)은 불량인 것으로 판단되며 단위유닛의 실장이 이루어지지 않으므로 상기 비전(430)은 제2 실장영역(42)의 또 다른 에지부(43b)에 마련된 제2 기준위치로 이동되지 않으며 제2 실장영역(42)과 인접한 제3 실장영역(43)으로 이동된다.

또한 제3 실장영역(43)에서도 다른 실장영역(41)에서와 마찬가지로, 에지부(43a)에 마련된 제1 기준위치(P6)에서 제1 패턴의 촬영이 이루어지고, 제1 기준위치(P6)에서 제2 기준위치(P8)로 이동하는 과정에서 마크의 유무를 확인하기 위한 촬영이 이루어진다.

이때 상기 제3 실장영역(43)에는 마크가 표시되어 있지 않으므로, 상기 제2 기준위치(P8)로 비전이 이동되고 제2 패턴의 촬영이 이루어진다. 상기 마크의 유무를 확인하기 위한 촬영 위치(P7)는 제1 기준위치(P6)와 제2 기준위치 사이에 형성된 비전(430)의 이동 경로 상에 구비될 수 있다.

이처럼 부분 패턴을 촬영하는 공정에서도 제1 패턴과 제2 패턴의 촬영 중간에 비전의 정지 없이 불량 유무를 감지하기 위한 마크의 촬영이 이루어지므로 검사시간이 단축되는 효과를 갖는다.

한편, 도 4에 도시된 회로기판(20)의 경우에는 일측에 불량표시부(26)가 표시되어 있으며, 이러한 구조를 갖는 회로기판(20)에서는 전체 실장영역의 마크 검사와 해당 실장영역의 패턴 검사가 각각 차례로 수행될 수 있다. 구체적으로, 상기 비전이 연속적으로 이동하면서 불량표시부(26)들을 촬영할 수 있고, 상기 불량표시부(26)들로부터 획득된 실장영역들의 불량 여부는 제어부에 입력될 수 있다. 이후 비전의 정지 없이 불량표시부(26)들에 대한 촬영이 완료되면, 상기 제어부는 상기 비전을 불량이 아닌 실장영역들로만 이동시키며 각 실장영역의 패턴을 촬영할 것이고, 이때에도 해당 실장영역의 패턴을 촬영 시 정지신호가 입력된 후 소정의 시간 간격으로 적어도 2회 이상 패턴을 촬영할 수 있으며, 복수의 패턴의 평균을 통해 실장영역의 정확한 패턴을 결정할 수 있다. 예를 들면, 도 4에 도시된 회로기판(20)의 첫 번째 행을 기준으로 제3 실장영역(23)이 불량이므로, 상기 비전은 제1 실장영역(21)과 제2 실장영역(22)의 패턴을 촬영한 후, 제3 실장영역에서는 정지하지 않고 차례로 제 4실장영역(24)과 제5 실장영역(25)의 패턴을 촬영할 수 있다. 따라서, 불량을 감지하기 위한 마크 촬영 단계에서는 비전이 정지하지 않고 연속적인 촬영으로 완료되며, 패턴을 촬영하는 단계에서는 불량이 아닌 실장영역의 패턴만을 차례로 촬영할 수 있으므로, 검사 시간을 효과적으로 단축시킬 수 있다.

도 7은 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 패턴 촬영방법을 설명하기 위한 개념도이다.

도 5 및 도 7을 참조하면, 본 발명의 또 다른 실시예와 관련된 반도체 패키지용 회로기판의 검사방법은 (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계와 (b)제1 실장영역으로 비전을 이동시키는 과정에서 제1 실장영역의 마크를 촬영하는 단계와 (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시키는 단계와 (d)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 패턴을 적어도 2회 이상 촬영하는 단계 및 (e)단계(d)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함한다.

본 실시예와 관련된 패턴의 촬영방법은 전술한 마크 검사 방법과 연속적으로 이루어질 수 있으며, 도 5를 통하여 설명한 마크 검사 방법과 연속적으로 이루어질 수 있다.

도 5를 통해 설명한 바와 같이, 해당 실장영역에서 마크가 감지되지 않으면 해당 실장영역의 패턴 촬영이 이루어진다.

도 7을 참조하면, 상기 비전(430)에 정지신호가 입력되고, 제1 기준위치(R1)에 비전(430)이 정지하면 갠트리 타입 또는 리니어 모터 등에 따라 본딩헤드가 이동되므로, 상기 본딩헤드에 구비된 상기 비전(430)에도 미세한 진동이 발생하게 된다. 따라서 원래의 위치에서 소정의 진폭(d)을 갖는 진동이 발생하며 상기 비전(430)의 위치가 미세하게 이동하게 된다. 이때 전술한 제어부로부터 촬영신호가 입력되면 의도하지 않은 위치(R2, R3)에서 해당 실장영역(51)의 패턴 촬영이 이루어지게 된다. 이러한 경우 실장영역(51)의 패턴이 정확히 촬영되지 않으므로 실장영역의 위치 정보가 정확히 얻어지지 않는다. 특히, 수마이크로미터의 정밀도를 요구하는 플립칩 본딩장치에서 이와 같이 미세한 오차를 갖는 위치 정보를 기준으로 본딩 공정이 수행되는 경우 불량률이 높아지게 된다.

따라서 상기와 같은 오차를 줄이고 해당 실장영역의 위치 정보 획득 시간을 줄이기 위하여 상기 비전(430)에 정지신호가 입력된 후 소정의 시간 간격(주기)으로 상기 해당 실장영역(51)의 패턴을 적어도 2회 이상 촬영하여 촬영된 값의 평균값을 산출하여 위치 정보를 획득하게 된다.

한편 상기 비전(430)의 진동은 시간이 지날수록 작아지며 이에 따라 진폭이 작아지게 된다. 따라서 상기 실장영역(51)의 패턴은 특정한 값으로 수렴되는 데이터들을 갖게 될 것이며, 상기 촬영횟수가 많으면 많을수록 보다 정확한 값을 얻을 수 있을 것이다. 바람직하게 상기 촬영횟수는 측정의 정확도를 위해 미리 설정될 수 있으며, 측정시 사용자가 임의로 횟수를 정하여 측정할 수도 있다. 이때 촬영된 복수의 패턴의 평균으로 해당 실장영역(51)의 패턴을 결정할 수 있다. 한편, 상기 패턴은 상기 비전(430)에 정지신호가 입력된 후 소정의 시간이 경과한 후에 적어도 2회 이상 촬영될 수 있다. 이때 소정의 시간이라 함은 비전(430)에 정지신호가 입력된 후 비전(430)의 진동이 허용될 수 있는 진폭 이하로 떨어질 수 있는 구간을 나타낸다.

이와 유사하게, 비전(430)에 정지신호가 입력된 후 상기 비전(430)의 진동을 감지하고, 상기 비전(430)의 진동이 허용될 수 있는 진폭 이하로 떨어진 구간에 진입하면 적어도 2회 이상 촬영될 수 있다.

한편, 평균을 내는 경우 오차가 큰 패턴의 경우에는 평균에 합산시키지 않을 수도 있다. 구체적으로 상기 복수의 측정 패턴 위치 값의 평균을 산출하여 결정하게 된다. 이때 복수의 측정 위치 값들 중 상대적으로 오차가 커서 신뢰도가 낮은 위치 값이 발생할 수 있다. 따라서 상기 신뢰도가 낮은 측정값을 제거하고 평균을 산출하는 것이 오차의 신뢰도를 높일 수가 있다.

이에 따라 상기 복수의 측정 위치 값의 평균을 통해 각 측정 위치 값의 표준 편차를 산출하고, 산출된 표준 편차가 설정된 값을 초과하는 경우 편차가 큰 위치 값을 유효하지 않은 값으로 제거하게 된다. 이와 같은 절차를 반복함으로써 표준 편차를 유효한 수준까지 감소시킬 수 있다.

또한, 전술한 바와 같이 상기 회로기판(50)의 피듀셜 마크를 확인하여 각 실장영역의 기준위치를 확인할 수 있으며, 전술한 정렬정보제공부로부터 전송받을 수도 있다.

이와 같은 방법에 따르면, 해당 실장영역의 불량 여부는 비전의 정지 없이 빠르게 수행될 수 있고, 패턴은 보다 정밀하게 촬영될 수 있다.

본 발명의 또 다른 실시예와 관련된 반도체 패키지용 회로기판의 검사방법은 (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장될 복수의 실장영역을 갖는 회로기판을 준비하는 단계와 (b)상기 제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계와 (c)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제1 패턴을 적어도 2회 이상 촬영하는 단계와 (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크를 촬영하는 단계와 (e)상기 마크의 유무에 따라 상기 비전을 제2 기준위치까지 이동시키는 단계와 (f)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제2 패턴을 적어도 2회 이상 촬영하는 단계 및 (g) 단계(c)와 (f)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함한다.

본 실시예와 관련된 패턴의 촬영방법은 도 6을 통해 설명한 회로기판의 마크 검사 방법과 연관되어 수행될 수 있다. 즉, 부분 패턴을 통해 실장영역의 전체 패턴을 확인하는 방법과 관련되며, 해당 부분 패턴을 촬영하는 방법과 관련된다.

도 6을 통하여 설명한 마크 검사 방법과 동일하며 다만 제1 기준위치에서 제1 패턴을 촬영 시 상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제1 패턴을 적어도 2회 이상 촬영하고, 제2 기준위치에서 제2 패턴을 촬영 시 상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제2 패턴을 적어도 2회 이상 촬영하는 단계가 추가된다.

또한, 해당 패턴의 평균으로 제1 실장영역의 제1 패턴 및 제2 패턴을 결정하게 된다.

또한, 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함하는 점에서는 도 7을 통하여 설명한 실시예와 동일하며 중복되는 설명은 생략하도록 한다.

이상에서 살펴본 바와 같이, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 회로기판의 실장영역의 불량을 신속히 검사할 수 있다.

또한, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 실장영역의 패턴 촬영시 정밀도를 높일 수 있다.

또한, 본 발명의 일 실시예와 관련된 반도체 패키지용 회로기판의 검사방법에 따르면, 플립칩 본딩 공정을 수행하기 전 회로기판의 불량검사 및 패턴검사를 신속/정확하게 수행할 수 있다.

위에서 설명된 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

W: 웨이퍼
PCB: 회로기판
100 : 웨이퍼공급부
200 : 웨이퍼부
300 : 플립오버 픽커
400 : 본딩헤드
410 : 본딩픽커
411 : 흡착헤드
430 : 제1 비전
1000 : 플립칩 본딩장치

Claims (10)

1. 삭제
2. 삭제
3. 삭제
4. (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;
   (b)제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계;
   (c)상기 제1 기준위치에서 제1 실장영역의 제1 패턴을 촬영하는 단계;
   (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크 유무를 촬영하는 단계; 및
   단계(d)에서 상기 마크가 감지되지 않는 경우, 상기 비전을 제1 실장영역의 제2 기준위치에 정지시키고 상기 제2 기준위치에서 상기 제1 실장영역의 제2 패턴을 촬영하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법.
5. (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;
   (b)제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계;
   (c)상기 제1 기준위치에서 제1 실장영역의 제1 패턴을 촬영하는 단계;
   (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크 유무를 촬영하는 단계; 및
   단계 (d)에서 상기 마크가 감지되는 경우, 상기 비전을 제1 실장영역의 제2 기준위치에 정지시키기 않고 제1 실장영역과 인접한 제2 실장영역의 제1 기준위치로 이동시키는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법.
6. (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장되는 복수의 실장영역을 갖는 회로기판을 준비하는 단계;
   (b)제1 실장영역으로 비전을 이동시키는 과정에서 제1 실장영역의 마크 유무를 촬영하는 단계;
   (c)상기 마크의 감지 유무에 기초하여 상기 비전을 제1 실장영역의 기준위치에 정지시키는 단계;
   (d)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 패턴을 적어도 2회 이상 촬영하는 단계; 및
   (e)단계(d)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법.
7. 제 6 항에 있어서,
   단계 (e)에서, 복수의 패턴의 평균으로 제1 실장영역의 패턴을 결정하는 것을 특징으로 하는 반도체 패키지용 회로기판의 검사방법.
8. 제 6 항에 있어서,
   단계 (a)에서, 상기 회로기판의 피듀셜 마크를 확인하여 각 실장영역의 기준위치를 확인하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 패키지용 회로기판의 검사방법.
9. (a)웨이퍼로부터 절단된 복수의 단위유닛이 실장될 복수의 실장영역을 갖는 회로기판을 준비하는 단계;
   (b)제1 실장영역의 에지부에 마련된 제1 기준위치까지 비전을 이동시키는 단계;
   (c)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제1 패턴을 적어도 2회 이상 촬영하는 단계;
   (d)상기 제1 실장영역의 또 다른 에지부에 마련된 제2 기준위치로 비전을 이동시키는 과정에서 상기 제1 실장영역의 마크 유무를 촬영하는 단계;
   (e)상기 마크의 유무에 따라 상기 비전을 제2 기준위치까지 이동시키는 단계;
   (f)상기 비전에 정지신호가 입력된 후 소정의 시간 간격으로 상기 제1 실장영역의 제2 패턴을 적어도 2회 이상 촬영하는 단계; 및
   (g) 단계(c)와 (f)에서 촬영된 복수의 패턴에 기초하여 제1 실장영역의 패턴을 결정하는 단계를 포함하는 반도체 패키지용 회로기판의 검사방법.
10. 제 9 항에 있어서,
    단계 (g)에서, 복수의 패턴의 평균으로 제1 실장영역의 제1 패턴 및 제2 패턴을 각각 결정하는 것을 특징으로 하는 반도체 패키지용 회로기판의 검사방법.

Images