[go: up one dir, main page]

KR101308048B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101308048B1
KR101308048B1 KR1020070102005A KR20070102005A KR101308048B1 KR 101308048 B1 KR101308048 B1 KR 101308048B1 KR 1020070102005 A KR1020070102005 A KR 1020070102005A KR 20070102005 A KR20070102005 A KR 20070102005A KR 101308048 B1 KR101308048 B1 KR 101308048B1
Authority
KR
South Korea
Prior art keywords
voltage
source
source line
data
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070102005A
Other languages
English (en)
Other versions
KR20090036770A (ko
Inventor
김진영
송기환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070102005A priority Critical patent/KR101308048B1/ko
Priority to US12/285,520 priority patent/US7944759B2/en
Publication of KR20090036770A publication Critical patent/KR20090036770A/ko
Application granted granted Critical
Publication of KR101308048B1 publication Critical patent/KR101308048B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 워드 라인들과 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 어드레스 신호에 응답하여 복수개의 소스 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 소스 라인 구동부, 소스 라인 기준 전압을 인가받아 소스 라인 목표 전압을 생성하고, 소스 라인 구동부로부터 실제 동작하는 소스 라인 전압을 인가받아 양 전압의 레벨을 비교하여 온도의 변화에 따라 적응적으로 전압 레벨이 변화되는 소스 라인 전압을 발생하여 복수개의 소스 라인들에 공급하는 소스 라인 전압 발생부, 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 복수개의 비트 라인들에 흐르는 전류의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭하여 출력하는 센스 증폭기를 구비하는 것을 특징으로 한다. 본 발명에 의할 경우, 주위 온도의 변화에 따라 소스 라인 전압 또는 비트 라인 전압을 적응적으로 변화시켜 온도 변화에 상관없이 플로팅 바디 트랜지스터를 가지는 바이폴라 접합 트랜지스터를 정상 동작하게 함으로써 데이터 리드 동작을 정확하게 할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 바이폴라 접합 트랜지스터 동작을 사용하는 플로팅 바디 트랜지스터를 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 "1"을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 "0"을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 하므로 캐패시터가 반드시 필요하게 되어 이 메모리 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
이에 대하여 최근에 반도체 메모리 장치의 레이아웃 면적을 줄이기 위해 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하는데, 이 역시 저장된 다수 캐리어는 일정 시간 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 커패시터를 가지지는 않지만 커패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용되고, 이를 이용하는 경우, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 레이아웃 면적이 훨씬 줄어들게 된다.
특히, 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이가 플로팅 바디 트랜지스터의 바이폴라 접합 트랜지스터 동작을 사용함으로써 고속 동작 및 우수한 데이터 보유 특성을 가지도록 하고자 하는 노력이 계속적으로 이루어지고 있다.
미국 공개 공보 제2007/0058427호에 공개된 기술은 바이폴라 접합 트랜지스터 동작을 사용하여 데이터를 라이트 및 리드하는 메모리 셀 어레이를 공개하고 있다. 그러나, 여기에 공개된 기술은 라이트 및 리드 동작을 위하여 워드 라인, 비트 라인 및 소스 라인으로 인가되는 전압으로서 여러 개의 레벨이 필요하므로 제어가 복잡하다는 단점이 있고, 플로팅 바디에 축적된 다수 캐리어가 일정 시간이 지나면 소실됨으로 인해 동적 메모리 셀에 저장된 데이터를 유지하기 위하여 필요한 리프레쉬 동작에 관해서는 공개하고 있지 않다.
도 1은 종래의 플로팅 바디 트랜지스터의 구조의 등가도를 나타내는 것으로, NMOS전계 효과 트랜지스터(NMOS)(이하, NMOS트랜지스터라 함)와 NPN바이폴라 접합 트랜지스터(NPN)(이하, NPN트랜지스터라 함)로 이루어져 있다. NMOS트랜지스터(NMOS)의 소스(S)와 NPN트랜지스터(NPN)의 에미터(E)가 공유되고, NMOS트랜지스터(NMOS)의 드레인(D)과 NPN트랜지스터(NPN)의 콜렉터(C)가 공유되고, NPN트랜지스 터(NPN)의 베이스(B)는 전기적으로 플로팅되어 있다. 그리고, NMOS트랜지스터의 게이트(G)와 베이스(B) 사이에 커플링 캐패시터(CC)가 존재한다.
데이터 "1"상태는 데이터 "0"상태에 비해서 플로팅 바디 영역(18)에 다수 캐리어, 즉, 정공이 축적되어 있는 상태를 의미하고, 데이터 "0"상태는 데이터 "1"상태에 비해서 플로팅 바디 영역(18)에 소수 캐리어, 즉, 전자가 축적되어 있는 상태를 의미한다.
게이트 전압(Vg)이 0V인 경우에, 플로팅 바디 트랜지스터가 데이터 "1"상태이거나 데이터 "0"상태이거나에 관계없이 드레인과 소스사이의 전압(Vds)이 소정 레벨 이상이 되기 전에서 급격한 전류 증가를 나타내는데 이와 같은 급격한 전류 증가는 드레인과 소스사이의 전압 차(Vds)가 일정 전압이상이 되면 초기에 드레인 커플링(drain coupling)에 의해서 정공이 베이스(B)로 유입되어 베이스 영역의 전위가 증가하여, 베이스(B)와 에미터(E)사이에 순방향 전압이 걸리게 되고, 이에 따라 에미터 전류가 흐르기 시작한다. 그리고, 에미터 전류의 많은 부분은 콜렉터(C)까지 흐르게 되고, 이 전류는 베이스(B)와 콜렉터(C)사이의 밴드 밴딩(band bending)되어 있는 영역을 통과하면서 밴드 대 밴드 터널링(band-to-band tunneling) 및/또는 임팩트 이온화를 유발하게 된다.
밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 콜렉터(C)로부터 베이스(B)로 정공이 주입되고, 이에 따라 베이스(B)의 전위가 다시 한번 높아지게 된다. 이에 따라 드레인과 소스사이의 전압(Vds)는 증가하여 NPN트랜지스터가 온되면 NPN트랜지스터 자체의 순방향 궤환 시스템에 의해서 바이폴라 전류(Ids)가 급격하 게 커지게 된다. 만일 임팩트 이온화에 의한 증배 팩터(multiplication factor)가 커지게 되면 바이폴라 전류(Ids)가 급격하게 증가될 수도 있다.
이와 같은 바이폴라 전류(Ids)에 의해서 데이터 "1"상태가 라이트된다. 플로팅 바디 트랜지스터가 데이터 "1"상태인 경우에 드레인과 소스사이의 전압(Vds)이 데이터 "0"상태인 경우에 비해서 낮은 전압에서 NPN트랜지스터가 온되어 바이폴라 전류(Ids)가 커지게 되는데 이는 플로팅 바디내에 정공에 의해서 바디 전위 자체가 높게 형성되어 있기 때문에 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 플로팅 바디 트랜지스터가 데이터 "0"상태인 경우에 비해서 빨리 온 될 수 있기 때문이다.
게이트 전압(Vg)이 음의 전압 레벨을 갖는 경우에는 게이트 전압(Vg)이 0V인 경우에 비해서 드레인과 소스사이의 전압(Vds)이 상대적으로 높은 전압에서 바이폴라 전류가 급격하게 증가되는데, 이는 게이트 전압(Vg)이 낮을수록 베이스의 정전위가 낮아지므로 드레인과 소스 사이의 전압(Vds)이 커져야만 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 온될 수 있기 때문이다.
다음으로, 도 2는 종래의 반도체 메모리 장치의 개략적인 전체 블록도로서, 메모리 셀 어레이(10), 메모리 셀 선택 및 제어부(20), 데이터 라이트 및 센싱부(30)를 구비하고, 메모리 셀 어레이(10)는 i개의 워드 라인들(WL1 내지 WLi), j개의 비트 라인들(BL1 내지 BLj), 및 i개의 소스 라인들(SL1 내지 SLi) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC1 내지 MCi)로 구성되어 있고, 데이터 라이트 및 센싱부(30)는 기준 전류 발생부(32)와 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)로 구성된다.
도 2에 나타낸 종래의 반도체 메모리 장치의 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 워드 라인들(WL1 내지 WLi)중 선택된 하나의 워드 라인, 소스 라인들(SL1 내지 SLi)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1 내지 BLj)에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드한다.
메모리 셀 선택 및 제어부(20)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드한다.
데이터 라이트 및 센싱부(30)는 기준 전류 발생부(32)에서 생성된 기준 전류와 선택된 메모리 셀들을 통하여 라이트 또는 리드된 데이터에 대하여 비트 라인들에 흐르는 전류를 인가받아 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)에서 바이폴라 전류(Ids)의 차이를 감지하여 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어의 축적 여부를 판단한다.
도 2에 나타낸 종래의 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
메모리 셀(MC)의 동작은 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어인 정공들의 축적을 이용한다.
즉, 데이터 라이트 동작시에 메모리 셀 선택 및 제어부(20)는 라이트 신호(WR) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 메모리 셀을 선택하고 소스 라인들(SL1 내지 SLi)로 소정 레벨의 포지티브 전압이 인가되고, 워드 라인들(WL1 내지 WLi)으로 접지전압이 인가되고, 비트 라인들(BL1 내지 BLj)으로 소정 레벨의 포지티브 전압이 인가되면, 메모리 셀(MC)에 게이트 유도 드레인 누설 전류가 발생되어 메모리 셀(MC)의 플로팅 바디에 정공이 축적되어 데이터 "1"이 라이트 된다.
만일, 상기 메모리 셀이 선택된 상태에서 소스 라인들(SL1 내지 SLi)로 소정 레벨의 포지티브 전압이 인가되고, 워드 라인들(WL1 내지 WLi)으로 접지전압이 인가되고, 비트 라인들(BL1 내지 BLj)으로 소정 레벨의 네거티브 전압(또는, 접지전압)이 인가되면 메모리 셀(MC)의 플로팅 바디와 비트 라인 사이에 순방향 바이어스가 걸려 메모리 셀(MC)의 플로팅 바디들에 축적되어 있던 정공이 비트라인으로 빠져나가 데이터 "0"이 라이트 된다.
반면, 데이터 리드 동작시에는 메모리 셀 선택 및 제어부(20)는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi), 소스 라인들(SL1 내지 SLi), 비트 라인들(BL1 내지 BLj)을 제어하여 메모리 셀을 선택하고, 정공이 축적되어 데이터 "1"이 저장된 메모리 셀의 문턱 전압은 정공이 빠져나가 데이터"0"이 저장된 메모리 셀의 문턱 전압보다 낮아지게 되므로, 이와 같은 문턱 전압의 차이를 이용하여 저장된 데이터를 리드한다.
즉, 메모리 셀 선택 및 제어부(20)가 워드 라인(WL1)으로 소정 레벨의 네거티브 전압을 인가하고, 소스 라인(SL1)으로 소정 레벨의 포지티브 전압을 인가하며, 비트 라인(BL1)으로 접지전압을 인가하면, 메모리 셀들(MC1)의 소스와 드레인사이의 전압(Vds)이 소정 레벨의 포지티브 전압이 되고, 이에 따라 메모리 셀들(MC1)에 데이터 "1"이 저장되어 있었다면 NPN트랜지스터가 온되어 바이폴라 전류를 흐르게 하고, 데이터 "0"이 저장되어 있었다면 NPN트랜지스터가 오프되어 바이폴라 전류가 흐르지 않게 된다.
한편, 데이터 라이트 및 센싱부(30)에서는 기준 전류 발생부(32)가 기준 전류를 생성하여 출력하면 복수개의 데이터 센스 증폭기들(34-1 내지 34-j)은 상기 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 비트 라인들에 흐르는 전류를 인가받아 바이폴라 전류의 차이를 감지하여 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어의 축적 여부를 판단한다.
그런데, 종래의 바이폴라 접합 트랜지스터 동작을 이용한 플로팅 바디 트랜지스터의 소스 라인 전압 제어 방식은 온도의 변화에 따라 상이한 DC 특성을 보여 온도 변화에 취약한 면이 있었다.
즉, 반도체 메모리 장치가 처해 있는 주위 온도가 정상적인 실내 온도일 때에는 데이터 "0"을 만드는 드레인-소스간 전류와 데이터 "1"을 만드는 드레인-소스간 전류의 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 전 류의 차이를 정확하게 감지할 수가 있다.
하지만, 반도체 메모리 장치가 주위 온도가 정상적인 실내 온도와 현저하게 차이나는 비정상적인 상황에 처해지게 될 때에는 플로팅 바디 트랜지스터의 DC 특성이 변화되어 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압이 더 작아지거나 더 커지게 됨에 따라 데이터 "0"을 만드는 드레인-소스간 전류값이 급격하게 증가하거나 데이터 "1"을 만드는 드레인-소스간 전류값이 급격하게 하강하게 된다.
따라서, 반도체 메모리 장치가 동작하는 주위 온도에 현저한 온도 변화가 있게 되면 양 전류 차의 마진이 극히 작아져 센스 증폭기가 안정적으로 전류의 차이를 감지할 수 있는 마진을 충분히 확보하기 어려워 전류의 차이를 정확히 감지할 수가 없게 되므로 결국 반도체 메모리 장치의 리드 동작이 오동작할 가능성이 높게 되는 문제점이 있었다.
본 발명의 목적은 바이폴라 접합 트랜지스터 동작을 이용하는 1-트랜지스터 DRAM에서 온도변화에 따라 메모리 셀의 데이터 리드 전압을 적응적으로 변화시켜 전류의 차이를 감지할 수 있는 마진을 충분히 확보해 주는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들과 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 어드레스 신호에 응답하여 복수개의 소스 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 소스 라인 구동부, 소스 라인 기준 전압을 인가받아 소스 라인 목표 전압을 생성하고, 소스 라인 구동부로부터 실제 동작하는 소스 라인 전압을 인가받아 양 전압의 레벨을 비교하여 온도의 변화에 따라 적응적으로 전압 레벨이 변화되는 소스 라인 전압을 발생하여 복수개의 소스 라인들에 공급하는 소스 라인 전압 발생부, 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 복수개의 비트 라인들에 흐르는 전류의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭하여 출력하는 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 라이트 신호 또는 리드 신호 및 어드레스 신호에 응답하여 복수개의 비트 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 컬럼 제어부, 라이트 신호 또는 리드 신호 및 어드레스 신호에 응답하여 복수개의 워드 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 워드 라인 구동부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 워드 라인들 중 선택된 하나의 워드 라인, 복수개의 소스 라인들 중 선택된 하나의 소스 라인, 및 복수개의 비트 라인들에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 제어부는 라이트 신호 또는 리드 신호 및 어드레스 신호에 응답하여 복수개의 비트 라인들을 제어하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 소스 라인 전압 발생부는 주위 온도가 현저하게 변화되게 되면 각 소스 라인 목표 전압들을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압과 데이터 "0"상태를 만드는 드레인-소스 전압의 중간 값을 취하도록 소스 라인 전압을 발생하는 복수개의 소스 라인 전압 발생기들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 소스 라인 전압 발생기들 각각은 소스 라인 기준 전압 및 게이트 전압을 인가받아 소스 라인 목표 전압을 생성하는 소스 라인 목표 전압 발생부, 소스 라인 목표 전압 및 실제 동작하는 소스 라인 전압을 인가받아 양 전압의 크기를 비교하여 가변하는 전압 신호를 출력하는 비교부, 전원 전압을 인가받아 가변하는 전압 신호에 응답하여 전원 전류량을 조절하여 공급하는 전원 전류 공급부, 소스 라인 목표 전압과 실제 동작하는 소스 라인 전압을 비교한 결과 실제 동작하는 소스 라인 전압의 레벨이 작은 경우 전원 전류 공급부로부터 많은 량의 전류를 공급받아 소스 라인 전압을 소스 라인 목표 전압 레벨로 승압시켜 소스 라인 구동부 및 비교부에 공급하는 전하 펌핑부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 소스 라인 목표 전압 발생부는 일측에 소스 라인 기준 전압을 인가받는 저항, 드레인 단자에 저항의 타측을 통하여 소스 라인 기준 전압을 인가받고 소스 단자가 접지되어 게이트 단자에 게이트 전압을 인가받아 드레인 단자에서 소스 라인 목표 전압을 생성하는 기준 메모리 셀을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 소스 라인 목표 전압 발생부 내 저항은 PMOS 트랜지스터나 NMOS 트랜지스터로 구성할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 메모리 셀은 실제 동작하는 메모리 셀과 동일한 반도체 메모리 제조 공정으로 생산되어 온도의 변화에 따른 전압 및 전류 특성이 실제 동작하는 메모리 셀과 동일한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비교부는 생성된 소스 라인 목표 전압을 부단자에 인가받고 실제 동작하는 소스 라인 전압을 정궤환하여 정단자에 인가받아 양 전압의 크기를 비교하여 생성된 소스 라인 목표 전압의 레벨이 실제 동작하는 소스 라인 전압 레벨보다 큰 경우에는 가변하는 전압 신호를 감소시켜 출력하고, 생성된 소스 라인 목표 전압의 레벨이 실제 동작하는 소스 라인 전압 레벨보다 작은 경우에는 가변하는 전압 신호를 증가시켜 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전원 전류 공급 부는 소스 단자에 전원 전압을 인가받아 게이트 단자에 인가되는 가변하는 전압 신호에 응답하여 가변하는 전압 신호가 감소되어 출력되면 턴 온되어 전원 전류량을 증가시켜 공급하고, 가변하는 전압 신호가 증가되어 출력되면 턴 오프되어 전원 전류량을 감소시켜 공급하는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전하 펌핑부는 생성된 소스 라인 목표 전압의 레벨과 실제 동작하는 소스 라인 전압 레벨을 비교한 결과 생성된 소스 라인 목표 전압의 레벨이 실제 동작하는 소스 라인 전압 레벨보다 큰 경우에, 일측에 증가된 전원 전류량을 공급받아 충전하고 타측에 접지 전압을 인가받아 실제 동작하는 소스 라인 전압을 소스 라인 목표 전압 레벨로 승압시키는 커패시터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭기는 선택된 메모리 셀들에 라이트되어 있던 데이터에 대하여 데이터 "1"상태를 만드는 드레인-소스간 전류와 데이터 "0"상태를 만드는 드레인-소스간 전류의 차이를 안정적으로 감지하여 데이터 리드 동작을 정확하게 한 후에 외부로 전달할 구동 능력을 갖는 전류 레벨로 증폭하여 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들과 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 어드레스 신호에 응답하여 복수개의 비트 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 비트 라인 구동부, 비트 라인 기준 전압을 인가받아 비 트 라인 목표 전압을 생성하고, 비트 라인 구동부로부터 실제 동작하는 비트 라인 전압을 인가받아 양 전압의 레벨을 비교하여 온도의 변화에 따라 적응적으로 전압 레벨이 변화되는 비트 라인 전압을 발생하여 복수개의 비트 라인들에 공급하는 비트 라인 전압 발생부, 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 복수개의 비트 라인들에 흐르는 전류의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭하여 출력하는 센스 증폭기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 라이트 신호 또는 리드 신호 및 어드레스 신호에 응답하여 복수개의 워드 라인들 및 복수개의 소스 라인들을 제어하여 복수개의 메모리 셀들을 선택하는 로우 제어부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 메모리 셀 어레이는 복수개의 워드 라인들 중 선택된 하나의 워드 라인, 복수개의 소스 라인들 중 선택된 하나의 소스 라인, 및 복수개의 비트 라인들에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 전압 발생부는 주위 온도가 현저하게 변화되게 되면 각 비트 라인 목표 전압들을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압과 데이터 "0"상태를 만드는 드레인-소스 전압의 중간 값을 취하도록 비트 라인 전압을 발생하는 복수개의 비트 라인 전압 발생기들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 비트 라인 전압 발생기들 각각은 비트 라인 기준 전압 및 게이트 전압을 인가받아 비트 라인 목표 전압을 생성하는 비트 라인 목표 전압 발생부, 비트 라인 목표 전압 및 실제 동작하는 비트 라인 전압을 인가받아 양 전압의 크기를 비교하여 가변하는 전압 신호를 출력하는 비교부, 전원 전압을 인가받아 가변하는 전압 신호에 응답하여 전원 전류량을 조절하여 공급하는 전원 전류 공급부, 비트 라인 목표 전압과 실제 동작하는 비트 라인 전압을 비교한 결과 실제 동작하는 비트 라인 전압의 레벨이 작은 경우 전원 전류 공급부로부터 많은 량의 전류를 공급받아 비트 라인 전압을 비트 라인 목표 전압 레벨로 승압시켜 비트 라인 구동부 및 비교부에 공급하는 전하 펌핑부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 목표 전압 발생부는 일측에 비트 라인 기준 전압을 인가받는 저항, 드레인 단자에 저항의 타측을 통하여 비트 라인 기준 전압을 인가받고 소스 단자가 접지되어 게이트 단자에 게이트 전압을 인가받아 드레인 단자에서 비트 라인 목표 전압을 생성하는 기준 메모리 셀을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비트 라인 목표 전압 발생부 내 저항은 PMOS 트랜지스터나 NMOS 트랜지스터로 구성할 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 기준 메모리 셀은 실제 동작하는 메모리 셀과 동일한 반도체 메모리 제조 공정으로 생산되어 온도 의 변화에 따른 전압 및 전류 특성이 실제 동작하는 메모리 셀과 동일한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 비교부는 생성된 비트 라인 목표 전압을 부단자에 인가받고 실제 동작하는 비트 라인 전압을 정궤환하여 정단자에 인가받아 양 전압의 크기를 비교하여 생성된 비트 라인 목표 전압의 레벨이 실제 동작하는 비트 라인 전압 레벨보다 큰 경우에는 가변하는 전압 신호를 감소시켜 출력하고, 생성된 비트 라인 목표 전압의 레벨이 실제 동작하는 비트 라인 전압 레벨보다 작은 경우에는 가변하는 전압 신호를 증가시켜 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전원 전류 공급부는 소스 단자에 전원 전압을 인가받아 게이트 단자에 인가되는 가변하는 전압 신호에 응답하여 가변하는 전압 신호가 감소되어 출력되면 턴 온되어 전원 전류량을 증가시켜 공급하고, 가변하는 전압 신호가 증가되어 출력되면 턴 오프되어 전원 전류량을 감소시켜 공급하는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전하 펌핑부는 생성된 비트 라인 목표 전압의 레벨과 실제 동작하는 비트 라인 전압 레벨을 비교한 결과 생성된 비트 라인 목표 전압의 레벨이 실제 동작하는 비트 라인 전압 레벨보다 큰 경우에, 일측에 증가된 전원 전류량을 공급받아 충전하고 타측에 접지 전압을 인가받아 실제 동작하는 비트 라인 전압을 비트 라인 목표 전압 레벨로 승압시키는 커패시터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭기는 선택된 메모리 셀들에 라이트되어 있던 데이터에 대하여 데이터 "1"상태를 만드는 드레인-소스간 전류와 데이터 "0"상태를 만드는 드레인-소스간 전류의 차이를 안정적으로 감지하여 데이터 리드 동작을 정확하게 한 후에 외부로 전달할 구동 능력을 갖는 전류 레벨로 증폭하여 출력하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치는 주위 온도의 변화에 따라 소스 라인 전압 또는 비트 라인 전압을 적응적으로 변화시켜 온도 변화에 상관없이 플로팅 바디 트랜지스터를 가지는 바이폴라 접합 트랜지스터를 정상 동작하게 함으로써 데이터 리드 동작을 정확하게 할 수 있도록 하고 동작 전류의 증가로 인한 동작 속도의 개선과 데이터의 기억시간 특성의 개선을 도모할 수 있도록 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 3은 바이폴라 접합 트랜지스터 동작을 이용한 1T DRAM에서 데이터 리드 전압(Vread)의 허용 범위를 나타내는 전압 대비 전류 특성 곡선으로서, 가로축은 드레인-소스간 전압(Vds), 세로축은 드레인-소스간 전류(Ids)의 로그값을 나타내고, 실곡선은 데이터 "1"상태를 만드는 전압-전류 특성 곡선, 점곡선은 데이터 "0" 상태를 만드는 전압-전류 특성 곡선을 나타낸다.
도 3에서 보는 바와 같이 데이터 "1"상태를 만드는 전압-전류 특성 곡선은 초기에 드레인-소스간 전압(Vds)이 증가하여도 드레인-소스간 전류(Ids)는 서서히 증가하다가 드레인-소스간 전압(Vds)이 제1 드레인-소스간 전압 레벨(Vds1)에 도달하게 되면 드레인-소스간 전류(Ids)가 급격하게 증가하는 특성을 보이고, 데이터 "0"상태를 만드는 전압-전류 특성 곡선은 초기에 드레인-소스간 전압(Vds)이 증가하여도 드레인-소스간 전류(Ids)는 서서히 증가하다가 드레인-소스간 전압(Vds)이 제2 드레인-소스간 전압 레벨(Vds2)에 도달하게 되면 드레인-소스간 전류(Ids)가 급격하게 증가하는 특성을 보인다.
이때, 센스 증폭기가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 확보하기 위해서는 데이터 리드 전압(Vread)이 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하는 것이 가장 바람직하고, 센스 증폭기가 전류(Ids)의 차이를 감지할 수 있는 최소한의 마진(margin)인 오프 셋 전압보다는 큰 값을 보장하여야 한다.
즉, 데이터 리드 전압(Vread)과 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과의 전압 레벨 차이 및 데이터 리드 전압(Vread)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds1)과의 전압 레벨 차이 중에서 작은 값이 센스 증폭기의 오프 셋 전압보다 커야 한다.
그런데, 종래 기술에서 설명한 바와 같이 바이폴라 접합 트랜지스터 동작을 이용한 플로팅 바디 트랜지스터의 소스 라인 전압 제어 방식 또한 온도의 변화에 따라 상이한 DC 특성을 보여 온도 변화에 취약한 면이 있는데, 이를 상세하게 설명하면 다음과 같다.
도 4a 내지 도 4c는 플로팅 바디 트랜지스터의 온도변화에 따른 DC 특성을 나타내는 전압-전류 곡선으로서, 도 4a 는 온도가 섭씨 25도에서의 DC 특성을 나타내고 도 4b 는 온도가 섭씨 85도에서의 DC 특성을 나타내며 도 4c는 온도가 섭씨 영하 20도에서의 DC 특성을 나타낸다.
가로축은 드레인-소스간 전압(Vds), 세로축은 드레인-소스간 전류(Ids)의 로그값을 나타내고, 실곡선은 데이터 "1"상태를 만드는 전압-전류 특성 곡선, 점곡선은 데이터 "0"상태를 만드는 전압-전류 특성 곡선을 나타낸다.
각각 게이트 전압(Vg)이 0V, -1V, -2V인 경우에 데이터 "1"상태 및 데이터 "0"상태인 트랜지스터의 드레인과 소스사이의 전압(Vds)에 대한 드레인과 소스사이의 전류(Ids)의 변화를 나타내는데, 도 4b 가 도 4a와 다른 점은 드레인-소스간 전압(Vds)이 증가함에 따라 드레인-소스간 전류(Ids)도 함께 서서히 증가하다가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 트랜지스터의 온도 특성 때문에 더 작아짐에 따라 전압-전류 특성 곡선이 전체적으로 좌측 방향으로 쉬프트된다는 점이고, 도 4c 가 도 4a와 다른 점은 드레인-소스간 전압(Vds)이 증가함에 따라 드레인-소스간 전류(Ids)도 함께 서서히 증가하다가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 트랜지스터의 온도 특성 때문에 더 커짐에 따라 전압-전류 특성 곡선이 전체적으로 우측 방향으로 쉬프트된다는 점이다.
즉, 도 4a에서 게이트 전압(Vg)이 -1V 이고 소스 라인 전압을 2V라고 가정하였을 때 온도가 섭씨 25도에서 데이터 "0"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제1 드레인-소스간 전류(Ids1)이고 데이터 "1"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제2 드레인-소스간 전류(Ids2)로서, 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 전류(Ids)의 차이를 정확하게 감지할 수가 있다.
하지만, 도 4b 에서 온도가 섭씨 85도로 상승하게 되면 데이터 리드 전압(Vread)은 (2V)로 고정된 상태에서 플로팅 바디 트랜지스터의 DC 특성이 변화되어 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 더 작아지게 됨에 따라 데이터 "1"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제4 드레인-소스간 전류(Ids4)로 되고 데이터 "0"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제4 드레인-소스간 전류(Ids4)와 거의 동일한 전류 레벨의 제3 드레인-소스간 전류(Ids3)로 급격하게 증가하게 된다.
반대로, 도 4c 에서 온도가 섭씨 영하 20도로 하강하게 되면 데이터 리드 전압(Vread)은 (2V)로 고정된 상태에서 플로팅 바디 트랜지스터의 DC 특성이 변화되어 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 더 커지게 됨에 따라 데이터 "0"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제5 드레인-소스간 전류(Ids5)이고 데이터 "1"을 만드는 드레인-소스간 전류(Ids)의 로그값은 제5 드레인-소스간 전류(Ids5)와 거의 동일한 전류 레벨의 제6 드레인-소스간 전류(Ids6)로 급격하게 하강하게 된다.
따라서, 반도체 메모리 장치가 동작하는 주위 온도가 섭씨 85도 이상으로 상승하거나 섭씨 영하 20도 이하로 하강하는 등의 온도 변화가 있게 되면 양 전류 차의 마진이 극히 작아 센스 증폭기가 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진을 충분히 확보하기 어려워 전류(Ids)의 차이를 정확히 감지할 수가 없게 되므로 결국 반도체 메모리 장치의 리드 동작이 오동작할 가능성이 높게 되는 문제점이 있었다.
따라서, 본 발명에서는 데이터 리드 전압(Vread)이 고정되어 온도의 변화에 따라 데이터 "1"상태과 데이터 "0"상태를 만드는 드레인-소스간 전류(Ids)의 차이가 센싱을 할 만큼 충분하지 못해 오동작할 가능성이 높았던 종래 기술과는 달리 데이터 리드 전압(Vread)을 온도 변화에 따라서 적응적으로 변화시켜 주는 소스 라인 전압 발생기 또는 비트 라인 전압 발생기를 구비하여 데이터 리드 전압(Vread)이 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하도록 함으로써 센스 증폭기가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 충분히 확보하게 한다.
다음으로, 도 5는 본 발명의 일실시예인 반도체 메모리 장치 내 소스 라인 전압 발생기의 회로도로서, 소스 라인 목표 전압 발생부(510), 비교부(520), 전원 전류 공급부(530), 전하 펌핑부(540)를 구비하고, 소스 라인 목표 전압 발생부(510)는 접지 전압에 연결된 기준 메모리 셀(N1)과 저항(R1)으로 구성되고 전원 전류 공급부(530)는 전원 전압에 연결된 PMOS 트랜지스터(P1)로 구성되며 전하 펌 핑부(540)는 접지 전압에 연결된 커패시터(C1)로 구성된다.
여기에서, 기준 메모리 셀(N1)은 온도 특성이 실제 동작하는 메모리 셀과 동일해야 하므로 동일한 반도체 메모리 제조 공정으로 생산된 것이어야 하지만, 저항(R1)은 PMOS 트랜지스터나 NMOS 트랜지스터로 대체해도 무방하다.
도 5를 참조하여 본 발명의 일실시예인 반도체 메모리 장치 내 소스 라인 전압 발생기의 각 블록들의 기능을 설명하면 다음과 같다.
소스 라인 목표 전압 발생부(510)는 기준 메모리 셀(N1)인 NMOS 트랜지스터의 드레인 단자에 저항(R1)을 통하여 소스 라인 기준 전압을 인가받고 게이트 단자에 게이트 전압을 인가받아 드레인 단자와 저항(R1)의 접점에서 소스 라인 목표 전압을 생성한다.
비교부(520)는 소스 라인 목표 전압 발생부(510)에서 생성된 소스 라인 목표 전압을 부단자에 인가받고 소스 라인 구동부(도 6 참조)로부터 실제 동작하는 소스 라인 전압을 정궤환하여 정단자에 인가받아 양 전압의 크기를 비교하여 가변하는 전압 신호를 출력한다.
전원 전류 공급부(530)는 PMOS 트랜지스터(P1)의 소스 단자에 전원 전압을 인가받아 게이트 단자에 인가되는 비교부(520)의 출력 전압 신호에 응답하여 전원 전류 공급량을 조절한다.
전하 펌핑부(540)는 비교부(520)에서 소스 라인 목표 전압과 실제 동작하는 소스 라인 전압을 비교한 결과 실제 동작하는 소스 라인 전압의 레벨이 작아 전압 신호 출력이 감소되면 전원 전류 공급부(530)로부터 많은 량의 전류를 공급받아 커 패시터(C1)에 충전하여 소스 라인 전압을 소스 라인 목표 전압 레벨로 승압시킨다.
도 4a 내지 도 5를 참조하여 본 발명의 일실시예인 소스 라인 전압 발생기의 동작을 설명하면 다음과 같다.
이해의 편의를 위하여 기준 메모리 셀(N1)의 게이트 전압(Vg)이 -1V 이고 섭씨 25도 온도에서 초기 소스 라인 목표 전압을 2V 라고 가정한다.
도 4a에서 보는 바와 같이 온도가 섭씨 25도에서는 데이터 "0"을 만드는 제1 드레인-소스간 전류(Ids1)와 데이터 "1"을 만드는 제3 드레인-소스간 전류(Ids3) 양 전류 차의 마진(margin)이 충분히 커서 센스 증폭기가 안정적으로 드레인-소스간 전류(Ids)의 차이를 정확하게 감지할 수가 있다.
즉, 반도체 메모리 장치가 처해 있는 주위 환경이 실내 온도인 섭씨 25도를 유지하고 있는 상태에서는 플로팅 바디 트랜지스터의 DC 특성이 일정하여 도 4a에서 보는 바와 같이 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 그대로 유지되어 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선의 변동이 없어 정상적인 DC 특성을 보이며 동작한다.
그런데, 반도체 메모리 장치가 처해 있는 주위 환경의 변화로 온도가 섭씨 85도로 상승하게 되면 플로팅 바디 트랜지스터의 DC 특성이 변화되어 도 4b 에서 보는 바와 같이 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 더 작아지게 됨에 따라 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선이 전체적으로 좌측 방향으로 쉬프트된다.
이에 따라, 소스 라인 목표 전압 발생부(510) 내 기준 메모리 셀(N1)의 드레 인-소스간 전압(Vds)은 초기 소스 라인 목표 전압인 2V보다 감소되어 비교부(520)의 부단자에 인가되고 비교부(520)의 정단자에는 실제 동작하는 소스 라인 전압이 초기 소스 라인 목표 전압인 2V로 인가된다.
비교부(520)에서 양단자에 인가되는 전압 레벨을 비교한 결과 정단자에 인가되는 전압 레벨이 더 큰 것을 판단하고 출력 전압의 레벨을 증가시키면 전원 전류 공급부(530) 내 PMOS 트랜지스터(P1)가 턴 오프되어 전원 전압으로부터 공급되는 전류량을 감소시켜 소스 라인 목표 전압 레벨을 1.5V로 감압시킨다.
이와는 반대로, 반도체 메모리 장치가 처해 있는 주위 환경의 변화로 온도가 섭씨 영하 20도로 하강하게 되면 플로팅 바디 트랜지스터의 DC 특성이 역시 변화되어 도 4c 에서 보는 바와 같이 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 더 커지게 됨에 따라 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선이 전체적으로 우측 방향으로 쉬프트된다.
이에 따라, 소스 라인 목표 전압 발생부(510) 내 기준 메모리 셀(N1)의 드레인-소스간 전압(Vds)은 초기 소스 라인 목표 전압인 2V보다 증가되어 비교부(520)의 부단자에 인가되고 비교부(520)의 정단자에는 실제 동작하는 소스 라인 전압이 초기 소스 라인 목표 전압인 2V로 인가된다.
비교부(520)에서 양단자에 인가되는 전압 레벨을 비교한 결과 정단자에 인가되는 전압 레벨이 더 작은 것을 판단하고 출력 전압의 레벨을 감소시키면 전원 전류 공급부(530) 내 PMOS 트랜지스터(P1)가 턴 온되어 전원 전압으로부터 공급되는 전류량을 증가시켜 소스 라인 목표 전압 레벨을 2.5V로 승압시킨다.
이와 같이 본 발명의 일실시예인 소스 라인 전압 발생기는 반도체 메모리 장치가 처해 있는 주위 온도의 변화에 따라 소스 라인 목표 전압을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하도록 함으로써 센스 증폭기가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 충분히 확보하게 함으로써 반도체 메모리 장치의 데이터 리드 동작을 정확하게 할 수 있도록 한다.
다음으로, 도 6은 도 5에 나타낸 본 발명의 일실시예인 소스 라인 전압 발생기를 구비하는 반도체 메모리 장치의 전체 블록도로서, 메모리 셀 어레이(100), 워드 라인 구동부(200), 컬럼 제어부(300), 소스 라인 구동부(400), 소스 라인 전압 발생부(500), 및 센스 증폭기(600)를 구비하고, 메모리 셀 어레이(100)는 i개의 워드 라인들(WL1 내지 WLi), j개의 비트 라인들(BL1 내지 BLj), 및 i개의 소스 라인들(SL1 내지 SLi) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC1 내지 MCi)로 구성되어 있다.
메모리 셀 어레이(100)의 워드 라인들(WL1 내지 WLi)과 소스 라인들(SL1 내지 SLi)이 동일 방향으로 배치되고, 비트 라인들(BL1 내지 BLj)은 워드 라인과 직교하는 방향으로 배치되는 것으로 도시되어 있지만, 워드 라인들(WL1 내지 WLi)과 소스 라인들(SL1 내지 SLi)이 직교하는 방향으로 배치되고, 비트 라인들(BL1 내지 BLj)이 워드 라인과 동일 방향으로 배치될 수도 있다.
특히, 도 6에서는 비트 라인들(BL1 내지 BLj)이 센스 증폭기(600) 좌측에만 도시되어 있지만 센스 증폭기(600) 우측에 이 라인들과 상보적 관계인 비트 라인 바 신호들(BLB1 내지 BLBj)이 배치되는 오픈(open)형 비트 라인일 수도 있고 비트 라인 바 신호들(BLB1 내지 BLBj)이 비트 라인들(BL1 내지 BLj)과 함께 센스 증폭기(600) 좌측에 배치되는 포울디드(folded)형 비트 라인일 수도 있어 비트 라인 바 신호들(BLB1 내지 BLBj)의 도시는 생략한다.
그리고, 메모리 셀 어레이(100)의 메모리 셀들(MC1 내지 MCi) 각각의 게이트는 해당 워드 라인들(WL1 내지 WLi)에 연결되고, 각각의 소스는 해당 소스 라인들(SL1 내지 SLi)에 연결되고, 인접한 두 개씩의 메모리 셀들(MC)의 드레인은 공통으로 복수개의 비트 라인들 중 해당 비트 라인에 연결되어 구성되어 있으며, 소스 라인 전압 발생부(500)는 복수개의 소스 라인 전압 발생기들로 구성된다.
도 6에서는 소스 라인 구동부(400) 및 소스 라인 전압 발생부(500)가 워드 라인 구동부(200)의 반대편에 배치되어 도시되어 있지만, 워드 라인 구동부(200)와 같은 편에 배치될 수도 있고, 소스 라인 전압 발생부(500)를 구성하는 복수개의 소스 라인 전압 발생기들 각각은 도 5에서 비교부(520), 전원 전류 공급부(530), 및 전하 펌핑부(540)가 소스 라인 목표 전압 발생부(510)와 분리되어 센스 증폭기(600) 하부에 별도로 배치될 수도 있다.
도 6에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 워드 라인들(WL1 내지 WLi)중 선택된 하나의 워드 라인, 소스 라인들(SL1 내지 SLi)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1 내지 BLj)에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드한다.
컬럼 제어부(300)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 비트 라인들(BL1 내지 BLj)을 제어하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드한다.
워드 라인 구동부(200)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi)을 제어하여 메모리 셀들을 선택한다.
소스 라인 구동부(400)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 소스 라인들(SL1 내지 SLi)을 제어하여 메모리 셀들을 선택한다.
소스 라인 전압 발생부(500)는 소스 라인 목표 전압을 생성하고, 실제 동작하는 소스 라인 전압과 비교하여 온도의 변화에 따라 적응적으로 변화하는 소스 라인 전압을 발생한다.
센스 증폭기(600)는 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 비트 라인들에 흐르는 바이폴라 전류(Ids)의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭한다.
도 6에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
데이터 "1" 및 데이터 "0" 의 라이트 및 리드 동작시 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어인 정공들의 축적과 바이폴라 전류(Ids)의 흐름 여부를 이용하는 동작은 도 2에 나타낸 종래의 반도체 메모리 장치의 라이트 및 리드 동작과 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
다만, 본 발명의 센스 증폭기(600)는 도 2의 종래의 데이터 라이트 및 센싱부(30)에서처럼 기준 전류를 생성하여 출력하는 기준 전류 발생부(32)가 별도로 필요하지 않고 선택된 메모리 셀들을 통하여 라이트 또는 리드된 데이터에 대하여 비트 라인들 및 비트 라인 바 신호들에 흐르는 전류를 인가받아 바이폴라 전류의 차이를 감지하여 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어의 축적 여부를 판단하는 점에서 차이가 있다.
이때, 반도체 메모리 장치가 처해 있는 주위 온도가 현저하게 변화 되게 되면 소스 라인 전압 발생부(500) 내 복수개의 소스 라인 전압 발생기들은 각 소스 라인 목표 전압들을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하도록 조절한다.
이에 따라 센스 증폭기(600)는 선택된 메모리 셀들에 라이트되어 있던 데이터에 대하여 데이터 "1"상태를 만드는 드레인-소스간 전류와 데이터 "0"상태를 만드는 드레인-소스간 전류의 차이를 안정적으로 감지하여 데이터 리드 동작을 정확 하게 한 후에 외부로 전달할 구동 능력을 갖는 전류 레벨로 증폭하여 출력한다.
다음으로, 도 7은 본 발명의 다른 실시예인 반도체 메모리 장치 내 비트 라인 전압 발생기의 회로도로서, 비트 라인 목표 전압 발생부(910), 비교부(920), 전원 전류 공급부(930), 전하 펌핑부(940)를 구비하고, 비트 라인 목표 전압 발생부(910), 전원 전류 공급부(930), 전하 펌핑부(940)의 구성은 도 5에 나타낸 본 발명의 일실시예인 반도체 메모리 장치 내 소스 라인 전압 발생기에서의 소스 라인 목표 전압 발생부(510), 전원 전류 공급부(530), 전하 펌핑부(540)와 동일하다.
마찬가지로 기준 메모리 셀(N1)은 온도 특성이 실제 동작하는 메모리 셀과 동일해야 하므로 동일한 반도체 메모리 제조 공정으로 생산된 것이어야 하지만, 저항(R1)은 PMOS 트랜지스터나 NMOS 트랜지스터로 대체해도 무방하다.
도 7을 참조하여 본 발명의 다른 실시예인 반도체 메모리 장치 내 비트 라인 전압 발생기의 각 블록들의 기능을 설명하면 다음과 같다.
비트 라인 목표 전압 발생부(910)는 기준 메모리 셀(N1)인 NMOS 트랜지스터의 드레인 단자에 저항(R1)을 통하여 비트 라인 기준 전압을 인가받고 게이트 단자에 게이트 전압을 인가받아 드레인 단자와 저항(R1)의 접점에서 비트 라인 목표 전압을 생성한다.
비교부(920)는 비트 라인 목표 전압 발생부(910)에서 생성된 비트 라인 목표 전압을 부단자에 인가받고 비트 라인 구동부(도 7 참조)로부터 실제 동작하는 비트 라인 전압을 정궤환하여 정단자에 인가받아 양 전압의 크기를 비교하여 가변하는 전압 신호를 출력한다.
전원 전류 공급부(930)는 PMOS 트랜지스터(P1)의 소스 단자에 전원 전압을 인가받아 게이트 단자에 인가되는 비교부(920)의 출력 전압 신호에 응답하여 전원 전류 공급량을 조절한다.
전하 펌핑부(940)는 비교부(920)에서 비트 라인 목표 전압과 실제 동작하는 비트 라인 전압을 비교한 결과 실제 동작하는 비트 라인 전압의 레벨이 작아 전압 신호 출력이 감소되면 전원 전류 공급부(930)로부터 많은 량의 전류를 공급받아 커패시터(C1)에 충전하여 비트 라인 전압을 비트 라인 목표 전압 레벨로 승압시킨다.
도 4a 내지 도 4c 및 도 7을 참조하여 본 발명의 다른 실시예인 반도체 메모리 장치 내 비트 라인 전압 발생기의 동작을 설명하면 다음과 같다.
마찬가지로, 이해의 편의를 위하여 기준 메모리 셀(N1)의 게이트 전압(Vg)이 -1V 이고 섭씨 25도 온도에서 초기 비트 라인 목표 전압을 2V 라고 가정한다.
도 4a에서 온도가 섭씨 25도에서는 드레인-소스간 전류가 급격하게 증가하는 시점에서의 드레인-소스간 전압(Vds)이 그대로 유지되어 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선의 변동이 없어 정상적인 DC 특성을 보이며 동작하지만, 반도체 메모리 장치가 처해 있는 주위 환경의 변화로 온도가 섭씨 85도로 상승하게 되면 플로팅 바디 트랜지스터의 DC 특성이 변화되어 도 4b 에서 보는 바와 같이 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선이 전체적으로 좌측 방향으로 쉬프트된다.
이에 따라, 비트 라인 목표 전압 발생부(910) 내 기준 메모리 셀(N1)의 드레 인-소스간 전압(Vds)은 초기 비트 라인 목표 전압인 2V보다 감소되어 비교부(920)의 부단자에 인가되고 비교부(920)의 정단자에는 실제 동작하는 비트 라인 전압이 초기 비트 라인 목표 전압인 2V로 인가된다.
비교부(920)에서 양단자에 인가되는 전압 레벨을 비교한 결과 정단자에 인가되는 전압 레벨이 더 큰 것을 판단하고 출력 전압의 레벨을 증가시키면 전원 전류 공급부(930) 내 PMOS 트랜지스터(P1)가 턴 오프되어 전원 전압으로부터 공급되는 전류량을 감소시켜 비트 라인 목표 전압 레벨을 1.5V로 감압시킨다.
이와는 반대로, 반도체 메모리 장치가 처해 있는 주위 환경의 변화로 온도가 섭씨 영하 20도로 하강하게 되면 플로팅 바디 트랜지스터의 DC 특성이 변화되어 도 4c 에서 보는 바와 같이 데이터 "1"상태 및 데이터 "0"상태를 만드는 전압-전류 특성 곡선이 전체적으로 우측 방향으로 쉬프트된다.
이에 따라, 비트 라인 목표 전압 발생부(910) 내 기준 메모리 셀(N1)의 드레인-소스간 전압(Vds)은 초기 비트 라인 목표 전압인 2V보다 증가되어 비교부(920)의 부단자에 인가되고 비교부(920)의 정단자에는 실제 동작하는 비트 라인 전압이 초기 비트 라인 목표 전압인 2V로 인가된다.
비교부(920)에서 양단자에 인가되는 전압 레벨을 비교한 결과 정단자에 인가되는 전압 레벨이 더 작은 것을 판단하고 출력 전압의 레벨을 감소시키면 전원 전류 공급부(930) 내 PMOS 트랜지스터(P1)가 턴 온되어 전원 전압으로부터 공급되는 전류량을 증가시켜 비트 라인 목표 전압 레벨을 2.5V로 승압시킨다.
이와 같이 본 발명의 다른 실시예인 비트 라인 전압 발생기는 반도체 메모리 장치가 처해 있는 주위 온도의 변화에 따라 비트 라인 목표 전압을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하도록 함으로써 센스 증폭기(600)가 가장 안정적으로 전류(Ids)의 차이를 감지할 수 있는 마진(margin)을 충분히 확보하게 함으로써 반도체 메모리 장치의 데이터 리드 동작을 정확하게 할 수 있도록 한다.
다음으로, 도 8은 도 6에 나타낸 본 발명의 다른 실시예인 비트 라인 전압 발생기를 구비하는 반도체 메모리 장치의 전체 블록도로서, 메모리 셀 어레이(100), 로우 제어부(700), 비트 라인 구동부(800), 비트 라인 전압 발생부(900), 및 센스 증폭기(600)를 구비하고, 메모리 셀 어레이(100)는 i개의 워드 라인들(WL1 내지 WLi), j개의 비트 라인들(BL1 내지 BLj), 및 i개의 소스 라인들(SL1 내지 SLi) 각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC1 내지 MCi)로 구성되어 있다.
마찬가지로, 메모리 셀 어레이(100)의 워드 라인들(WL1 내지 WLi)과 소스 라인들(SL1 내지 SLi)이 동일 방향으로 배치되고, 비트 라인들(BL1 내지 BLj)은 워드 라인과 직교하는 방향으로 배치되는 것으로 도시되어 있지만, 워드 라인들(WL1 내지 WLi)과 소스 라인들(SL1 내지 SLi)이 직교하는 방향으로 배치되고, 비트 라인들(BL1 내지 BLj)이 워드 라인과 동일 방향으로 배치될 수도 있다.
그리고, 메모리 셀 어레이(100)의 메모리 셀들(MC1 내지 MCi) 각각의 게이트 는 해당 워드 라인들(WL1 내지 WLi)에 연결되고, 각각의 소스는 해당 소스 라인들(SL1 내지 SLi)에 연결되고, 인접한 두 개씩의 메모리 셀들(MC)의 드레인은 공통으로 복수개의 비트 라인들 중 해당 비트 라인에 연결되어 구성되어 있으며, 비트 라인 전압 발생부(900)는 복수개의 비트 라인 전압 발생기들로 구성된다.
마찬가지로 비트 라인 전압 발생부(900)를 구성하는 복수개의 비트 라인 전압 발생기들 각각은 도 7에서 비교부(920), 전원 전류 공급부(930), 및 전하 펌핑부(940)가 비트 라인 목표 전압 발생부(910)와 분리되어 센스 증폭기(600) 하부에 별도로 배치될 수도 있다.
도 8에 나타낸 본 발명의 다른 실시예인 반도체 메모리 장치의 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(100)는 워드 라인들(WL1 내지 WLi)중 선택된 하나의 워드 라인, 소스 라인들(SL1 내지 SLi)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1 내지 BLj)에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드한다.
로우 제어부(700)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1 내지 WLi) 및 소스 라인들(SL1 내지 SLi)을 제어하여 메모리 셀들을 선택하고, 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드한다.
비트 라인 구동부(800)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 비트 라인들(BL1 내지 BLi)을 제어하여 메모리 셀들을 선택한다.
비트 라인 전압 발생부(900)는 비트 라인 목표 전압을 생성하고, 실제 동작하는 비트 라인 전압과 비교하여 온도의 변화에 따라 적응적으로 변화하는 비트 라인 전압을 발생한다.
센스 증폭기(600)는 선택된 메모리 셀들을 통하여 리드된 데이터에 대하여 비트 라인들에 흐르는 바이폴라 전류(Ids)의 차이를 감지하여 외부로 전달할 구동 능력을 갖는 레벨로 증폭한다.
도 8에 나타낸 본 발명의 다른 실시예인 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
데이터 "1" 및 데이터 "0" 의 라이트 및 리드 동작시 메모리 셀을 구성하는 NMOS 트랜지스터의 플로팅 바디 내에 다수 캐리어인 정공들의 축적과 바이폴라 전류(Ids)의 흐름 여부를 이용하는 동작은 도 6에 나타낸 본 발명의 일실시예인 반도체 메모리 장치의 라이트 및 리드 동작과 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
다만, 반도체 메모리 장치가 처해 있는 주위 온도가 현저하게 변화 되게 되면 비트 라인 전압 발생부(900) 내 복수개의 비트 라인 전압 발생기들은 각 비트 라인 목표 전압들을 적응적으로 변화시켜 주어 데이터 "1"상태를 만드는 드레인-소스 전압(Vds1)과 데이터 "0"상태를 만드는 드레인-소스 전압(Vds2)의 중간 값을 취하도록 조절한다.
센스 증폭기(600)는 선택된 메모리 셀들에 라이트되어 있던 데이터에 대하여 데이터 "1"상태를 만드는 드레인-소스간 전류와 데이터 "0"상태를 만드는 드레인-소스간 전류의 차이를 안정적으로 감지하여 데이터 리드 동작을 정확하게 한 후에 외부로 전달할 구동 능력을 갖는 전류 레벨로 증폭하여 출력한다.
상술한 실시예들에서는 적어도 2개의 소스 라인들(또는 적어도 1개의 비트 라인들), 또는 메모리 셀 어레이의 모든 소스 라인들(또는 모든 비트 라인들)에 연결된 메모리 셀들에 대하여 동시에 데이터 리드 동작을 수행하는 것을 설명하였지만, 만일 메모리 셀 어레이가 복수개의 메모리 셀 어레이 뱅크들을 구비하는 경우에는 메모리 셀 어레이 뱅크의 모든 소스 라인들(또는 모든 비트 라인들)에 연결된 메모리 셀들에 대하여 동시에 데이터 리드 동작을 수행하는 것 또한 가능하고, 예시된 온도와 전압 레벨들은 일정 범위내에서 다른 온도와 다른 전압 레벨들로 대체하여 인가하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 플로팅 바디 트랜지스터의 구조의 등가도이다.
도 2는 종래의 반도체 메모리 장치의 개략적인 전체 블록도이다.
도 3은 바이폴라 접합 트랜지스터 동작을 이용한 1T DRAM에서 데이터 리드 전압의 허용 범위를 나타내는 전압 대비 전류 특성 곡선이다.
도 4a 내지 도 4c는 도 1에 나타낸 플로팅 바디 트랜지스터의 온도변화에 따른 DC 특성을 나타내는 전압-전류 곡선이다.
도 5는 본 발명의 일실시예인 반도체 메모리 장치 내 소스 라인 전압 발생기의 회로도이다.
도 6은 도 5에 나타낸 본 발명의 일실시예인 소스 라인 전압 발생기를 구비하는 반도체 메모리 장치의 전체 블록도이다.
도 7은 본 발명의 다른 실시예인 반도체 메모리 장치 내 비트 라인 전압 발생기의 회로도이다.
도 8은 도 7에 나타낸 본 발명의 다른 실시예인 비트 라인 전압 발생기를 구비하는 반도체 메모리 장치의 전체 블록도이다.

Claims (25)

  1. 복수개의 워드 라인들과 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    어드레스 신호에 응답하여 상기 복수개의 소스 라인들을 제어하여 상기 복수개의 메모리 셀들을 선택하는 소스 라인 구동부;
    소스 라인 기준 전압을 인가받아 소스 라인 목표 전압을 생성하고, 상기 소스 라인 구동부로부터 실제 동작하는 소스 라인 전압을 인가받아 양 전압의 레벨을 비교하여 온도의 변화에 따라 적응적으로 전압 레벨이 변화되는 소스 라인 전압을 발생하여 상기 복수개의 소스 라인들에 공급하는 소스 라인 전압 발생부;
    상기 선택된 메모리 셀들에 연결된 비트 라인을 통하여 상기 선택된 메모리 셀들로부터 데이터를 리드하는 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는
    라이트 신호 또는 리드 신호 및 상기 어드레스 신호에 응답하여 상기 복수개의 비트 라인들을 제어하여 상기 복수개의 메모리 셀들을 선택하는 컬럼 제어부;
    상기 라이트 신호 또는 상기 리드 신호 및 상기 어드레스 신호에 응답하여 상기 복수개의 워드 라인들을 제어하여 상기 복수개의 메모리 셀들을 선택하는 워드 라인 구동부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 셀 어레이는
    상기 복수개의 워드 라인들 중 선택된 하나의 워드 라인, 상기 복수개의 소스 라인들 중 선택된 하나의 소스 라인, 및 상기 복수개의 비트 라인들에 의해서 상기 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 컬럼 제어부는
    상기 라이트 신호 또는 상기 리드 신호 및 상기 어드레스 신호에 응답하여 상기 복수개의 비트 라인들을 제어하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하면서 선택된 메모리 셀에/로부터 상기 데이터 "1" 또는 상기 데이터 "0"을 라이트/리드하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 소스 라인 전압 발생부는
    주위 온도가 변화되게 되면 각 소스 라인 목표 전압들을 적응적으로 변화시켜 주어 상기 데이터 "1"상태를 만드는 드레인-소스 전압과 상기 데이터 "0"상태를 만드는 드레인-소스 전압의 중간 값을 취하도록 상기 소스 라인 전압을 발생하는 복수개의 소스 라인 전압 발생기들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 복수개의 소스 라인 전압 발생기들 각각은
    상기 소스 라인 기준 전압 및 게이트 전압을 인가받아 소스 라인 목표 전압을 생성하는 소스 라인 목표 전압 발생부;
    상기 소스 라인 목표 전압 및 상기 실제 동작하는 소스 라인 전압을 인가받아 양 전압의 크기를 비교하여 가변하는 전압 신호를 출력하는 비교부;
    전원 전압을 인가받아 상기 가변하는 전압 신호에 응답하여 전원 전류량을 조절하여 공급하는 전원 전류 공급부;
    상기 소스 라인 목표 전압과 상기 실제 동작하는 소스 라인 전압을 비교한 결과 상기 실제 동작하는 소스 라인 전압의 레벨이 작은 경우 상기 전원 전류 공급부로부터 전류를 공급받아 상기 소스 라인 전압을 상기 소스 라인 목표 전압 레벨로 승압시켜 상기 소스 라인 구동부 및 상기 비교부에 공급하는 전하 펌핑부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 복수개의 워드 라인들과 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 트랜지스터를 구비하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    어드레스 신호에 응답하여 상기 복수개의 비트 라인들을 제어하여 상기 복수개의 메모리 셀들을 선택하는 비트 라인 구동부;
    비트 라인 기준 전압을 인가받아 비트 라인 목표 전압을 생성하고, 상기 비트 라인 구동부로부터 실제 동작하는 비트 라인 전압을 인가받아 양 전압의 레벨을 비교하여 온도의 변화에 따라 적응적으로 전압 레벨이 변화되는 비트 라인 전압을 발생하여 상기 복수개의 비트 라인들에 공급하는 비트 라인 전압 발생부;
    상기 선택된 메모리 셀들에 연결된 비트 라인을 통하여 상기 선택된 메모리 셀들로부터 데이터를 리드하는 센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 반도체 메모리 장치는
    라이트 신호 또는 리드 신호 및 상기 어드레스 신호에 응답하여 상기 복수개의 워드 라인들 및 상기 복수개의 소스 라인들을 제어하여 상기 복수개의 메모리 셀들을 선택하는 로우 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 메모리 셀 어레이는
    상기 복수개의 워드 라인들 중 선택된 하나의 워드 라인, 상기 복수개의 소 스 라인들 중 선택된 하나의 소스 라인, 및 상기 복수개의 비트 라인들에 의해서 상기 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 "1" 또는 데이터 "0"을 라이트 또는 리드하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 비트 라인 전압 발생부는
    주위 온도가 변화되게 되면 각 비트 라인 목표 전압들을 적응적으로 변화시켜 주어 상기 데이터 "1"상태를 만드는 드레인-소스 전압과 상기 데이터 "0"상태를 만드는 드레인-소스 전압의 중간 값을 취하도록 상기 비트 라인 전압을 발생하는 복수개의 비트 라인 전압 발생기들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
KR1020070102005A 2007-10-10 2007-10-10 반도체 메모리 장치 Expired - Fee Related KR101308048B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070102005A KR101308048B1 (ko) 2007-10-10 2007-10-10 반도체 메모리 장치
US12/285,520 US7944759B2 (en) 2007-10-10 2008-10-08 Semiconductor memory device including floating body transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070102005A KR101308048B1 (ko) 2007-10-10 2007-10-10 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20090036770A KR20090036770A (ko) 2009-04-15
KR101308048B1 true KR101308048B1 (ko) 2013-09-12

Family

ID=40534064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070102005A Expired - Fee Related KR101308048B1 (ko) 2007-10-10 2007-10-10 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7944759B2 (ko)
KR (1) KR101308048B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013004123A (ja) * 2011-06-14 2013-01-07 Toshiba Corp 不揮発性半導体記憶装置
KR102131812B1 (ko) 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
US9202579B2 (en) * 2013-03-14 2015-12-01 Sandisk Technologies Inc. Compensation for temperature dependence of bit line resistance
US9633742B2 (en) 2014-07-10 2017-04-25 Sandisk Technologies Llc Segmentation of blocks for faster bit line settling/recovery in non-volatile memory devices
JP6956204B2 (ja) * 2017-12-29 2021-11-02 パナソニック株式会社 抵抗変化型不揮発性記憶装置
TWI712040B (zh) * 2020-05-12 2020-12-01 力旺電子股份有限公司 具多階型記憶胞陣列之非揮發性記憶體及其相關讀取控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940018870A (ko) * 1993-01-13 1994-08-19 김광호 불휘발성 반도체 메모리장치
US6084812A (en) * 1998-05-19 2000-07-04 Lg Semicon Co., Ltd. Device and method for varying bit line precharge voltage in semiconductor memory
US6826074B2 (en) * 2002-07-24 2004-11-30 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor

Family Cites Families (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US542161A (en) * 1895-07-02 James henderson
US248507A (en) * 1881-10-18 James robertson
US2066359A (en) * 1931-12-22 1937-01-05 Nagele Karl Friedrich Fixing device for sliding clasp fasteners
JP2623972B2 (ja) 1990-01-17 1997-06-25 三菱自動車工業株式会社 車両搭載内燃機関の制御装置
KR940003406B1 (ko) 1991-06-12 1994-04-21 삼성전자 주식회사 내부 전원전압 발생회로
US5145152A (en) * 1991-07-09 1992-09-08 Smc Corporation High-vacuum valves
JP3545583B2 (ja) 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US5953263A (en) 1997-02-10 1999-09-14 Rambus Inc. Synchronous memory device having a programmable register and method of controlling same
KR100429868B1 (ko) 1997-08-11 2004-06-16 삼성전자주식회사 반도체 메모리장치의 어레이 전원 전압 발생회로 및 센스증폭기 구동방법
KR100248507B1 (ko) 1997-09-04 2000-03-15 윤종용 소이 트랜지스터 및 그의 제조 방법
US6055183A (en) 1997-10-24 2000-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Erase method of flash EEPROM by using snapback characteristic
US6147903A (en) 1997-12-12 2000-11-14 Matsushita Electronics Corporation Non-volatile semiconductor memory device and method for driving the same
AU3859800A (en) * 1999-02-24 2000-09-14 Government Of The United States Of America, As Represented By The Secretary Of The Department Of Health And Human Services, The Artificial salivary gland
JP3682465B2 (ja) * 1999-03-31 2005-08-10 独立行政法人産業技術総合研究所 樹脂成形物表面層の改質方法およびそのための装置および表面層が改質された樹脂成形物、および樹脂成形物表面層の着色方法およびそのための装置および表面層が着色された樹脂成形物、および表面層の改質により機能性を付与された樹脂成形物
JP4713783B2 (ja) 2000-08-17 2011-06-29 株式会社東芝 半導体メモリ装置
TW511273B (en) 2000-08-17 2002-11-21 Toshiba Corp Semiconductor memory device and its manufacturing method
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
US6697909B1 (en) 2000-09-12 2004-02-24 International Business Machines Corporation Method and apparatus for performing data access and refresh operations in different sub-arrays of a DRAM cache memory
KR100395877B1 (ko) 2000-11-10 2003-08-25 삼성전자주식회사 반도체 메모리의 데이타 감지 장치
US6475890B1 (en) 2001-02-12 2002-11-05 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology
DE10118035A1 (de) * 2001-04-11 2002-11-07 Bosch Gmbh Robert Elektromotor mit Bremse
JP4383718B2 (ja) 2001-05-11 2009-12-16 株式会社東芝 半導体メモリ装置及びその製造方法
TWI300947B (en) * 2001-07-12 2008-09-11 Semiconductor Energy Lab Display device using electron source elements and method of driving same
JP2003132682A (ja) 2001-08-17 2003-05-09 Toshiba Corp 半導体メモリ装置
EP1288955A3 (en) 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US6991970B2 (en) * 2001-08-30 2006-01-31 Micron Technology, Inc. Method and apparatus for circuit completion through the use of ball bonds or other connections during the formation of semiconductor device
US6774486B2 (en) * 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP2004022093A (ja) 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
US6917078B2 (en) 2002-08-30 2005-07-12 Micron Technology Inc. One transistor SOI non-volatile random access memory cell
US6861689B2 (en) 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US6723638B1 (en) 2003-02-05 2004-04-20 Advanced Micro Devices, Inc. Performance in flash memory devices
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
KR100476940B1 (ko) 2003-06-20 2005-03-16 삼성전자주식회사 기판으로부터 수직으로 연장된 게이트 채널을 갖는디램기억 셀 및 그 제조방법
US20050071665A1 (en) * 2003-09-30 2005-03-31 Zimmer Vincent J. Methods and apparatus to associate boot objects with trust credentials
JP4443886B2 (ja) 2003-09-30 2010-03-31 株式会社東芝 半導体記憶装置
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
JP4322645B2 (ja) 2003-11-28 2009-09-02 株式会社日立製作所 半導体集積回路装置
JP2005175090A (ja) 2003-12-09 2005-06-30 Toshiba Corp 半導体メモリ装置及びその製造方法
US7064973B2 (en) 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US7126854B2 (en) * 2004-02-17 2006-10-24 Promos Technologies Inc. Technique for programming floating-gate transistor used in circuitry as flash EPROM
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
CN1954389B (zh) 2004-06-22 2012-10-03 富士通半导体股份有限公司 半导体存储器
US7098507B2 (en) 2004-06-30 2006-08-29 Intel Corporation Floating-body dynamic random access memory and method of fabrication in tri-gate technology
JP2006085812A (ja) 2004-09-15 2006-03-30 Seiko Epson Corp 強誘電体記憶装置のデータ読み出し／再書き込み回路、強誘電体記憶装置、電子機器
JP2006107560A (ja) 2004-09-30 2006-04-20 Toshiba Corp 半導体メモリ装置
JP4249684B2 (ja) 2004-10-06 2009-04-02 株式会社東芝 半導体記憶装置
US20060092739A1 (en) 2004-10-28 2006-05-04 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2006156986A (ja) 2004-10-28 2006-06-15 Toshiba Corp 半導体記憶装置
JP4040622B2 (ja) 2004-12-24 2008-01-30 株式会社東芝 半導体記憶装置
US20060179746A1 (en) * 2005-02-02 2006-08-17 Frantz James L Adjustable slide stand
JP4469744B2 (ja) 2005-03-18 2010-05-26 株式会社東芝 半導体記憶装置および半導体記憶装置の駆動方法
KR100663359B1 (ko) 2005-03-31 2007-01-02 삼성전자주식회사 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터플로팅 바디 디램 셀 및 그 제조방법
JP2006326606A (ja) * 2005-05-23 2006-12-07 Daido Steel Co Ltd 金型寿命の予測方法
JP2007018588A (ja) 2005-07-06 2007-01-25 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
US20070013007A1 (en) 2005-07-15 2007-01-18 Kabushiki Kaisha Toshiba Semiconductor device and method of fabricating the same
JP4660324B2 (ja) 2005-09-06 2011-03-30 株式会社東芝 Ｆｂｃメモリ装置
FR2889356A1 (fr) 2005-07-26 2007-02-02 St Microelectronics Crolles 2 Cellule memoire a un transistor a corps isole a sensibilite de lecture amelioree
KR100711095B1 (ko) * 2005-08-11 2007-04-24 삼성전자주식회사 클럭 및 데이터 복원회로, 및 클럭 및 데이터 복원 방법
KR100673012B1 (ko) 2005-09-02 2007-01-24 삼성전자주식회사 이중 게이트형 수직 채널 트랜지스터들을 구비하는다이내믹 랜덤 억세스 메모리 장치 및 그 제조 방법
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
JP4427500B2 (ja) * 2005-09-29 2010-03-10 株式会社東芝 意味解析装置、意味解析方法および意味解析プログラム
KR100663366B1 (ko) 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US7436706B2 (en) 2005-10-31 2008-10-14 Gregory Allan Popoff Method and apparatus for varying the programming duration and/or voltage of an electrically floating body transistor, and memory cell array implementing same
KR100682537B1 (ko) 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100660910B1 (ko) 2006-01-09 2006-12-26 삼성전자주식회사 원통형 보조 게이트를 포함하는 커패시터리스 디램 및 그제조 방법
KR100699890B1 (ko) 2006-01-10 2007-03-28 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US8043337B2 (en) * 2006-06-14 2011-10-25 Spartek Medical, Inc. Implant system and method to treat degenerative disorders of the spine
US7436724B2 (en) * 2006-08-04 2008-10-14 Sandisk Corporation Method and system for independent control of voltage and its temperature co-efficient in non-volatile memory devices
KR100885717B1 (ko) 2006-11-24 2009-02-27 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법
KR101308046B1 (ko) 2006-12-22 2013-09-26 삼성전자주식회사 커패시터리스 동적 반도체 메모리 장치 및 이 장치의 동작방법
KR100861921B1 (ko) * 2007-05-11 2008-10-09 삼성전자주식회사 온도에 따라 슬루 레이트를 조절할 수 있는 소스 라인드라이버와 그 방법, 상기 소스 라인 드라이버를 구비하는디스플레이 장치
KR100912093B1 (ko) * 2007-05-18 2009-08-13 삼성전자주식회사 높은 온도 계수를 갖는 온도-비례 전류 생성회로, 상기온도-비례 전류 생성회로를 포함하는 디스플레이 장치 및그 방법
US20080303095A1 (en) 2007-06-07 2008-12-11 Weize Xiong Varying mugfet width to adjust device characteristics
KR20090011886A (ko) * 2007-07-27 2009-02-02 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940018870A (ko) * 1993-01-13 1994-08-19 김광호 불휘발성 반도체 메모리장치
US6084812A (en) * 1998-05-19 2000-07-04 Lg Semicon Co., Ltd. Device and method for varying bit line precharge voltage in semiconductor memory
US6826074B2 (en) * 2002-07-24 2004-11-30 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor

Also Published As

Publication number Publication date
US7944759B2 (en) 2011-05-17
US20090097332A1 (en) 2009-04-16
KR20090036770A (ko) 2009-04-15

Similar Documents

Publication Publication Date Title
US8009488B2 (en) Semiconductor memory device
US6807101B2 (en) Semiconductor memory device
US9196338B2 (en) Magnetoresistive memory device with reduced leakage and high speed operation in an SoC
US6999365B2 (en) Semiconductor memory device and current mirror circuit
US20140003129A1 (en) Semiconductor memory apparatus and method of operating using the same
US8942044B2 (en) Flash memory device
KR100366011B1 (ko) 제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억장치
JP4083147B2 (ja) 半導体記憶装置
JP4922932B2 (ja) 半導体装置およびその制御方法
KR101308048B1 (ko) 반도체 메모리 장치
JP3933817B2 (ja) 不揮発性メモリ回路
CN106601291B (zh) 闪存的参考电流产生电路和方法
US20030133328A1 (en) Current sense amplifier with dynamic pre-charge
KR20100070158A (ko) 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
US8582368B2 (en) Non-volatile memory device and operating method of the same
US7889559B2 (en) Circuit for generating a voltage and a non-volatile memory device having the same
KR100858044B1 (ko) 가상 접지형 비휘발성 반도체 기억장치
US8259505B2 (en) Nonvolatile memory device with reduced current consumption
JP4012144B2 (ja) 半導体記憶装置
KR100861190B1 (ko) 1-트랜지스터형 디램
US10515707B2 (en) Temperature compensation for unselected memory cells and string select switches in NAND flash memory
KR100861187B1 (ko) 1-트랜지스터형 디램
KR100919573B1 (ko) 1-트랜지스터형 디램
US9484072B1 (en) MIS transistors configured to be placed in programmed state and erased state
US9159404B2 (en) Nonvolatile memory device

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20160907

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20160907