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KR101199677B1 - 반도체 발광 소자 및 그 제조 방법 - Google Patents

반도체 발광 소자 및 그 제조 방법 Download PDF

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KR101199677B1 KR1020100087452A KR20100087452A KR101199677B1 KR 101199677 B1 KR101199677 B1 KR 101199677B1 KR 1020100087452 A KR1020100087452 A KR 1020100087452A KR 20100087452 A KR20100087452 A KR 20100087452A KR 101199677 B1 KR101199677 B1 KR 101199677B1
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도시유끼 오까
고이찌 다찌바나
도시끼 히꼬사까
신야 누노우에
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가부시끼가이샤 도시바
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Abstract

일 실시예에 따르면, 반도체 발광 소자는 질화물 반도체를 포함하는 n형 반도체층과, 질화물 반도체를 포함하는 p형 반도체층과, 발광부와, 적층체를 포함한다. 발광부는 n형 반도체층과 p형 반도체층 사이에 제공되고, 장벽층 및 웰층을 포함한다. 웰층은 장벽층과 적층된다. 적층체는 발광부와 n형 반도체층 사이에 제공되고, 제1 층 및 제2 층을 포함한다. 제2 층은 제1 층과 적층된다. 상기 적층체의 평균 In 조성비는 상기 발광부의 평균 In 조성비의 0.4배보다 높다. 상기 장벽층의 상기 층 두께 tb는 10㎚ 이하이다.

Description

반도체 발광 소자 및 그 제조 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME}
본 출원은 2010년 3월 8일자로 출원된 일본 특허 출원 제2010-050391호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
본 명세서에 설명된 실시예들은 일반적으로 반도체 발광 소자 및 그 제조 방법에 관한 것이다.
질화갈륨(GaN) 등의 질화물계 III-V족 화합물 반도체는 넓은 밴드갭(bandgap)을 갖는다. 이러한 특징을 이용하여, 이들은 고휘도를 갖는 자외선 내지 청색/녹색 광을 발광하는 발광 다이오드(LED) 및 청-자색 내지 청색 광을 발광하는 레이저 다이오드(LD)에 적용된다.
이들 발광 소자들은 아래의 구조를 구비한다. 예를 들어, 사파이어(sapphire) 기판 상에, n형 반도체층과, 양자 웰(well)층 및 장벽층을 포함하는 발광층과, p형 반도체층이 이 순서대로 적층되어 있다.
이러한 반도체 발광 소자에서는, 저 구동 전압 및 고 발광 효율을 동시에 달성하는 것이 요구되고 있다.
장벽층을 얇게 함으로써, 구동 전압이 저하되는 경향이 있다. 그러나, 장벽층을 얇게 하면, 결정성이 열화되어, 발광 효율의 저하를 초래한다. 한편, 양자 웰층은 예를 들어 InGaN으로 이루어진다. 여기서, In의 불균일한 조성비 및 격자 정수의 차에 의해, 양자 웰층에 격자 왜곡(strain)이 야기된다. 그 결과, 결정에 결함이 발생된다. 또한, 왜곡에 기인한 피에조 전계(piezoelectric field)에 의해, 활성층의 밴드 구조가 변조되어, 발광 효율이 저하된다.
일본 특허 제3424629호에는, 발광 출력을 증가시키고, 순방향 전압을 감소시키고, 정전 내압을 양호하게 하기 위해, 질화물 반도체 소자가 설명되어 있다. 이 질화물 반도체 소자는 n형 질화물 반도체층과 p형 질화물 반도체층 사이에 활성층을 포함한다. n형 질화물 반도체층은 n형 접촉층과, 초격자 구조의 n형 다층막층(multi-film layer)을 포함한다. 또한, n형 접촉층과 n형 다층막층 사이에는 100 옹스트롬 이상의 막 두께를 갖는 비도핑 GaN층이 개재되어 있다. 그러나, 이러한 종래 기술에도 불구하고, 저 구동 전압과 고 발광 효율을 달성하는데 개량의 여지가 있다.
일반적으로, 일 실시예에 따르면, 반도체 발광 소자는 질화물 반도체를 포함하는 n형 반도체층과, 질화물 반도체를 포함하는 p형 반도체층과, 발광부와, 적층체를 포함한다. 발광부는 상기 n형 반도체층과 상기 p형 반도체층 사이에 제공되며, 장벽층과, 웰층을 포함한다. 상기 장벽층은 InbGa1-bN(0≤b<1)을 포함하고 층 두께 tb(㎚)를 갖는다. 상기 웰층은 상기 장벽층과 적층되고 InwGa1-wN(0<w<1, b<w)을 포함하고 층 두께 tw(㎚)를 갖는다. 상기 적층체는 상기 발광부와 상기 n형 반도체층 사이에 제공되며, 제1 층과, 제2 층을 포함한다. 상기 제1 층은 InxGa1-xN(0≤x<1)을 포함하고 층 두께 tx(㎚)를 갖는다. 상기 제2 층은 상기 제1 층과 적층되고 InyGa1-yN(0<y<1, x<y<w)을 포함하고 층 두께 ty(㎚)를 갖는다. 상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 하고, 상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 할 때, 상기 적층체의 상기 평균 In 조성비는 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높고 0.7배 이하이다. 상기 장벽층의 상기 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하이고, 상기 적층체의 두께는 상기 발광부의 두께 이상이고, 상기 제1 층의 두께는 1㎚보다 두껍고 3㎚보다 얇고, 상기 제2 층의 두께는 0㎚보다 두껍고 2㎚보다 얇다.
다른 실시예에 따르면, 반도체 발광 소자는 기판과, n형 반도체층과, 적층체와, 발광부와, p형 반도체층을 포함한다. 상기 n형 반도체층은 상기 기판 상에 제공되고, 질화물 반도체를 포함한다. 상기 적층체는 상기 n형 반도체층 상에 제공되고, 제1 층 및 제2 층을 포함한다. 상기 발광부는 상기 적층체 상에 제공되고, 장벽층 및 웰층을 포함한다. 상기 p형 반도체층은 상기 발광부 상에 제공되고, 질화물 반도체를 포함한다. 상기 장벽층은 InbGa1-bN(0≤b<1)을 포함하고, 층 두께 tb(㎚)를 갖는다. 상기 웰층은 상기 장벽층과 적층되고, InwGa1-wN(0<w<1, b<w)을 포함하고, 층 두께 tw(㎚)를 갖는다. 상기 제1 층은 InxGa1-xN(0≤x<1)을 포함하고, 층 두께 tx(㎚)를 갖는다. 상기 제2 층은 상기 제1 층과 적층되고, InyGa1-yN(0<y<1, x<y<w)을 포함하고, 층 두께 ty(㎚)를 갖는다. 상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 하고, 상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 할 때, 상기 적층체의 상기 평균 In 조성비는 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높고 0.7배 이하이다. 상기 장벽층의 상기 층 두께 tb는 상기 장벽층의 상기 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하이고, 상기 적층체의 두께는 상기 발광부의 두께 이상이고, 상기 제1 층의 두께는 1㎚보다 두껍고 3㎚보다 얇고, 상기 제2 층의 두께는 0㎚보다 두껍고 2㎚보다 얇다.
다른 실시예에 따르면, 반도체 발광 소자의 제조 방법이 개시되어 있다. 상기 방법은 기판 상에 질화물 반도체를 포함하는 n형 반도체층을 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 n형 반도체층 상에 제1 층 및 제2 층을 포함하는 적층체를 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 적층체 상에 장벽층 및 웰층을 포함하는 발광부를 형성하는 단계를 포함할 수 있다. 상기 방법은 상기 발광부 상에 p형 반도체층을 형성하는 단계를 포함할 수 있다. 상기 적층체를 형성하는 단계는 상기 n형 반도체층 상에 InxGa1-xN(0≤x<1)을 포함하는 상기 제1 층을 층 두께 tx㎚의 두께로 형성하는 단계와, 상기 제1 층 상에 InyGa1-yN(0<y<1, x<y)을 포함하는 상기 제2 층을 층 두께 ty㎚의 두께로 형성하는 단계를 포함한다. 상기 발광부를 형성하는 단계는 상기 적층체 상에 InbGa1-bN(0≤b<1, b<w)을 포함하는 상기 장벽층을 0㎚보다 두껍고 10㎚ 이하의 값을 갖는 층 두께 tb㎚로 형성하는 단계와, 상기 장벽층 상에 InwGa1-wN(0<w<1, y<w)을 포함하는 상기 웰층을 층 두께 tw㎚의 두께로 형성하는 단계를 포함한다. 상기 적층체를 형성하는 단계와 상기 발광부를 형성하는 단계 중 적어도 하나는 상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 하고, 상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 할 때, 상기 적층체의 상기 평균 In 조성비가 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높도록 0.7배 이하가 되도록 행해진다. 상기 적층체의 두께는 상기 발광부의 두께 이상이 되도록 행해지고, 상기 제1 층의 두께는 1㎚보다 두껍고 3㎚보다 얇게 되도록 행해지고, 상기 제2 층의 두께는 0㎚보다 두껍고 2㎚보다 얇게 되도록 행해진다.
도 1은 반도체 발광 소자의 일부의 구성을 예시하는 개략적 단면도이다.
도 2는 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 3 내지 도 8은 반도체 발광 소자에 관한 실험 결과를 예시하는 그래프이다.
도 9는 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.
이제, 도면을 참조하여, 본 발명의 실시예를 설명한다.
도면은 개략적 또는 개념적인 것이다. 각 부분의 두께와 폭 간의 관계와, 부분 간의 크기 비율은 예를 들어 반드시 현실의 것과 동일하지는 않다. 또한, 동일한 부분은 도면에 따라 치수 또는 비율이 상이하게 나타날 수도 있다.
본 명세서 및 도면에서, 이전의 도면과 관련하여 전술한 것과 동일한 구성 요소에는 동일한 참조 부호를 붙이고, 그 상세한 설명은 적절히 생략한다.
(제1 실시예)
도 1은 제1 실시예에 따른 반도체 발광 소자의 일부의 구성을 예시하는 개략적 단면도이다.
도 2는 제1 실시예에 따른 반도체 발광 소자의 구성을 예시하는 개략적 단면도이다.
도 2에 나타낸 바와 같이, 본 실시예에 따른 반도체 발광 소자(110)는 n형 반도체층(20)과, p형 반도체층(50)과, n형 반도체층(20)과 p형 반도체층(50) 사이에 제공된 발광부(40)와, 발광부(40)과 n형 반도체층(20) 사이에 제공된 적층체(30)를 포함한다.
n형 반도체층(20) 및 p형 반도체층(50)은 질화물 반도체를 포함한다.
발광부(40)는 예를 들어 활성층이다. 적층체(30)는 예를 들어 초격자층이다.
반도체 발광 소자(110)에서는, 예를 들어 사파이어로 이루어지는 기판(10)의 주면(예를 들어, C-면)에, 예를 들어 버퍼층(11)이 제공된다. 버퍼층(11)에는 예를 들어 비도핑 GaN 하지층(foundation layer)(21)과, n형 GaN 접촉층(22)이 제공된다. n형 GaN 접촉층(22)은 n형 반도체층(20)에 포함된다. GaN 하지층(21)은 편의상 n형 반도체층(20)에 포함되는 것으로 간주될 수 있다.
n형 GaN 접촉층(22) 상에는 적층체(30)가 제공되어 있다. 적층체(30)에는 예를 들어 제1 층(31)과 제2 층(32)이 교대로 적층되어 있다. 제1 층(31) 및 제2 층(32)의 상세한 구성은 후술한다.
적층체(30) 상에는 발광부(40)(활성층)가 제공되어 있다. 발광부(40)는 예를 들어 다중 양자 웰(MQW) 구조를 갖는다. 즉, 발광부(40)는 복수의 장벽층(41) 및 복수의 웰층(42)이 교대로 반복적으로 적층된 구조를 포함하고 있다. 장벽층(41) 및 웰층(42)의 상세한 구성은 후술한다.
발광부(40) 상에는, p형 AlGaN층(51), p형의 예를 들어 Mg 도핑 GaN층(52) 및 p형 GaN 접촉층(53)이 이 순서대로 제공되어 있다. 또한, p형 AlGaN층(51)은 전자 오버플로우 방지층의 기능을 갖는다. p형 AlGaN층(51), Mg 도핑 GaN층(52) 및 p형 GaN 접촉층(53)은 p형 반도체층(50)에 포함된다. 또한, p형 GaN 접촉층(53) 상에는 투명 전극(60)이 제공되어 있다.
n형 반도체층(20)을 구성하는 n형 GaN 접촉층(22)의 일부, 및 그 일부에 대응하는 적층체(30), 발광부(40) 및 p형 반도체층(50)이 제거된다. n형 GaN 접촉층(22) 상에는 n측 전극(70)이 제공된다. n측 전극(70)은 예를 들어 Ti/Pt/Au의 적층 구조로 이루어진다. 한편, 투명 전극(60) 상에는 p측 전극(80)이 제공된다.
이와 같이, 본 실시예에 따른 본 예의 반도체 발광 소자(110)는 발광 다이오드(LED)이다.
도 1에 나타낸 바와 같이, 발광부(40)는 장벽층(41)과, 장벽층(41)과 적층된 웰층(42)을 포함한다. 본 예에서는, 장벽층(41)이 복수 제공되고, 웰층(42)이 복수 제공된다. 복수의 장벽층(41) 사이에는 각 웰층(42)이 제공된다.
장벽층(41) 및 웰층(42)은 질화물 반도체를 포함한다. 웰층(42)은 In을 포함하는 질화물 반도체로 이루어진다. 장벽층(41)은 웰층(42)보다 큰 밴드갭 에너지를 갖는다.
장벽층(41)은 InbGa1 -bN(0≤b<1)을 포함한다. 장벽층(41)의 두께는 층 두께 tb(㎚)이다. 한편, 웰층(42)은 InwGa1 -wN(0<w<1)을 포함한다. 웰층(42)의 두께는 층 두께 tw(㎚)이다.
여기서, 웰층(42)의 In 조성비 w는 장벽층(41)의 In 조성비 b보다 높은데, 즉, b<w이다. 장벽층(41)의 In 조성비 b는 0일 수 있다. 예를 들어, 장벽층(41)은 GaN으로 이루어질 수 있다. 한편, 웰층(42)의 In 조성비 w는 0보다 높고, 웰층(42)은 InGaN을 포함한다.
장벽층(41)이 In을 포함하는 경우, 장벽층(41)의 In 조성비 b는 웰층(42)의 In 조성비 w보다 낮다. 따라서, 웰층(42)은 장벽층(41)보다 작은 밴드갭 에너지를 갖는다.
장벽층(41) 및 웰층(42)은 미량의 Al 등을 포함할 수 있다.
본 예에서는, 복수의 장벽층(41)과 복수의 웰층(42)이 제공되어 있다. 우선, 설명을 간단하게 하기 위해, 복수의 장벽층(41)은 동일한 In 조성비 b를 갖고, 또한, 동일한 두께를 갖는 것으로 한다. 마찬가지로, 복수의 웰층(42)도 동일한 In 조성비 w를 갖고, 또한 동일한 두께를 갖는 것으로 한다.
한편, 도 1에 나타낸 바와 같이, 적층체(30)는 제1 층(31)과 제2 층(32)을 포함한다. 적층체(30)는 제1 층(31) 및 제2 층(32)이 교대로 적층된 구조를 갖는다. 여기서, 적층체(30)는 제1 층(31) 및 제2 층(32)이 적어도 1쌍으로 적층된 구조일 필요가 있을 뿐이다.
제1 층(31)은 InxGa1 -xN(0≤x<1)을 포함한다. 제1 층(31)의 두께는 층 두께 tx(㎚)이다. 한편, 제2 층(32)은 InyGa1 -yN(0<y≤1)을 포함한다. 제2 층(32)의 두께는 층 두께 ty(㎚)이다.
본 예에서는, 복수의 제1 층(31)과 복수의 제2 층(32)이 제공되어 있다. 우선, 설명을 간단하게 하기 위해, 복수의 제1 층(31)은 동일한 In 조성비 x를 갖고, 또한 동일한 두께를 갖는 것으로 한다. 마찬가지로, 복수의 제2 층(32)도 동일한 In 조성비 y를 갖고, 또한 동일한 두께를 갖는 것으로 한다.
여기서, 제2 층(32)의 In 조성비 y는 제1 층(31)의 In 조성비 x보다 높은데, 즉, x<y이다. 제1 층(31)의 In 조성비 x는 0일 수 있다. 예를 들어, 제1 층(31)은 GaN으로 이루어질 수 있다. 한편, 제2 층(32)의 In 조성비 y는 0보다 높고, 제2 층(32)은 InGaN을 포함한다.
여기서, 제2 층(32)의 In 조성비 y는 웰층(42)의 In 조성비 w보다 낮은데, 즉, y<w이다. 따라서, 제1 층(31)의 In 조성비 x도 웰층(42)의 In 조성비 w보다 낮은데, 즉 x<w이다. 이와 같이 함으로써, 발광부(40)로부터 방출된 광의 제1 층(31) 및 제2 층(32)에서의 흡수가 억제되어, 광 추출 효율이 향상된다. 즉, 발광 효율이 향상된다.
즉, 상술된 장벽층(41), 웰층(42), 제1 층(31) 및 제2 층(32)의 In 조성비는 b<w 및 x<y<w를 충족한다.
또한, 장벽층(41)의 In 조성비 b와 제1 층(31)의 In 조성비 x는, 후술하는 "평균 In 조성비"가 후술하는 관계를 만족한다면, 임의적이다.
본 실시예에 따른 반도체 발광 소자(110)에서는, 장벽층(41)의 층 두께 tb는 10(㎚) 이하만큼 얇다. 그 결과, 반도체 발광 소자(110)의 구동 전압은 실제 요구되는 정도로 감소된다.
한편, 반도체 발광 소자(110)에서는, 적층체(30)의 적층체 평균 In 조성비 p는 발광부(40)의 발광부 평균 In 조성비 q의 0.4배보다 높게 설정된다. 이에 의해, 웰층(42)에 인가되는 왜곡이 억제되고, 결정성이 향상된다. 또한, 이에 의해, 피에조 전계의 영향이 억제되고, 발광 효율이 향상될 수 있다. 즉, 저 구동 전압과 고 발광 효율이 동시에 달성될 수 있다.
여기서, 발광부(40)의 발광부 평균 In 조성비 q는 다음과 같이 정의된다.
웰층(42)이 InwGa1 - wN을 포함하고 층 두께 tw(㎚)를 가지며, 장벽층(41)이 InbGa1-bN을 포함하고 층 두께 tb(㎚)를 갖는 것으로 한다. 이 때, 발광부 평균 In 조성비 q는 (w×tw + b×tb)/(tw+tb)로 정의된다.
적층체(30)의 적층체 평균 In 조성비 p는 다음과 같이 정의된다.
제1 층(31)이 InxGa1 - xN을 포함하고 층 두께 tx ㎚를 가지며, 제2 층(32)이 InyGa1-yN을 포함하고 층 두께 ty ㎚를 갖는 것으로 한다. 이 때, 적층체 평균 In 조성비 p는 (x×tx + y×ty)/(tx+ty)로 정의된다.
상술된 발광부(40) 및 적층체(30)를 포함하는 반도체 발광 소자(110)에서는, 상술된 발광부(40) 및 적층체(30)를 갖지 않는 경우보다, 발광부(40)에 인가되는 격자 왜곡이 더 낮다. 따라서, 반도체 발광 소자(110)는 고 발광 효율 및 저 구동 전압을 달성한다.
일반적으로, InGaN으로 이루어진 웰층(42)에서는, 격자 정수차(lattice constant difference)에 의해, 격자 왜곡이 발생하기 쉽고, 이에 따라 결정 결함이 발생하기 쉽다. 또한, 격자 왜곡에 의한 피에조 전계에 의해 밴드 에너지가 변조되어, 발광 효율이 저하되기 쉽다. 구동 전압을 저하시키기 위해 장벽층(41)의 두께를 얇게 하는 경우에는, 결정성이 악화되기 쉽다. 이와 동시에, 웰층(42)에 인가되는 상술된 왜곡도 커진다. 이는 발광 효율의 향상을 또한 방해하게 된다.
반면, 본 실시예에 따른 반도체 발광 소자(110)에서는, 발광부(40)과 n형 반도체층(20) 사이에 적층체(30)가 개재된다. 적층체(30)의 평균 In 조성비 p는 발광부(40)의 발광부 평균 In 조성비 q의 0.4배보다 높게 설정된다. 이는 상술된 왜곡을 완화시킨다. 따라서, 구동 전압을 저하시키기 위해 장벽층(41)의 두께를 얇게 하는 경우에도, 높은 발광 효율을 달성할 수 있다.
적층체(30)의 평균 In 조성비 p가 발광부(40)의 평균 In 조성비 q의 0.4배 이하가 되면, 상술된 왜곡을 완화시키는 효과가 충분히 달성되지 않을 수 있다.
여기서, 적층체(30)의 평균 In 조성비 p가 발광부(40)의 발광부 평균 In 조성비 q와 같은 경우에는, 발광부(40)로부터 n형 반도체층(20)쪽으로 발광된 광이 적층체(30)의 제1 층(31) 및 제2 층(32)에 흡수된다. 이로 인해, 본 실시예에서는, 평균 In 조성비 p는 평균 In 조성비 q보다 낮게 설정된다. 이에 의해, 상술된 흡수를 억제할 수 있고, 발광 효율을 증가시킬 수 있다.
일반적으로, 장벽층(41)의 층 두께 tb를 얇게 함으로써 구동 전압을 저하시킬 수 있는 것으로 여겨진다. 그러나, 장벽층(41)의 층 두께 tb가 얇아지면, 발광부(40)의 결정성이 열화되는 경향이 있다. 예를 들어, 장벽층(41)의 층 두께 tb가 0㎚보다 두껍고 10㎚ 이하이면, 발광부(40)의 열화된 결정성에 의해 발광 효율이 저하될 수 있다.
실험 결과, 본 발명자는 장벽층(41)의 층 두께 tb를 10㎚ 이하로 감소시킴으로써, 구동 전압을 저감시키고, 발광 효율의 향상도 가능하게 하는 상술된 조건을 발견하였다.
이하, 상술된 조건을 발견하기 위해 기초가 된 실험 결과를 설명한다.
이 실험에서는, 발광부(40)의 구성(장벽층(41)의 두께와 In 조성비 및 웰층(42)의 두께와 In 조성비) 및 적층체(30)의 구성(제1 층(31)의 두께와 In 조성비 및 제2 층(32)의 두께와 In 조성비)을 변경하여, 반도체 발광 소자를 제작하였다. 구동 전압 Vf 및 광출력 Po를 평가하였다.
(제1 실험)
제1 실험에서는, 이하와 같이 반도체 발광 소자의 시료를 제작하였다.
우선, C-면 사파이어 기판(10)에 대해 예를 들어 유기 세정 및 산 세정을 하였다. 기판(10)은 MOCVD 장치의 반응로(reaction furnace)에 도입되었다. 반응로의 서셉터(susceptor) 상에서, 기판(10)은 약 1100 ℃로 가열되었다. 이에 의해, 기판(10)의 표면의 산화막이 제거된다.
다음, 기판(10)의 주면(C-면) 상에, 30㎚의 두께로 버퍼층(11)을 성장시켰다. 또한, 버퍼층(11) 상에는, 3 마이크로미터(μm)의 두께로 비도핑 GaN 하지층(21)을 성장시켰다. 또한, GaN 하지층(21) 상에, 2μm의 두께로 Si 도핑 GaN으로 이루어진 n형 GaN 접촉층(22)을 성장시켰다.
다음, n형 GaN 접촉층(22) 상에, InxGa1 - xN으로 이루어진 제1 층(31)과, InyGa1-yN으로 이루어진 제2 층(32)을 교대로 30 주기 적층하여, 적층체(30)를 형성하였다.
여기서, 제1 층(31)의 In 조성비 x는 0이었고, 두께는 2.5㎚이었다. 제2 층(32)의 In 조성비 y는 0.08이었고, 두께는 1㎚이었다.
다음, 적층체(30) 상에, 장벽층(41)과 웰층(42)을 교대로 8 주기 적층하였다.
본 실험에서는, 장벽층(41)의 In 조성비 b는 0이었고, 웰층(42)의 In 조성비 w는 0.15이었다.
장벽층(41)의 층 두께는 5㎚, 10㎚ 및 20㎚의 3개의 값 사이에서 변경되었다. 한편, 웰층(42)의 두께는 2.5㎚로 고정되었다. 이들 시료를 시료 x1, 시료 x2 및 시료 x3로 표시한다. 즉, 시료 x1, x2 및 x3에서의 장벽층(41)의 두께는 각각 5㎚, 10㎚ 및 20㎚이다.
최후의 웰층(42) 상에는, 시료 x1, x2 및 x3의 모든 경우, 최종의 장벽층(41)으로서, 5㎚의 층 두께를 갖는 GaN으로 이루어진 장벽층(41)을 성장시켰다.
또한, 이 장벽층(41) 상에, Al의 조성비가 0.003이고 층 두께가 5㎚인 AlGaN층을 성장시켰다. 그 후, Al의 조성비가 0.1이고 층 두께가 5㎚인 Mg 도핑 AlGaN층(51)과, 층 두께가 80㎚인 Mg 도핑 p형 GaN층(52)(Mg 농도는 2×1019/cm3)와, 층 두께가 대략 10㎚인 고농도 Mg 도핑 GaN층(53)(Mg 농도는 1×1021/cm3)을 적층하였다. 그 후, 상술된 결정이 성장된 기판(10)을 MOCVD 장치의 반응로로부터 인출했다.
다음, 상기의 다층막 구조의 일부를 n형 GaN 접촉층(22)의 도중까지 건식 에칭하였다. 따라서, n형 GaN 접촉층(22)이 노출되었다. 그 위에 Ti/Pt/Au로 이루어지는 n측 전극(70)을 형성하였다. 또한, 고농도 Mg 도핑 GaN층(53)의 표면 상에 ITO(Indium Tin Oxide)로 이루어지는 투명 전극(60)을 형성하였다. 투명 전극(60)의 일부에는, 예를 들어 직경 80μm의 Ni/Au로 이루어지는 p측 전극(80)을 형성하였다.
이와 같이, 시료 x1 내지 x3가 제작되었다. 이와 같이 제작된 시료 x1 내지 x3의 반도체 발광 소자는 450㎚의 주 파장에서 발광되는 청색 LED이다.
도 3은 반도체 발광 소자에 관한 실험 결과를 예시하는 그래프이다.
보다 구체적으로, 도 3은 장벽층(41)의 층 두께를 변화시킨 시료 x1 내지 x3에 대한 구동 전압 Vf의 변화를 예시하고 있다. 도 3에서, 횡축은 장벽층(41)의 층 두께 tb(㎚)를 나타낸다. 종축은 반도체 발광 소자의 구동 전압 Vf를 나타낸다. 여기서, 구동 전압 Vf는 장벽층(41)의 층 두께 tb가 10㎚일 때의 구동 전압을 1로 한 경우의 상대값으로 표현된다.
도 3에 나타낸 바와 같이, 장벽층(41)의 층 두께 tb(㎚)가 감소한 만큼, 반도체 발광 소자의 구동 전압 Vf가 감소된다.
실제로 적절한 구동 전압 Vf의 관점에서, 장벽층(41)의 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하가 바람직하다. 보다 바람직하게는, 장벽층(41)의 층 두께 tb는 5㎚ 이하가 바람직하다.
(제2 실험)
제2 실험에서는, 적층체(30)의 평균 In 조성비 p와, 발광부(40)의 평균 In 조성비 q와의 비율인 비율 p/q를 변화시켰다.
구체적으로는, 제1 실험과 같이, 장벽층(41)의 In 조성비 b는 0이었다. 웰층(42)의 In 조성비 w는 0.1이었다. 장벽층(41)의 층 두께는 5㎚이었다. 웰층(42)의 두께는 2.5㎚이었다.
제1 실험과 같이, 적층체(30)의 제1 층(31)의 In 조성비 x는 0이었고, 두께는 2.5㎚이었다. 적층된 층의 개수는 30쌍이었다. 제2 층(32)의 두께는 1㎚이었다. 제2 층(32)의 In 조성비 y를 0.04 및 0.08로 변경하였다. 또한, 적층체(30)가 없는 시료를 제작하였다. 적층체가 없는 시료를 시료 y1으로 표시하였다. 제2 층(32)의 In 조성비 y가 0.04인 시료를 시료 y2로 표시하였다. 제2 층(32)의 In 조성비 y가 0.08인 시료를 시료 y3로 표시하였다.
시료 y1에서는, p/q는 0이다. 시료 y2에서는, p/q는 0.25이다. 시료 y3에서는, p/q는 0.5이다.
시료 y1, y2 및 y3은 400㎚의 주 파장에서 발광되는 근자외 LED이다.
도 4 및 도 5는 반도체 발광 소자에 관한 실험 결과를 예시하는 그래프이다.
보다 구체적으로, 도 4는 시료 y1, y2 및 y3에 대한 반도체 발광 소자의 구동 전압 Vf의 변화를 예시하고 있다. 도 4에서, 횡축은 p/q를 나타내고, 종축은 반도체 발광 소자의 구동 전압 Vf를 나타낸다. 여기서, 종축은 상대값으로 표현된다.
도 5는 시료 y1, y2 및 y3에 대한 반도체 발광 소자의 광출력 Po의 변화를 예시하고 있다. 도 5에서, 횡축은 p/q를 나타내고, 종축은 반도체 발광 소자의 광출력 Po mW를 나타낸다. 여기서, 종축은 상대값으로 표현된다.
도 4에 나타낸 바와 같이, p/q가 증가되는 만큼, 반도체 발광 소자의 구동 전압 Vf가 감소된다. 보다 구체적으로, p/q가 0.4를 초과하면, 구동 전압 Vf의 감소가 보다 현저해진다.
한편, 도 5에 나타낸 바와 같이, p/q가 증가되는 만큼, 반도체 발광 소자의 광출력 Po가 증가된다. 보다 구체적으로, p/q가 0.4을 초과하면, 광출력 Po가 현저하게 증가한다.
도 4 및 도 5로부터, 구동 전압 Vf의 감소 및 광출력 Po의 증가 모두의 관점에서, p/q가 높은 것이 바람직한 것으로 발견되었다. 실용적인 관점에서, p/q는 0.4보다 높은 것이 바람직하다.
(제3 실험)
제3 실험에서는, 웰층(42)의 In 조성비 w를 0.15로 설정하고, 적층체(30)의 평균 In 조성비 p와, 발광부(40)의 평균 In 조성비 q와의 비율인 비율 p/q를 변화시켰다.
구체적으로는, 장벽층(41)의 In 조성비 b는 0이었다. 장벽층(41)의 층 두께는 5㎚이었다. 한편, 웰층(42)의 In 조성비 w는 0.15이었다. 웰층(42)의 두께는 2.5㎚이었다.
또한, 적층체(30)의 제1 층(31)의 In 조성비 x는 0이었다. 제2 층(32)의 두께는 2.5㎚이었다.
그리고, 제2 층(32)의 In 조성비 y 또는 제1 층(31)의 층 두께 tx를 변경함으로써, p/q의 다른 7개 값을 갖는 시료군 z를 제작하였다. 여기서, 적층체(30)의 두께 Sall는 거의 일정하게(대략, 105㎚) 유지되도록 조정하였다. 시료군 z는 450㎚의 주 파장에서 발광되는 청색 LED이다.
도 6 및 도 7은 반도체 발광 소자에 관한 실험 결과를 예시하는 그래프이다.
도 6은 시료군 z에 대한 반도체 발광 소자의 구동 전압 Vf의 변화를 예시하고 있다. 도 6에서, 횡축은 p/q를 나타내고, 종축은 반도체 발광 소자의 구동 전압 Vf를 나타낸다. 여기서, 종축은 상대값으로 표현된다.
도 7은 시료군 z에 대한 반도체 발광 소자의 광출력 Po의 변화를 예시하고 있다. 이 도면에서, 횡축은 p/q를 나타내고, 종축은 반도체 발광 소자의 광출력 Po mW를 나타낸다. 여기서, 종축은 상대값으로 표현된다.
도 6에 나타낸 바와 같이, 근자외 LED에 대해서도, p/q가 0.4를 초과해서 증가한 만큼, 반도체 발광 소자의 구동 전압 Vf가 감소된다.
한편, 도 7에 나타낸 바와 같이, 시료군 z에 대해, p/q가 변화하더라도, 큰 광출력 Po를 거의 유지하고 있다. 즉, p/q가 0.4보다 높으면, 양호한 광출력이 얻어진다.
상술한 바와 같이, 장벽층(41)의 층 두께 tb가 작으면, 구동 전압 Vf는 감소된다. 실용적인 관점에서, 장벽층(41)의 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하가 바람직하다. 또한, p/q가 높으면, 구동 전압 Vf가 감소되고, 광출력 Po가 증가한다. 특히, p/q가 0.4보다 높으면, 구동 전압 Vf의 감소와 광출력 Po의 증가가 현저해진다.
질화물 반도체를 기초로 하는 반도체 발광 소자에서는, 웰층(42)(양자 웰층)은 InGaN으로 이루어진다. 이러한 반도체 발광 소자에서는, InGaN을 포함하는 웰층(42)은 결정 성장에 사용되는 기판 및 적층되는 다양한 반도체층(예를 들어 GaN층)에 대해 큰 격자 정수차를 갖는다. 따라서, 웰층(42)에는 격자 왜곡이 발생하기 쉽다. 또한, 웰층(42)과 장벽층(41) 사이에도, In 조성비가 균일하기 때문에, 왜곡이 증가된다. 웰층(42)과 장벽층(41)이 다수 적층되면, 이 왜곡이 큰 정도까지 축적된다. 따라서, 웰층(42)에 인가되는 격자 왜곡도 커진다.
웰층(42)에 격자 왜곡이 과도하게 인가되면, 격자 완화에 의한 결함이 발생하기 쉬워진다. 또한, c-축을 따라 성장한 육방정계의 질화물 반도체에 c-축 방향의 왜곡이 발생하면, 피에조 전계에 의해 활성층의 밴드 구조가 변조되어, 발광 효율이 저하되게 된다.
한편, 구동 전압을 감소시키기 위해 장벽층(41)의 두께를 얇게 하는 경우, 결정성이 악화된다. 이와 동시에, 웰층(42)에 인가되는 상술된 왜곡도 커진다. 이는 발광 효율의 향상을 또한 방해하는 경향이 있다.
반면, 상기의 제1 실험 내지 제3 실험 결과로부터, 장벽층(41)의 두께가 10㎚ 이하, 예를 들어 5㎚이더라도, p/q를 0.4보다 높게 설정하면, 구동 전압 Vf를 감소시키면서, 광출력 Po를 증가시킬 수 있다.
보다 구체적으로, 발광부(40)와 n형 반도체층(20) 사이에 적층체(30)를 개재한다. 적층체(30)의 적층체 평균 In 조성비 p는 발광부(40)의 발광부 평균 In 조성비 q의 0.4배보다 높게 설정된다. 이는 발광부(40)에 인가되는 왜곡을 완화시켜, 결정성의 개선을 충분히 도모할 수 있다. 이에 의해, 장벽층(41)의 층 두께를 얇게 한 경우에도, 발광부(40)의 충분한 결정성에 의해, 발광 효율을 증가시키면서, 구동 전압의 감소를 달성할 수 있다.
발광부(40)와 적층체(30)의 평균 In 조성비에 어느 누구도 주의를 기울이지 않다는 것을 주목해야 한다. 상기의 실험 결과의 해석 과정에서, 발광부(40)와 적층체(30)의 평균 In 조성비의 비율(p/q)에 주목하였다. 이에 의해, 구동 전압 Vf의 저감과 광출력 Po의 상승을 동시에 달성할 수 있는 기술이 발견되었다.
일반적으로, 질화물 반도체를 포함하는 적층체(30)에서는, 예를 들어, 제1 층(31)은 0.03의 In 조성비 x 및 2.5㎚의 층 두께 tx를 갖는다. 제2 층(32)은 0의 In 조성비 y 및 2.5㎚의 층 두께 ty를 갖는다. 적층체(30)의 두께 Sall은 예를 들어 50㎚이다. 발광부(40)에서는, 예를 들어, 장벽층(41)은 0의 In 조성비 b 및 20㎚의 층 두께 tb를 갖는다. 웰층(42)은 0.4의 In 조성비 w 및 3㎚의 층 두께 tw를 갖는다. 발광부(40)의 두께 Tall은 예를 들어 112㎚이다.
이러한 경우, p/q는 0.34이다. 이러한 경우, 도 4 내지 도 7을 참조하여 설명한 바와 같이, p/q가 0.4보다 높을 때보다, 구동 전압 Vf의 저감 및 광출력 Po의 상승의 효과가 작다. 이러한 조건 하에서는 Sall/Tall은 0.45이다.
(제4 실험)
제4 실험에서는, 웰층(42)의 In 조성비 w를 0.15로 설정하고, 적층체(30)의 두께 Sall과 발광부(40)의 두께 Tall의 비율을 변화시켰다.
구체적으로는, 장벽층(41)의 In 조성비 b는 0이었다. 장벽층(41)의 층 두께는 10㎚이었다. 한편, 웰층(42)의 In 조성비 w는 0.15이었다. 웰층(42)의 두께는 2.5㎚이었다.
또한, 적층체(30)의 제1 층(31)의 In 조성비 x는 0이었고, 두께는 2.5㎚이었다. 제2 층(32)의 In 조성비 y는 0.08이었고, 두께는 1㎚이었다.
이 때, 적층된 웰층(42)의 개수를 고정하고 적층체(30)의 적층된 층의 개수를 변경함으로써, 적층체(30)의 두께 Sall과, 발광부(40)의 두께 Tall과의 비율(R=Sall/Tall)의 다른 3개의 값의 시료 x11, x12 및 x13을 제작하였다. 시료 x11, x12 및 x13은 450㎚의 주 파장에서 발광되는 청색 LED이다.
보다 구체적으로, 시료 x11은 0.7의 층 두께비 Sall/Tall을 갖는다. 시료 x12는 1.1의 층 두께비 Sall/Tall을 갖는다. 시료 x13는 1.5의 층 두께비 Sall/Tall을 갖는다.
도 8은 반도체 발광 소자에 관한 실험 결과를 예시하는 그래프이다.
도 8은 시료 x11, x12 및 x13에 대한 반도체 발광 소자의 구동 전압 Vf의 변화를 예시하고 있다. 이 도면에서, 횡축은 Sall(㎚)/Tall(㎚)을 나타내고, 종축은 반도체 발광 소자의 구동 전압 Vf를 나타낸다. 여기서, 종축은 Sall/Tall이 1.1일 때 구동 전압 Vf를 1로 한 상대값이다.
도 8에 나타낸 바와 같이, 층 두께비 Sall/Tall이 1 이상이면, 즉, 적층체(30)의 두께 Sall이 발광부(40)의 두께 Tall 이상이면, 반도체 발광 소자의 구동 전압 Vf가 급격하게 감소된다.
(실시예)
실시예에 따른 반도체 발광 소자는 도 1 및 도 2에 예시한 반도체 발광 소자(110)의 구성을 갖는다.
장벽층(41)의 In 조성비 b는 0이었다. 장벽층(41)의 층 두께는 5㎚이었다. 한편, 웰층(42)의 In 조성비 w는 0.1이었다. 웰층(42)의 층 두께는 2.5㎚이었다.
적층체(30)의 제1 층(31)의 In 조성비 x는 0이었고, 두께는 2.5㎚이었다. 제2 층(32)의 In 조성비 y는 0.08이었고, 두께는 1㎚이었다.
적층된 웰층(42)의 개수는 8쌍이다(웰층(42)의 개수가 8이고, 장벽층(41)의 개수가 8임). 적층체(30)의 층의 개수는 30이다(제1 층(31)의 개수가 30이고, 제2 층(32)의 개수가 30임).
본 실시예의 반도체 발광 소자에서는, 발광부(40)의 평균 In 조성비 q는 q=0.032이다. 적층체(30)의 평균 In 조성비 p는 p=0.02이다. 따라서, p/q는 0.63이다. 발광부(40)의 두께 Tall은 Tall=60㎚(최종의 장벽층(41)의 두께를 제외함)이다. 적층체(30)의 전체의 두께 Sall은 Sall=100㎚이다. 따라서, Sall/Tall은 1.6이다. 이 반도체 발광 소자는 전체 광속 측정 시스템으로 측정되었다. 이 때, 발광 파장은 407㎚이었고, 구동 전압은 3.2(V)이었고, 광출력은 17mW이었다. 월 플러그(wall plug) 효율은 26%이었다.
(비교예)
비교예의 반도체 발광 소자는 적층체(30)의 제2 층(32)의 In 조성비 y가 0.04이었다는 것을 제외하고는 상기의 실시예의 경우와 동일하였다. 비교예의 반도체 발광 소자에서는, p/q가 0.32이다. 또한, Sall/Tall은 1.6이다. 비교예의 반도체 발광 소자에서는, 구동 전압은 3.3V이었고, 광출력은 14mW이었다. 월 플러그 효율은 21%이었다.
이와 같이, p/q를 0.4보다 높게 설정함으로써, 구동 전압 Vf의 저감과 광출력의 상승을 동시에 달성할 수 있다.
이하, 반도체 발광 소자(110)의 구성의 예에 대해 설명한다.
발광부(40)에서는, 예를 들어, 층 두께 tw(㎚)를 갖는 웰층(42)과, 층 두께 tb(㎚)를 갖는 장벽층(41)이 교대로 적층된다.
장벽층(41)의 두께는 예를 들어 5㎚ 이상 10㎚ 이하이다. 웰층(42)의 두께는 예를 들어 2㎚ 이상 3㎚ 이하이다. 이러한 장벽층(41)과 웰층(42)이 6 내지 8 주기의 반복 구조로 적층되어 있다. 장벽층(41)은 예를 들어 GaN로 이루어진다. 파장 450㎚에서 발광되는 청색 LED의 경우에는, 웰층(42)은 In 조성비 w가 대략 0.15인 InGaN으로 이루어진다. 파장 400㎚에서 발광되는 근자외 LED의 경우에는, 웰층(42)은 In 조성비 w가 대략 0.1인 InGaN으로 이루어진다.
이러한 구조를 갖는 발광부(40)의 두께 Tall(최후의 장벽층(41)을 제외함)은 예를 들어 50㎚ 이상 110㎚ 이하이다. 청색 LED의 경우에는, 발광부(40)의 발광부 평균 In 조성비 q는 대략 0.035 이상 0.056 이하로 설정된다. 근자외 LED의 경우에는, 발광부(40)의 발광부 평균 In 조성비 q는 대략 0.023 이상 0.038 이하로 설정된다. 이에 의해, 원하는 발광 광의 파장과, 원하는 낮은 구동 전압과, 높은 발광 효율이 얻어진다.
적층체(30)에서는, 예를 들어, 층 두께 tx(㎚)를 갖는 제1 층(31)과, 층 두께 ty(㎚)를 갖는 제2 층(32)이 교대로 적층되어 있다.
상술한 바와 같이, 본 실시예에 따른 반도체 발광 소자에서는, 적층체(30)의 적층체 평균 In 조성비 p가 발광부(40)의 발광부 평균 In 조성비 q의 0.4배보다 높게 설정되어 있다.
또한, 적층체(30)의 두께 Sall(㎚)은 발광부(40)의 두께 Tall(㎚) 이상으로 설정된다.
상술한 바와 같이, 청색 LED의 경우에는, 발광부 평균 In 조성비 q는 예를 들어 0.035 이상 0.056 이하이다. 적층체 평균 In 조성비 p는 이 발광부 평균 In 조성비 q의 값의 0.4배보다 높게 설정된다.
근자외 LED의 경우에는, 발광부 평균 In 조성비 q는 예를 들어 대략 0.023 이상 0.038 이하이다. 적층체 평균 In 조성비 p는 이 발광부 평균 In 조성비 q의 값의 0.4배보다 높게 설정된다.
결정성의 관점에서, 적층체(30)에 포함되는 제1 층(31)(InxGa1 - xN)의 In 조성비 x는 0 이상 0.2 미만의 범위로 하는 것이 바람직하다. 보다 바람직하게는, 예를 들어 In 조성비 x는 0이다.
제2 층(32)(InyGa1 - yN)의 In 조성비 y는 0보다 크고 0.2 미만(y는 x보다 큼)의 범위로 하는 것이 바람직하다. 보다 바람직하게는, 예를 들어 In 조성비 y는 0.08 이상 0.15 미만의 범위이다.
제1 층(31)의 층 두께 tx는 1㎚보다 두껍게 하는 것이 바람직하다. 보다 바람직하게는, 예를 들어 층 두께 tx는 1㎚보다 두껍고 3㎚보다 얇은 범위이다.
제2 층(32)의 층 두께 ty는 0㎚보다 두껍고 2㎚보다 얇은 것이 바람직하다. 보다 바람직하게는, 예를 들어 층 두께 ty는 1㎚ 이상 1.5㎚ 이하의 범위이다.
본원의 발명자는 제1 층(31) 및 제2 층(32)의 쌍의 개수를 30쌍 이상으로 설정하면, 반도체 발광 소자에서의 높은 광출력과 낮은 구동 전압에 유효한 것을 확인하였다. 여기서, 쌍의 개수를 30쌍 이상으로 설정하는 것은 적층체(30)의 두께 Sall(㎚)이 발광부(40)의 두께 Tall(㎚) 이상이 되는 것과 정합한다.
상술된 적층체(30) 및 발광부(40)를 포함하는 반도체 발광 소자에서는, 발광부(40)에 인가되는 격자 왜곡이 충분히 감소될 수 있다. 이에 의해, 반도체 발광 소자는 고 발광 효율과 저 구동 전압 간의 양립을 달성한다.
또한, 본 실시예에서는, 적층체(30)의 두께 Sall(㎚)이 발광부(40)의 두께 Tall(㎚) 이상이다.
따라서, 발광부(40)에 인가되는 왜곡 응력을 적층체(30)에 의해 충분히 완화시킬 수 있다. 따라서, 발광 효율의 향상과 구동 전압의 저하가 달성된다.
상기 예에서는, 발광부(40)는 장벽층(41) 및 웰층(42)이 교대로 반복되는 MQW 구성을 갖는다. 그러나, 발광부(40)는 웰층(42)이 장벽층(41)의 쌍 사이에 끼여 있는 SQW(Single Quantum Well) 구성을 가질 수도 있다.
복수의 제1 층(31)과 복수의 제2 층(32)이 교대로 적층되어 있는 적층체(30)에서는, 평균 In 조성비 p는 제1 층(31) 및 제2 층(32)으로 된 임의의 하나의 쌍 또는 모든 제1 층(31) 및 제2 층(32)에 의해 결정될 수 있다.
복수의 장벽층(41) 사이에 웰층(42)이 제공되어 있는 발광부(40)에서는, 평균 In 조성비 q는 장벽층(41) 및 웰층(42)으로 된 임의의 하나의 쌍 또는 모든 장벽층(41) 및 웰층(42)에 의해 결정될 수 있다.
본 실시예에 따른 반도체 발광 소자에서는, 상기 중 하나에 의해 결정된 평균 In 조성비 p가 상기 중 하나에 의해 결정된 평균 In 조성비 q의 0.4배보다 높은 것이 필요할 뿐이다.
여기서, 적층체(30)가 M개(M은 2 이상의 정수임)의 제1 층(31) 및 M개의 제2 층(32)을 포함한다. 이러한 경우, n형 반도체층(20)으로부터 볼 때, j번째(j는 1 이상 M 이하의 정수임)의 제1 층(31)을 "제1 층(31j)"으로 표시한다. 또한, n형 반도체층(20)으로부터 볼 때, j번째의 제2 층(32)을 "제2 층(32j)"으로 표시한다. 제1 층(31j)은 제2 층(32j)의 n형 반도체층(20)의 측 상에서 제2 층(32j)에 인접하는 것으로 한다.
이 표시를 사용하면, 제1 층(31j)은 InxjGa1 -xjN(0≤xj<1)을 포함하고, 층 두께 txj를 갖는다. 제2 층(32j)은 InyjGa1 -yjN(0<yj≤1)을 포함하고, 층 두께 tyj를 갖는다.
여기서, 적층체(30)의 평균 In 조성비 p는 임의의 j에 대해 제1 층(31j) 및 제2 층(32j)에 의해 결정될 수 있다.
보다 구체적으로, 이러한 경우의 적층체(30)의 평균 In 조성비 p는 (xj×txj + yj×tyj)/(txj+tyj)로서 결정된다. 이렇게 결정된 평균 In 조성비 p를 p(j)로 표시한다.
또한, 적층체(30)의 평균 In 조성비 p는 M개의 제1 층(311-31M) 및 제2 층(321-32M)에 의해 결정될 수 있다.
보다 구체적으로, 이러한 경우의 적층체(30)의 평균 In 조성비 p는 Σ(xj×txj + yj×tyj)/Σ(txj+tyj)로서 결정된다. 여기서, Σ은 j=1, ..., M에 대한 총합을 나타낸다. 이렇게 결정된 평균 In 조성비 p를 p(Σ)로 표시한다.
한편, 발광부(40)가 N개(N은 2 이상의 정수임)의 장벽층(41) 및 N개의 웰층(42)을 포함하는 것으로 한다. 이러한 경우, n형 반도체층(20)으로부터 볼 때, i번째(i는 1 이상 N 이하의 정수임)의 장벽층(41)을 "장벽층(41i)"으로 표시한다. 또한, n형 반도체층(20)으로부터 볼 때, i번째의 웰층(42)을 "웰층(42i)"으로 표시한다. 장벽층(41i)은 웰층(42i)의 n형 반도체층(20)의 측 상에서 웰층(42i)에 인접하는 것으로 한다. 여기서, 최종의 장벽층(41), 즉, 장벽층(41N+1)은 p형 반도체층(50)에 가장 가까운 웰층(42N)과 p형 반도체층(50) 사이에 제공되게 된다.
이 표시를 사용하면, 장벽층(41i)은 InbiGa1 -biN(0≤bi<1)을 포함하고, 층 두께 tbi를 갖는다. 웰층(42i)은 InwiGa1 -wiN(0<wi<1)을 포함하고, 층 두께 twi를 갖는다.
여기서, 발광부(40)의 평균 In 조성비 q는 임의의 i에 대해 장벽층(41i) 및 웰층(42i)에 의해 결정될 수 있다.
보다 구체적으로, 이러한 경우의 발광부(40)의 평균 In 조성비 q는 (wi×twi + bi×tbi)/(twi+tbi)로서 결정된다. 이렇게 결정된 평균 In 조성비 q를 q(i)로 표시한다.
또한, 발광부(40)의 평균 In 조성비 q는 N개의 장벽층(411-41N) 및 웰층(421-42N)에 의해 결정될 수 있다.
보다 구체적으로, 이러한 경우의 발광부(40)의 평균 In 조성비 q는 Σ(wi×twi + bi×tbi)/Σ(twi+tbi)로서 구해진다. 여기서, Σ은 i=1, ..., N에 대한 총합을 나타낸다. 이렇게 결정된 평균 In 조성비 q를 q(Σ)로 표시한다.
본 실시예에 따른 반도체 발광 소자에서는, 평균 In 조성비 p(i) 및 p(Σ) 중 하나가 평균 In 조성비 q(i) 및 q(Σ) 중 하나의 0.4배보다 높은 것이 필요할 뿐이다.
(제2 실시예)
제2 실시예는 반도체 발광 소자의 제조 방법에 관한 것이다.
도 9는 제2 실시예에 따른 반도체 발광 소자의 제조 방법을 예시하는 흐름도이다.
도 9에 나타낸 바와 같이, 본 제조 방법은 이하의 형성 단계를 포함한다.
본 제조 방법은 기판(10) 상에 질화물 반도체를 포함하는 n형 반도체층(20)을 형성하는 단계(단계 S110)와, n형 반도체층(20) 상에 제1 층(31)과 제2 층(32)을 포함하는 적층체(30)를 형성하는 단계(단계 S120)와, 적층체(30) 상에 장벽층(41)과 웰층(42)을 포함하는 발광부(40)를 형성하는 단계(단계 S130)와, 발광부(40) 상에 p형 반도체층(50)을 형성하는 단계(단계 S140)를 포함한다.
적층체(30)를 형성하는 단계는 n형 반도체층(20) 상에 InxGa1 -xN(0≤x<1)을 포함하는 제1 층(31)을 층 두께 tx㎚의 두께로 형성하는 단계와, 제1 층(31) 상에 InyGa1-yN(0<y<1, x<y)을 포함하는 제2 층(32)을 층 두께 ty㎚의 두께로 형성하는 단계를 포함한다.
발광부(40)를 형성하는 단계는 적층체(30) 상에 InbGa1-bN(0≤b<1, b<w)을 포함하는 장벽층(41)을 0㎚보다 두껍고 10㎚ 이하의 값을 갖는 층 두께 tb㎚로 형성하는 단계와, 장벽층(41) 상에 InwGa1-wN(0<w<1, y<w)을 포함하는 웰층(42)을 층 두께 tw㎚의 두께로 형성하는 단계를 포함한다.
적층체(30)를 형성하는 단계와 발광부(40)를 형성하는 단계 중 적어도 하나는, 적층체(30)의 평균 In 조성비(적층체 평균 In 조성비 p)가 (x×tx + y×ty)/(tx+ty)이고 발광부(40)의 평균 In 조성비(발광부 평균 In 조성비 q)가 (w×tw + b×tb)/(tw+tb)일 때, 적층체(30)의 평균 In 조성비가 발광부(40)의 평균 In 조성비의 0.4배보다 높도록 행해진다.
이에 의해, 발광 효율이 향상되고 구동 전압이 감소된 반도체 발광 소자를 제조할 수 있다. 또한, 높은 월 플러그 효율을 달성할 수 있다.
상기 설명에서는, 성막 공정이 예시적으로 MOCVD(metal organic chemical vapor deposition)를 기초로 한다. 그러나, MBE(molecular beam epitaxy) 및 HVPE(halide vapor phase epitaxy)와 같은 다른 방법도 적용 가능하다.
본 명세서에서 언급된 "질화물 반도체"는 화학식 BxInyAlzGa1 -x-y- zN(0≤x≤1, 0≤y≤1, 0≤z≤1, x+y+z≤1)으로 표시되는 임의의 조성(조성비 x, y 및 z는 각각의 범위 내에서 변화됨)을 갖는 반도체를 포함한다. 또한, "질화물 반도체"는, 상기 화학식으로 표시되고 N(질소) 이외의 임의의 V족 원소를 더 포함하는 것, 도전형과 같은 다양한 재료 특성을 제어하기 위해 첨가되는 다양한 원소 중 임의의 것을 더 포함하는 것 및 의도되지 않은 다양한 원소 중 임의의 것을 더 포함하는 것도 포함한다.
예들을 참조하여 본 발명의 실시예들을 설명하였다. 그러나, 본 발명은 이들 예에 한정되지 않는다. 예를 들어, 당업자는 반도체 발광 소자에 포함되는 n형 반도체층, p형 반도체층, 활성층, 웰층, 장벽층, 전극, 기판 및 버퍼층과 같은 요소들의 다양한 구체적인 구성을 형상, 크기, 재료 및 배치에 있어서 다양하게 변경할 수 있다. 당업자가 이러한 구성을 공지의 구성으로부터 적절히 선택함으로써 본 발명을 유사하게 실시하여 유사한 효과를 달성할 수 있는 한, 상기 변경들도 본 발명의 범위에 포함된다.
또한, 상기 예들 중 임의의 2개 이상의 요소를 기술적으로 가능한 범위에서 조합할 수도 있다. 이러한 조합도 본 발명의 사상 내에 있는 한 본 발명의 범위에 포함된다.
또한, 당업자는 본 발명의 실시예에서 상술된 반도체 발광 소자를 적절히 변경하여 실시할 수 있다. 이렇게 변경된 모든 반도체 발광 소자도 본 발명의 사상 내에 있는 한 본 발명의 범위에 포함된다.
또한, 당업자는 본 발명의 사상 내에서 다양한 변경 및 수정을 고려할 수 있다. 이러한 변경 및 수정도 본 발명의 범위에 포함되는 것으로 이해된다.
소정의 실시예를 설명했지만, 이러한 실시예들은 단지 예로서 설명되었고, 본 발명의 범위를 한정하도록 의도되지 않는다. 실제로, 본 명세서에 설명된 새로운 실시예는 다양한 다른 형태로 구현될 수 있다; 또한, 본 발명의 사상을 일탈하지 않고, 본 명세서에 설명된 실시예 형태의 다양한 생략, 치환 및 변경이 행해질 수 있다. 첨부된 청구범위 및 그 균등물이 본 발명의 범위 및 사상 내에 있는 형태 또는 변경을 포함하도록 의도된다.
10: 기판
20: n형 반도체층
30: 적층체
40: 발광부
50: p형 반도체층

Claims (16)

  1. 반도체 발광 소자로서,
    질화물 반도체를 포함하는 n형 반도체층과,
    질화물 반도체를 포함하는 p형 반도체층과,
    상기 n형 반도체층과 상기 p형 반도체층 사이에 제공되며, InbGa1-bN(0≤b<1)을 포함하고 층 두께 tb(㎚)를 갖는 장벽층과, 상기 장벽층과 적층되고 InwGa1-wN(0<w<1, b<w)을 포함하고 층 두께 tw(㎚)를 갖는 웰층을 포함하는 발광부와,
    상기 발광부와 상기 n형 반도체층 사이에 제공되며, InxGa1-xN(0≤x<1)을 포함하고 층 두께 tx(㎚)를 갖는 제1 층과, 상기 제1 층과 적층되고 InyGa1-yN(0<y<1, x<y<w)을 포함하고 층 두께 ty(㎚)를 갖는 제2 층을 포함하는 적층체를 포함하고,
    상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 하고, 상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 할 때, 상기 적층체의 상기 평균 In 조성비는 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높고 0.7배 이하이고,
    상기 장벽층의 상기 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하이고,
    상기 적층체의 두께는 상기 발광부의 두께 이상이고,
    상기 제1 층의 두께는 1㎚보다 두껍고 3㎚보다 얇고,
    상기 제2 층의 두께는 0㎚보다 두껍고 2㎚보다 얇은, 반도체 발광 소자.
  2. 제1항에 있어서, 상기 제2 층의 두께는 1㎚ 이상이고 1.5㎚ 이하인, 반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제1 층은 복수 제공되고,
    상기 제2 층은 복수 제공되고,
    상기 복수의 제1 층과 상기 복수의 제2 층은 교대로 적층되는, 반도체 발광 소자.
  4. 제1항에 있어서,
    상기 장벽층은 복수 제공되고, 상기 복수의 장벽층은 서로 적층되며,
    상기 웰층은 복수 제공되고, 상기 복수의 웰층 각각은 상기 복수의 장벽층 사이에 배치되는, 반도체 발광 소자.
  5. 제1항에 있어서, 상기 장벽층의 상기 층 두께 tb는 5㎚ 이하인, 반도체 발광 소자.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 발광 소자로서,
    기판과,
    상기 기판 상에 제공되고, 질화물 반도체를 포함하는 n형 반도체층과,
    상기 n형 반도체층 상에 제공되고, 제1 층 및 제2 층을 포함하는 적층체와,
    상기 적층체 상에 제공되고, 장벽층 및 웰층을 포함하는 발광부와,
    상기 발광부 상에 제공되고, 질화물 반도체를 포함하는 p형 반도체층을 포함하고,
    상기 장벽층은 InbGa1-bN(0≤b<1)을 포함하고, 층 두께 tb(㎚)를 가지며,
    상기 웰층은 상기 장벽층과 적층되고, InwGa1-wN(0<w<1, b<w)을 포함하고, 층 두께 tw(㎚)를 가지며,
    상기 제1 층은 InxGa1-xN(0≤x<1)을 포함하고, 층 두께 tx(㎚)를 가지며,
    상기 제2 층은 상기 제1 층과 적층되고, InyGa1-yN(0<y<1, x<y<w)을 포함하고, 층 두께 ty(㎚)를 가지며,
    상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 하고, 상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 할 때, 상기 적층체의 상기 평균 In 조성비는 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높고 0.7배 이하이고,
    상기 장벽층의 상기 층 두께 tb는 0㎚보다 두껍고 10㎚ 이하이고,
    상기 적층체의 두께는 상기 발광부의 두께 이상이고,
    상기 제1 층의 두께는 1㎚보다 두껍고 3㎚보다 얇고,
    상기 제2 층의 두께는 0㎚보다 두껍고 2㎚보다 얇은, 반도체 발광 소자.
  10. 제9항에 있어서, 상기 제2 층의 두께는 1㎚ 이상이고 1.5㎚ 이하인, 반도체 발광 소자.
  11. 제9항에 있어서,
    상기 제1 층은 복수 제공되고,
    상기 제2 층은 복수 제공되고,
    상기 복수의 제1 층과 상기 복수의 제2 층은 교대로 적층되는, 반도체 발광 소자.
  12. 제9항에 있어서,
    상기 장벽층은 복수 제공되고, 상기 복수의 장벽층은 서로 적층되며,
    상기 웰층은 복수 제공되고, 상기 복수의 웰층 각각은 상기 복수의 장벽층 사이에 배치되는, 반도체 발광 소자.
  13. 반도체 발광 소자의 제조 방법으로서,
    기판 상에 질화물 반도체를 포함하는 n형 반도체층을 형성하는 단계와,
    상기 n형 반도체층 상에, 제1 층 및 제2 층을 포함하는 적층체를 형성하는 단계와,
    상기 적층체 상에, 장벽층 및 웰층을 포함하는 발광부를 형성하는 단계와,
    상기 발광부 상에 p형 반도체층을 형성하는 단계를 포함하고,
    상기 적층체를 형성하는 단계는,
    상기 n형 반도체층 상에, InxGa1-xN(0≤x<1)을 포함하는 상기 제1 층을 층 두께 tx㎚의 두께로 형성하는 단계와,
    상기 제1 층 상에, InyGa1-yN(0<y<1, x<y)을 포함하는 상기 제2 층을 층 두께 ty㎚의 두께로 형성하는 단계를 포함하고,
    상기 발광부를 형성하는 단계는,
    상기 적층체 상에, InbGa1-bN(0≤b<1, b<w)을 포함하는 상기 장벽층을 0㎚보다 두껍고 10㎚ 이하의 값을 갖는 층 두께 tb㎚로 형성하는 단계와,
    상기 장벽층 상에, InwGa1-wN(0<w<1, y<w)을 포함하는 상기 웰층을 층 두께 tw㎚의 두께로 형성하는 단계를 포함하고,
    상기 적층체를 형성하는 단계와 상기 발광부를 형성하는 단계 중 적어도 하나는,
    상기 적층체의 평균 In 조성비를 (x×tx + y×ty)/(tx+ty)라 하고, 상기 발광부의 평균 In 조성비를 (w×tw + b×tb)/(tw+tb)라 할 때,
    상기 적층체의 상기 평균 In 조성비가 상기 발광부의 상기 평균 In 조성비의 0.4배보다 높고 0.7배 이하가 되도록 행해지고,
    상기 적층체의 두께가 상기 발광부의 두께 이상이 되도록 행해지고,
    상기 제1 층의 두께가 1㎚보다 두껍고 3㎚보다 얇게 되도록 행해지고,
    상기 제2 층의 두께가 0㎚보다 두껍고 2㎚보다 얇게 되도록 행해지는, 반도체 발광 소자의 제조 방법.
  14. 제13항에 있어서, 상기 제2 층의 두께가 1㎚ 이상이고 1.5㎚ 이하가 되도록 행해지는, 반도체 발광 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 층은 복수 제공되고,
    상기 제2 층은 복수 제공되고,
    상기 복수의 제1 층과 상기 복수의 제2 층은 교대로 적층되는, 반도체 발광 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 장벽층은 복수 제공되고, 상기 복수의 장벽층은 서로 적층되며,
    상기 웰층은 복수 제공되고, 상기 복수의 웰층 각각은 상기 복수의 장벽층 사이에 배치되는, 반도체 발광 소자의 제조 방법.
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