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KR101199129B1 - 반도체 발광소자 및 그 제조방법 - Google Patents

반도체 발광소자 및 그 제조방법 Download PDF

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KR101199129B1
KR101199129B1 KR1020090127954A KR20090127954A KR101199129B1 KR 101199129 B1 KR101199129 B1 KR 101199129B1 KR 1020090127954 A KR1020090127954 A KR 1020090127954A KR 20090127954 A KR20090127954 A KR 20090127954A KR 101199129 B1 KR101199129 B1 KR 101199129B1
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layer
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엘지이노텍 주식회사
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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 아래에 불규칙한 요철 구조를 갖는 제1반도체층; 상기 제1반도체층 위에 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함한다.
반도체, 발광소자, 러프니스

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD(Laser Diode)의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 단말기의 키패드 발광부, 전광판, 조명 장치 등 제품의 광원으로 응용되고 있다.
실시 예는 전위 밀도가 개선된 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 기판의 상면 또는 상기 기판이 제거된 반도체층 아래에 로드 또는 섬 형상의 질화물 구조체를 형성시켜 줌으로써, 광 추출 효율을 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 아래에 불규칙한 요철 구조를 갖는 제1반도체층; 상기 제1반도체층 위에 활성층; 및 상기 활성층 위에 제2도전형 반도체층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 불연속적인 복수의 질화물 구조체를 형성하는 단계; 상기 기판 및 상기 질화물 구조체에 대해 에칭하여 상기 질화물 구조체 사이에 존재하는 상기 기판에 요부를 형성하는 단계; 및 상기 질화물 구조체 및 상기 기판의 요부의 위에 복수의 화합물 반도체층을 형성하는 단계를 포함한다.
실시 예는 전위 밀도가 개선될 수 있다.
실시 예는 ESD 개선효과가 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 하며, 각 도면의 구성 요소에 대한 두께는 일 예이며, 도면의 두께로 한정하지는 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 도면이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(110), 질화물 구조체(120), 제1반도체층(130), 활성층(140), 및 제2반도체층(150)을 포함한다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다. 상기 기판(110)의 상부는 요부(112) 및 철부(114)가 형성될 수 있다. 상기 요부(112)는 상기 철부(114)를 기준으로 소정 깊이를 갖고 소정형상으로 형성될 수 있으며, 이 경우 상기 철부(114)는 상기 기판(110)의 상면 또는 성장 표면이 될 수 있다.
상기 기판(110)의 요부(112) 및 철부(114)는 불규칙적인 간격을 갖고, 랜덤한 형상으로 형성될 수 있다. 상기 기판(110)의 요부(112) 및 철부(114)는 기판(110)에 PSS(Patterened Sapphire Substrate)가 형성된 구조와 유사한 형태로 형성될 수 있다.
상기 기판(110) 위에는 3족-5족 화합물 반도체를 이용한 질화물 구조체(120) 및 제1반도체층(130)이 형성되며, 상기 3족-5족 화합물 반도체는 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등의 화합물 중 적어도 하나를 포함할 수 있다. 실시 예는 3족-5족 화합물은 상기의 화합물 이외에도 GaAs, GaAsP 등 다양한 화합물을 선택적으로 적용할 수 있다.
상기 질화물 구조체(120)는 상기 기판(110)의 철 부분 또는 상면에 돌출된 형태로 형성되며, 제1도전형 도펀트가 도핑된 반도체이거나, 언도프드 반도체로 형성될 수 있다. 상기 제1도전형 도펀트가 도핑된 반도체는 N형 반도체이며, 상기 제1도전형 도펀트는 Si, Ge, Sn , Se, Te와 같은 N형 도펀트를 포함한다. 상기 언도프드 반도체는 의도적으로 도전형 도펀트를 도핑하지 않는 undoped GaN계 반도체를 포함하며, 제1도전형 도펀트를 포함할 수 있다.
상기 질화물 구조체(120)는 섬 형상, 뿔 형상, 로드 형상 등과 갖는 랜덤한 형상으로 형성되고, 그 크기는 랜덤한 크기로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 질화물 구조체(120)는 복수개가 불연속적인 형태이거나 불규칙적인 간격으로 배치될 수 있다. 여기서, 불연속적인 형태는 각 구조체의 적어도 상단이 인접한 구조체의 상단과 이격되어 있는 형태를 포함한다.
여기서, 상기 질화물 구조체(120)와 상기 기판(110) 사이에는 다른 물질 예컨대, 2족 내지 6족 화합물 반도체가 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1반도체층(130)은 상기 기판(110) 및 상기 질화물 구조체(120)의 위에 형성될 수 있다. 상기 제1반도체층(130)의 일부는 상기 기판(110)의 요부(112)에 형성되는 것으로, 상기 기판(110)의 철부(114)의 연상선 상보다는 아래쪽에 배치된 형태이다.
상기 제1반도체층(130)은 그 아래 부분이 상기 기판(110) 및 상기 질화물 구조체(120)의 요철 구조에 의해 요철 형상으로 형성될 수 있다.
상기 제1반도체층(130)은 적어도 한 층의 제1도전형 반도체층으로 형성될 수 있다. 여기서, 상기 제1반도체층(130)은 상기 활성층(140)의 아래에 반도체층이 더 삽입될 수 있으며, 이 경우 상기 제1반도체층(130)은 하부에 요철 구조를 갖는 언도프드 반도체층으로 구현될 수 있다.
상기 제1반도체층(130)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 상기 제1반도체층(130)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, 우물층/장벽층의 주기는 InGaN/GaN, AlGaN/GaN, InGaN/AlGaN 등으로 형성될 수 있다.
상기 활성층(140)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1반도체층(130)은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 상기 제2도전형 반도체층(150) 위에는 제3도전형 반도체층인 N형 반도체층 또는 P형 반도체층이 형성될 수도 있다. 상기 반도체 발광소자(100)는 상기 제1반도체층(130), 활성층(140) 및 상기 제2도전형 반도체층(150)을 발광 구조물로 정의될 수 있으며, 상기 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 발광 구조물의 상층인 상기 제2도전형 반도체층(150) 또는 상기 제3도전형 반도체층 위에는 투명전극층(미도시), 반사전극층 및 제2전극 중 적어도 하나가 형성될 수 있다. 상기 투명 전극층은 상기 제2도전형 반도체층(150)의 거의 전 표면에 ITO, ZnO, IrOx, RuOx, NiO, 금속산화물 등의 물질 중에서 선택되어 형성될 수 있다. 상기 반사전극층은 상기 발광 구조물의 상층인 상기 제2도전형 반도체층(150) 또는 상기 제3도전형 반도체층의 거의 전 표면에 Al, Ag, Pd, Rh, Pt, Ir 등의 금속 물질을 선택적으로 포함할 수 있으며, 상기 제2전극은 상기 제2도전형 반도체층(150)의 일부에 금속 물질로 형성될 수 있다. 상기 제2전극은 전극 패드를 포함할 수 있으며, 전류 확산 패턴으로 형성될 수 있다.
상기와 같은 반도체 발광소자(100)는 기판(110)의 요부(112) 및 철부(114)에 접촉되는 상기 질화물 구조체(120) 및 상기 제1반도체층(130)에 의해 광 추출 효율을 개선시켜 줄 수 있다.
도 2 내지 도 4는 제1실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도 면이다.
도 2를 참조하면, 기판(110)은 성장 장비에 로딩되고, 그 위에 복수의 화합물 반도체층이 적층된다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 이용할 수 있다.
상기 기판(110) 위에는 질화물 구조체(120A)가 형성된다. 여기서, 상기 기판(110)과 상기 질화물 구조체(120A) 사이에는 버퍼층 예컨대, 2족 내지 6족 원소의 화합물층(예: ZnO, GaN, AlInN/GaN 등)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 질화물 구조체(120A)는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중 적어도 하나를 포함할 수 있다. 상기 질화물 구조체(120A)는 제1도전형 도펀트가 도핑된 반도체층이거나 언도프된 반도체층으로 형성될 수 있다. 상기 제1도전형 반도체층은 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te 등을 포함한다. 상기 언도프드 반도체층은 undoped GaN계 반도체로 구현될 수 있다.
상기 질화물 구조체(120A)가 GaN인 경우, 소정의 성장 온도(예: 300~700℃)의 환경에서 NH3와 TMGa(또는 TEGa)을 공급하여 형성되며, 이때 상기 Ga의 유량은 일반적인 GaN 반도체층의 성장 시의 유량보다 적은 범위로 공급하여 돌출된 구조체 형태로 형성하거나, 상기의 성장 온도를 낮추어 돌출된 형태로 성장시켜 줄 수 있다. 이러한 질화물 구조체(120A)의 돌출 형태는 실시 예의 기술적 범위 예컨대, Ga 유량, 압력, 성장 온도 등을 선택적으로 조절하여 형성할 수 있다.
상기 질화물 구조체(120A)는 상기 기판(110) 위에 불연속적인 형상 예컨대 랜덤한 로드 형상, 섬 형상, 뿔 형상으로 형성될 수 있다. 여기서의 불연속적인 형상은 각 구조체의 상단이 서로 접촉되지 않고 이격된 형태를 포함한다.
상기 질화물 구조체(120A)의 두께(T1)는 1um 이하 및 직경은 1um 이하로 형성될 수 있다.
도 3을 참조하면, 상기 기판(110)을 식각 장비를 사용하여 건식 식각을 수행하게 된다. 이때 마스크를 형성하지 않고, 도 2의 질화물 구조체(120A)의 상부 및 상기 기판(110)의 상부에 대해 건식 식각이 진행된다. 상기 식각 장비는 Inductively Coupled Plasma(ICP), a Reactive Ion Etching(RIE), a Capacitively Coupled Plasma(CCP), and an Electron Cyclotron Resonance(ECR) 등을 이용할 수 있다.
이에 따라 상기 질화물 구조체(120)는 도 2의 구조체 크기보다 작은 형태 예컨대, 섬 형상, 로드 형상, 뿔 형상 등을 갖는 랜덤한 형상으로 형성될 수 있다. 상기 질화물 구조체(120)의 두께(T2)는 1um 미만이고 직경은 1um 미만으로 형성될 수 있다.
상기 기판(110)에는 상기 질화물 구조체(120)의 사이 부분에 요부(112)가 형성되며, 상기 요부(112)는 소정 깊이(T3)의 홈으로 형성되며, 그 깊이(T3)는 1um 미만으로 형성될 수 있다.
이에 따라 상기 기판(110)의 상부는 요부(112)와 철부(114)가 배치된 형상으로 형성될 수 있으며, 이러한 형상은 PSS(Patterened Sapphire Substrate)가 형성된 구조와 유사한 형태로 형성될 수 있다.
도 4를 참조하면, 상기 질화물 구조체(120) 위에는 제1반도체층(130)이 형성되며, 상기 제1반도체층(130)은 3족-5족 화합물 반도체를 이용한 버퍼층, 언도프드 반도체층, 제1도전형 반도체층 중 적어도 한 층이 형성될 수 있다. 실시 예는 설명의 편의를 위해 상기 제1반도체층(130)은 제1도전형 반도체층으로 설명하기로 한다.
상기 제1반도체층(130)은 제1도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등 중에서 적어도 하나를 포함할 수 있다. 상기 제1반도체층(130)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn , Se, Te를 포함한다.
상기 제1반도체층(130) 위에는 활성층(140)이 형성된다. 상기 활성층(140)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, 3족-5족 화합물 반도체를 이용한 우물층/장벽층의 주기는 InGaN/GaN, AlGaN/GaN, InGaN/AlGaN 등으로 형성될 수 있다. 이러한 활성층(140)은 방출되는 광의 피크 파장에 따라 상기 우물 층/장벽층의 물질과 두께를 다르게 조절할 수 있으며, 이러한 특징은 실시 예의 기술적 범위내에서 다양하게 변경할 수 있다.
상기 활성층(140)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있다.
상기 활성층(140) 위에는 제2도전형 반도체층(150)이 형성된다. 상기 제2도전형 반도체층(150)은 제2도전형 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(150)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 제1반도체층(130)은 P형 반도체층, 상기 제2도전형 반도체층(150)은 N형 반도체층으로 구현할 수 있다. 상기 제2도전형 반도체층(150) 위에는 제3도전형 반도체층인 N형 반도체층 또는 P형 반도체층이 형성할 수도 있다. 상기 제1반도체층(130), 활성층(140) 및 상기 제2도전형 반도체층(150)은 발광 구조물로 정의될 수 있으며, 상기 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기의 반도체 발광소자(100)는 실시 예의 기본적인 구조를 기술하였으며, 상기 구조를 이용하여 다양한 변형이 가능하다. 이러한 변형의 예들에 대해 후술하기로 한다.
도 5는 도 1를 이용한 수평형 반도체 발광소자를 나타낸 측 단면도이다.
도 5를 참조하면, 반도체 발광소자(100A)는 메사 에칭하여 제1도전형 반도체 인 제1반도체층(130)을 노출시키고, 상기 제1반도체층(130) 위에 제1전극(171)을 형성하게 된다. 상기 제2도전형 반도체층(150) 또는 제3도전형 반도체층 위에는 제2전극(173)을 형성하게 된다. 상기 제2전극(173)은 Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 하나/ 조합으로 형성될 수 있으며, 전극 패드를 포함하거나, 별도의 전극 패드가 형성될 수 있다.
상기 제2도전형 반도체층 또는 상기 제3도전형 반도체층 위에는 상기 제2전극(173)을 형성하기 전 또는 후에 투명전극층 또는 반사전극층을 형성할 수 있다. 이 경우, 상기 제2전극(173)이 전극패드를 포함한 경우, 외부에 노출시켜 줄 수 있다. 상기 반사 전극층은 Al, Ag, Pd, Rh, Pt, Ir 등의 금속 또는 상기 금속을 포함하는 합금으로 형성될 수 있으며, 상기 투명전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminium zinc oxide), ATO(antimony tin oxide), 금속 산화물 등으로 형성될 수 있다. 상기 제2전극(173)은 상기 전극층(투명 전극층 또는 반사전극층) 및 상기 반도체층 중 적어도 하나에 접촉될 수 있다.
상기 반도체 발광소자(100A)는 상기 활성층(140) 아래의 질화물 구조체(120) 및 상기 기판(110)의 요부(112) 및 철부(114)에 의해 광 추출 효율을 개선시켜 줄 수 있다.
도 6 내지 도 9는 도 4를 이용한 수직형 반도체 발광소자 제조과정을 나타낸 도면이다.
도 6를 참조하면, 상기 제2도전형 반도체층(150) 위에 제2전극(160)을 형성하게 된다. 상기 제2전극(160)은 반사전극층이거나, 반사전극층/전도성 지지부재의 적층 구조를 포함한다. 상기 반사 전극층은 Al, Ag, Pd, Rh, Pt, Ir 등과 같은 반사 재료 중에서 적어도 하나를 포함하는 금속 또는 합금으로 형성되며, 상기 전도성 지지부재는 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등) 등을 선택적으로 포함할 수 있다. 상기 제2전극(160)은 제2극성의 전원을 공급하기 위한 경로에 배치된다.
상기 제2전극(160)과 상기 제2도전형 반도체층(150) 또는 상기 제3도전형 반도체층(미도시) 사이에는 ITO 등과 같은 층이나 복수의 패턴이 형성되어, 오믹 접촉층으로 기능할 수 있다.
도 6 및 도 7을 참조하면, 상기 제2전극(160)을 베이스에 위치시킨 후, 상기 기판(110)을 제거하게 된다. 상기 기판(110)은 물리적 방법으로 제거될 수 있다. 상기 기판의 제거 방법은 상기 제2전극(160)을 베이스에 위치시킨 다음, 상기 기판(110)에 대해 소정 파장의 레이저를 조사하여 상기 기판(110)을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다.
상기 제1반도체층(130)으로부터 상기 기판(110)이 제거되면, 상기 제1반도체층(130) 및 상기 질화물 구조체(120)의 상부는 칩 상면에 노출되며, 이 경우 상기 기판(110)의 요부(112) 및 철부(114)의 형태가 그대로 노출된다. 즉, 상기 질화물 구조체(120)는 상기 제1반도체층(130)의 상부에 수납된 상태로 노출되게 된다.
상기 제1반도체층(130)의 하부는 요철 구조(132)로 형성되어 있어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 기판(110)이 제거된 칩 상면에 대해 건식 에칭을 수행하거나, 연마를 수행할 수 있다. 이 경우 상기 제1반도체층(130)의 요철 구조(132) 및 상기 질화물 구조체(120)의 표면은 에칭될 수 있다. 이러한 과정은 생략될 수 있다.
도 7 및 도 8을 참조하면, 습식 에칭을 수행하게 된다. 상기 습식 에칭은 PEC(photo-enhanced chemical etching)를 이용하여 습식 에칭을 진행한다. 이때 습식 에칭에 의해 불연속적인 복수의 질화물 구조체(120)와 상기 제1반도체층(130)의 경계 부분을 따라 에칭이 진행되는 데, 이 경우 상기 질화물 구조체(120) 상에서 전위를 따라 에칭이 진행된다.
상기 습식 에칭에 의해 상기 질화물 구조체(120)는 거의 제거될 수 있고, 또는 일부가 남아있을 수 있으며, 상기 질화물 구조체(120)에 형성된 전위는 대부분 제거되어, 칩 상부에서의 전위 밀도가 개선될 수 있다. 또한 습식 에칭을 수행하면, 내부 난반사에 의해 광 효율이 개선될 수 있다. 여기서, 실시 예는 바람직하게, 상기 질화물 구조체(120)에 대해 습식 에칭을 통해 제거하였으나, 이러한 제거 과정을 수행하지 않을 수 있다.
도 8 및 도 9를 참조하면, 상기 제1반도체층(130)의 위에는 제1전극(171)이 형성될 수 있다.
이러한 반도체 발광소자(100B)는 칩 상부 즉, 상기 제1반도체층(130)의 상면 은 요철 구조로 인해 광 추출 효율이 개선될 수 있다. 또한 전위 밀도를 개선시켜 줌으로써, ESD를 개선시켜 줄 수 있다. 이에 따라 칩의 신뢰성을 향상시켜 줄 수 있다.
상기 제1반도체층(130)의 상부는 불규칙한 요철 구조(132)로 형성되어 있어, 별도의 러프니스 패턴을 형성하지 않아도 된다. 또한 상기 제1반도체층(130)의 표면은 투명전극층이 형성될 수 있다.
도 10은 실시 예에 따른 수직형 반도체 발광소자의 다른 예를 나타낸 측 단면도이다. 실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기에 개시된 실시 예를 참조하기로 한다.
도 10을 참조하면, 반도체 발광소자(100C)는 제1반도체층(130), 활성층(140), 제2도전형 반도체층(150), 채널층(161), 전류 블록킹층(162), 오믹 접촉층(163), 반사층(164), 접합층(165), 전도성 지지부재(166), 및 제1전극(171)을 포함한다. 상기 반사층(164), 상기 접합층(165), 상기 전도성 지지부재(166) 중 적어도 하나는 제2전극으로 기능하게 된다.
상기 제1반도체층(130)의 위에는 제1전극(171)이 형성될 수 있으며, 상기 제1반도체층(130)은 제1도전형 도펀트를 포함하는 제1전극 접촉층으로 기능할 수 있다.
상기 제1반도체층(130)의 상면은 요철 구조(132)로 형성되어 있어, 별도의 러프니스 패턴을 형성하지 않아도 된다. 이러한 반도체 발광소자(100C)는 칩 상부 즉, 상기 제1반도체층(130)의 상부 요철 구조(132)로 인해 광 추출 효율이 개선될 수 있다. 또한 전위 밀도를 개선시켜 줌으로써, ESD를 개선시켜 줄 수 있다. 이에 따라 칩의 신뢰성을 향상시켜 줄 수 있다.
상기 전도성 지지부재(166)는 상기 화합물 반도체층(130,140,150)을 지지하며 상기 제1전극(171)과 함께 전원을 제공한다. 상기 전도성 지지부재(166)는 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예를 들어, Si, Ge, GaAs, ZnO, SiC) 중 적어도 하나를 포함할 수 있다.
상기 전도성 지지부재(166) 상에는 상기 접합층(165)이 형성될 수 있다. 상기 접합층(165)은 본딩층으로서, 상기 반사층(164)과 상기 채널층(161)의 아래에 형성된다. 상기 접합층(165)은 상기 반사층(164), 상기 오믹 접촉층(163), 및 상기 채널층(161)에 접촉되어 상기 반사층(164), 오믹 접촉층(163), 및 채널층(161)이 상기 전도성 지지부재(166)에 강하게 접합될 수 있도록 한다.
상기 접합층(165)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(165) 상에는 상기 반사층(164)이 형성될 수 있다. 상기 반사층(164)은 상기 반도체층(150)으로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 반사층(164)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다. 또한 상기 반사층(164)은 상기 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등 의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 반사층(164) 상에는 상기 오믹 접촉층(163)이 형성될 수 있다. 상기 오믹 접촉층(163)은 상기 제2 도전형의 반도체층(150)에 오믹 접촉되며, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 물질 중 어느 하나를 포함할 수 있다.
즉, 상기 오믹 접촉층(163)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
상기 오믹 접촉층(163)과 상기 제2 도전형의 반도체층(150) 사이에는 전류 블록층(Current Blocking Layer, CBL)(162)이 형성될 수 있다. 상기 전류 블록킹층(162)의 상면은 상기 제2도전형의 반도체층(150)과 접촉될 수 있고, 상기 전류 블록킹층(162)의 하면 및 측면은 상기 오믹 접촉층(163)과 접촉될 수 있다.
상기 전류 블록킹층(162)은 상기 제1전극(171)과 수직 방향으로 적어도 일부가 중첩되도록 형성될 수 있으며, 이에 따라 상기 제1전극(171)과 상기 전도성 지지부재(166) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 상기 발광 소 자(100C)의 발광 효율을 향상시킬 수 있다. 상기 전류 차단층(162)의 폭은 상기 제1전극(171)의 폭의 0.9~1.3배의 크기를 갖는다. 예를 들어, 상기 전류 블록킹층(162)의 폭은 상기 제1전극(171)의 폭의 1.1~1.3배의 크기를 가질 수 있다.
상기 전류 블록킹층(162)은 상기 반사층(164) 또는 상기 오믹 접촉층(163)보다 전기 전도성이 낮은 물질, 상기 제2 도전형의 반도체층(150)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있으며, 예를 들어, 상기 전류 블록킹층(162)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
상기 채널층(161)은 상기 접합층(165)의 상면의 둘레 영역에 형성될 수 있다. 즉, 상기 채널층(161)은 상기 제2도전형 반도체층(150)과 상기 접합층(165) 사이의 둘레 영역에 형성되고, 상기 반사층(164) 또는 상기 오믹 접촉층(163)보다 전기 전도성이 낮은 물질, 상기 제2 도전형의 반도체층(150)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 채널층(161)은 ZnO 또는 SiO2로 형성될 수 있다.
상기 채널층(161)은 상기 접합층(165)과 상기 활성층(140) 사이의 거리를 증가시킨다. 따라서, 상기 접합층(165)과 상기 활성층(140) 사이의 전기적 단락이 발생될 가능성을 감소시킬 수 있다.
또한, 상기 채널층(161)은 상기 반도체층(150)과 상기 접합층(165) 사이의 계면이 박리되어 상기 발광 소자(100C)의 신뢰성이 저하되는 현상을 감소시킬 수 있다.
또한, 상기 채널층(161)은 칩 분리 공정에서 단위 칩으로 분리하기 위해 아이솔레이션 에칭을 실시하는 경우, 상기 접합층(165)에서 파편이 발생되어 상기 파편이 상기 제2 도전형의 반도체층(150)과 활성층(140) 사이 또는 상기 활성층(140)과 제1 도전형의 반도체층(130) 사이에 부착되어 전기적 단락이 발생되는 것을 방지한다. 상기 채널층(161)은 아이솔레이션 에칭시 깨지거나 파편이 발생되지 않는 물질 또는 극히 일부분이 깨지거나 소량의 파편이 발생되더라도 전기적 단락을 일으키지 않는 전기 절연성을 가진 물질로 형성된다.
상기 반도체층(130,140,150)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 형성될 수 있으며, 상기 경사면은 상기 채널층(161)과 수직 방향에서 오버랩된다.
상기 채널층(161)의 상면의 일부는 상기 아이솔레이션 에칭에 의해 노출될 수 있다. 상기 반도체층(130,140,150)의 측면 둘레에는 절연층(180)이 형성될 수 있으며, 상기 절연층(180)은 상기 반도체층(130,140,150)의 측면을 보호하기 위해 SiO2 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기에서 개시된 각 실시 예의 특징은 각 실시 예로 한정되지 않고, 다른 실시 예에 선택적으로 적용될 수 있으며, 이는 실시 예의 기술적 범위 내에서 선택적인 조합을 통해 다른 변형과 응용이 가능하다.
상기의 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형 성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명하며, 도면에서의 각 층의 두께는 일 예로 설명한다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 도면이다.
도 2 내지 도 4는 도 1의 제조과정을 나타낸 도면이다.
도 5는 도 1을 이용한 수평형 반도체 발광소자를 나타낸 도면이다.
도 6은 도 1을 이용한 수직형 반도체 발광소자를 나타낸 도면이다.
도 7 내지 도 9는 도 4를 이용한 수직형 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 10은 실시 예에 따른 수직형 반도체 발광소자의 다른 예를 나타낸 도면이다.

Claims (14)

  1. 복수의 요부 및 철부를 갖는 기판;
    상기 요부 및 철부를 갖는 기판 상에 형성된 불규칙한 요철 구조를 갖는 제 1 반도체층;
    상기 제1반도체층 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 제2도전형 반도체층을 포함하며,
    상기 제1반도체층의 요철 구조 중 철 구조는 상기 기판의 요부에 의해 형성된 구조이고, 상기 제1반도체층의 요철 구조 중 요 구조는 상기 기판의 철부에 의해 형성된 구조이며,
    상기 기판의 철부는 상기 기판의 상부 평탄면과 상기 제 1 반도체층의 요부 사이에 질화물 구조체가 형성되는 반도체 발광소자.
  2. 제1항에 있어서, 상기 제1반도체층은 3족-5족 원소의 언도프드 반도체층 및 제1도전형 반도체층 중 적어도 하나를 포함하는 반도체 발광소자.
  3. 제1항에 있어서, 상기 제2도전형 반도체층 위에 반사 전극층 및 전도성 지지부재 중 적어도 하나를 포함하는 제2전극을 포함하는 반도체 발광소자.
  4. 제3항에 있어서, 상기 활성층과 제 2 도전형 반도체층이 제거된 제1반도체층 상에 제1전극이 형성되는 반도체 발광소자.
  5. 삭제
  6. 제1항에 있어서, 상기 질화물 구조체는 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 및 AlInN 중 어느 하나를 포함하는 반도체 발광소자.
  7. 제1항에 있어서, 상기 질화물 구조체는 로드 형상, 섬 형상, 뿔 형상을 선택적으로 포함하는 랜덤한 형상을 포함하며, 1um 미만의 두께로 형성되는 반도체 발광소자.
  8. 제1항에 있어서, 상기 기판은 사파이어 또는 실리콘 기판을 포함하는 반도체 발광소자.
  9. 기판 위에 불연속적인 복수의 질화물 구조체를 형성하는 단계;
    상기 기판 및 상기 질화물 구조체에 대해 에칭하여 상기 질화물 구조체 사이에 존재하는 상기 기판에 요부를 형성하는 단계; 및
    상기 질화물 구조체 및 상기 기판의 요부의 위에 복수의 화합물 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  10. 제9항에 있어서, 상기 복수의 화합물 반도체층의 일부를 에칭하여 전극층 및 전극 중 적어도 하나를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  11. 제9항에 있어서, 상기 복수의 화합물 반도체층 위에 제2전극을 형성하는 단계와, 상기 기판과 반도체층을 분리하는 단계를 포함하는 반도체 발광소자 제조방법.
  12. 제11항에 있어서, 상기 기판이 분리되어, 노출된 상기 반도체층의 표면에 대해 습식 공정을 진행하여 상기 반도체층의 요 구조에 형성되어 있는 상기 질화물 구조체를 제거하여 불규칙한 요철 구조를 형성하는 단계와, 상기 반도체층의 경계 부분을 따라 에칭하는 단계를 포함하는 반도체 발광소자 제조방법.
  13. 제12항에 있어서, 상기 반도체층의 요철 구조 상에 제1전극 및 투명전극층 중 적어도 하나를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  14. 제12항에 있어서, 상기 습식 에칭은 PEC(photo-enhanced chemical etching)를 포함하는 반도체 발광소자 제조방법.
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