KR101174327B1 - 복합 전자 디바이스, 그 제조 방법, 및 복합 전자 디바이스의 접속 구조 - Google Patents
복합 전자 디바이스, 그 제조 방법, 및 복합 전자 디바이스의 접속 구조 Download PDFInfo
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Abstract
본 발명은 2 개의 자성 기판들 사이에 형성되는 인덕터 소자와 ESD 보호 소자를 구비한 복합 전자 디바이스를 제공하며, 인덕터 소자는 수지로 이루어지는 절연층들과, 그 절연층들 상에 형성된 도체 패턴들을 포함하고, ESD 보호 소자는 베이스 절연층, 한 쌍의 전극들로서 그 베이스 절연층 상에 그 전극들 사이에 형성된 갭을 통해 배열된 상기 한 쌍의 전극들, 및 적어도 그 전극들 사이에 배열된 ESD 흡수층을 포함하며, ESD 흡수층은 절연성 무기 재료와 그 절연성 무기 재료의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료를 갖는 복합 재료를 포함한다.
복합 전자 디바이스, 인덕터 소자, ESD 보호 소자, ESD 보호층, ESD 흡수층, 도체 패턴, 갭 전극
Description
본 발명은 복합 전자 디바이스 및 그 제조 방법에 관한 것이며, 특히 인덕터 소자들과 정전기 방전 (ESD: electrostatic discharge) 보호 소자들을 결합하여 구성된 복합 전자 디바이스의 구조에 관한 것이다. 또한, 본 발명은 이러한 복합 전자 디바이스와 신호 라인들 사이의 접속 구조에 관한 것이다.
최근, 고속 신호 송신 인터페이스로서 USB 2.0 표준 및 고선명 멀티미디어 인터페이스 (HDMI: high-definition multimedia interface) 가 광범위하게 보급되었고, 개인용 컴퓨터 및 디지털 고화질 텔레비전과 같은 많은 디지털 디바이스들에서 사용되고 있다. 이들 인터페이스는 오랫동안 일반적으로 이용되었던 단일-종단 (single-end) 송신 시스템과 다르게 한 쌍의 신호 라인들을 사용하여 차동 신호 (차동 모드 신호) 를 송신하는 차동 신호 시스템을 채용한다.
차동 송신 시스템은 단일-종단 송신 시스템에 비해 외인성 잡음 (exogenous noise) 에 쉽게 영향을 받지 않는 것뿐만 아니라 신호 라인들로부터 발생되는 방사 전자기장이 적다는 점에서 우수한 특성이 있다. 따라서, 신호는 작은 진폭을 가질 수 있어, 시스템은 작은 진폭에 기초하여 상승 시간과 하강 시간을 단축시킴으로써 단일-종단 송신 시스템보다 고속으로 신호 송신을 수행할 수 있다.
도 13 은 일반적인 차동 송신 회로의 회로도이다.
도 13 에 도시된 차동 송신 회로는 한 쌍의 신호 라인 (1 및 2), 그 신호 라인 (1 및 2) 에 차동 모드 신호를 공급하는 출력 버퍼 (3), 및 그 신호 라인 (1 및 2) 으로부터의 차동 모드 신호를 받는 입력 버퍼 (4) 를 포함한다. 이러한 구성에서는, 출력 버퍼 (3) 에 주어진 입력 신호 (IN) 가 한 쌍의 신호 라인 (1 및 2) 을 통해 입력 버퍼 (4) 에 송신되고, 출력 신호 (OUT) 로서 재생된다. 이 차동 송신 회로는 상술한 바와 같이 신호 라인 (1 및 2) 으로부터 발생되는 방사 전자기장이 작은 특성이 있다. 그러나, 이 회로는 공통 잡음 (공통 모드 잡음) 이 신호 라인 (1 및 2) 에 중첩되는 경우 상대적으로 큰 방사 전자기장을 발생시킨다. 공통 모드 잡음에 의해 발생되는 방사 전자기장을 감소시키기 위하여, 도 13 에 도시되는 바와 같이 신호 라인 (1 및 2) 에 공통 모드 초크 코일 (5) 을 삽입하는 것이 효과적이다.
공통 모드 초크 코일 (5) 은 신호 라인 (1 및 2) 을 통해 송신되는 차동 성분 (차동 모드 신호) 에 대해 임피던스가 낮고, 동위상 (in-phase) 성분 (공통 모드 잡음) 에 대해 임피던스가 높다는 특성이 있다. 따라서, 신호 라인 (1 및 2) 에 공통 모드 초크 코일 (5) 을 삽입함으로써, 차동 모드 신호를 실질적으로 감쇠시킴 없이 한 쌍의 신호 라인 (1 및 2) 을 통해 송신되는 공통 모드 잡음을 차단 할 수 있다.
HDMI 와 같은 최근의 고속 디지털 인터페이스에서는, 그 인터페이스가 고속 송신 속도의 미세 신호를 다루기 때문에 정전기에 매우 민감한 IC 를 사용한다. 따라서, 정전기 방전 (ESD) 은 큰 문제가 된다. ESD 에 의한 IC 의 파손을 방지하기 위해서는, 신호 라인과 베이스 사이에 ESD 대책 디바이스로서 배리스터 (varistor) 가 사용된다. 그러나, 배리스터가 사용되는 경우, 신호 파형은 비활성화 되고, 신호 품질은 열화된다. 그러므로, 보다 저용량 ESD 대책 디바이스가 요구된다. 예를 들어, 도 14 에 도시되는 바와 같이, 일본 특허출원 공개공보 제 2008-28214 호는 IC (6) 에 접속되는 신호 라인 (7) 들에 직렬로 코일 (8) 을 접속하고, 각 신호 라인 (7) 과 그라운드 사이에 ESD 보호 디바이스 (9) 를 접속함으로써 ESD 보호 디바이스 (9) 가 0.3pF 이하로 설정된 정전용량을 갖는 ESD 보호 회로를 제안한다 (일본 특허출원 공개공보 제 2008-28214 호의 도 8 참조).
일본 특허출원 공개공보 제 2007-214166 호는 하나의 패키지 내에 공통 모드 잡음 필터와 ESD 보호 기능을 갖춘 복합 전자 디바이스의 최상부 상에 제공되는, ESD 보호 기능을 갖는 전압-의존성 저항 재료를 구비한 구조를 개시한다. 이러한 구조에 따르면, 많은 절연층들을 포함한 적층체를 소결한 후에 전압-의존성 저항 재료가 제공될 수 있다. 이러한 배열에 따르면, 소결 시의 전압-의존성 저항 재료의 산화 및 크랙킹에 의한 ESD 보호 기능의 감소를 방지하는 것이 가능하다. 따라서, ESD 보호 기능을 개선할 수 있다.
그러나, 일본 특허출원 공개공보 제 2007-214166 호에 개시된 공통 모드 필 터에 따르면, ESD 보호 소자들을 구성하는 전압-의존성 저항 재료는 수지를 함유한다. 그러므로, 설계 상 큰 제약이 되는 제조 단계의 제약 때문에 ESD 보호 소자들이 최상부 상에 제공될 필요가 있다. 전압-의존성 저항 재료는 약 10㎛ 의 매우 미세한 갭 내에 채워진다. 최상부에서는, 도체 패턴과 함께 형성된 많은 절연층들이 적층되는 구조물에 의해 평면 내에 불규칙 영역이 크다. 따라서, 매우 미세한 갭을 안정하게 형성하는 것이 상당히 어렵다. 더욱이, 최상층 상에 ESD 보호 소자들을 형성할 때, 제조 단계가 복잡하게 되고, 제조 비용이 증가한다.
그러므로, 본 발명의 목적은 공통 모드 필터와, 작은 정전용량과 우수한 방전 특성, 내열성 및 내후성 (weatherability) 을 갖는 ESD 보호 소자들을 조합하여 구성되는 콤팩트하고 고성능의 복합 전자 디바이스를 제공하는 데 있다. 본 발명의 또다른 목적은 이러한 고품질의 복합 전자 디바이스를 제조하는 제조 방법을 제공하는 데 있다. 본 발명의 또다른 목적은 이러한 복합 전자 디바이스와 신호 라인들의 접속 구조를 제공하는 데 있다.
상술한 문제점들을 해결하기 위하여, 본 발명에 따른 복합 전자 디바이스는 2 개의 자성 기판들 사이에 형성되는 인덕터 소자 및 ESD 보호 소자를 포함하고, 상기 인덕터 소자는 수지로 이루어진 절연층들, 및 상기 절연층들 상에 형성된 도체 패턴들을 포함하고, 상기 ESD 보호 소자는 베이스 절연층, 한 쌍의 전극들로서 상기 베이스 절연층 상에 상기 전극들 사이에 형성된 갭을 통해 배열된 상기 한 쌍의 전극들 및 적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하며, 상기 ESD 흡수층은 절연성 무기 재료 및 상기 절연성 무기 재료의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료를 갖는 복합 재료를 포함한다.
본 발명에 따르면, 복합 전자 디바이스는 매우 작은 정전용량, 낮은 방전 개시 전압, 및 우수한 내방전성을 갖는 저-전압 방전형 ESD 보호 소자들을 포함한다. 그러므로, 복합 전자 디바이스는 ESD 대책을 갖지 않는 신호와 동등한 신호를 송신할 수 있어, 특성 임피던스의 감소를 억제할 수 있다. 또한, 도전성 무기 재료와 절연성 무기 재료의 복합체가 ESD 보호 재료로서 구성되기 때문에, 내압성이 현저하게 증가될 수 있고, 그리고 온도 및 습도와 같은 외부 환경의 내후성이 현저하게 증가될 수 있다. 인덕터 소자 및 ESD 보호 소자가 하나의 칩 내에 형성되기 때문에, 매우 콤팩트하고 고성능의 전자 디바이스를 제공할 수 있다.
본 명세서에 있어서, "복합 (composite)" 은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 분산되는 상태를 의미한다. 이것은 절연성 무기 재료의 매트릭스 내에 균일하게 또는 랜덤하게 도전성 무기 재료가 분산되는 상태뿐만 아니라 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료의 집합체가 분산되는 상태, 즉, 일반적으로 해도 (sea-island) 구조로 불리는 상태를 포함하는 개념이다. 본 명세서에 있어서, "절연성" 은 0.1Ω㎝ 이상인 저항을 의미하고, "도전성" 은 0.1Ω㎝ 미만인 저항을 의미한다. 소위 "반도전성 (semiconductivity)" 은 자신의 비저항이 0.1Ω㎝ 이상인 한 전자에 포함된다.
본 발명에 있어서, 인덕터 소자는 적층 방향에 수직인 평면 상에 형성된 제 1 및 제 2 나선형 도체들을 포함하는 것이 바람직하고, 제 1 및 제 2 나선형 도체들은 공통 모드 필터를 구성하고, 서로 자기적으로 결합된다. 본 구성에 따르면, 공통 모드 잡음은 ESD 를 방지하면서 제거될 수 있다. 따라서, 인덕터 소자는 ESD 대책을 요구하는 고속 디지털 신호 라인의 잡음을 제거하는데 바람직하게 사용될 수 있다.
본 발명에 있어서, ESD 보호 소자의 정전용량은 0.35㎊ 이하인 값을 가지는 것이 바람직하다. ESD 보호 소자의 정전용량이 0.35㎊ 이하인 경우, 디지털 비주얼 인터페이스 (DVI: digital visual interface) 및 HDMI 의 고속 차동 송신 라인의 차동-송신 임피던스 표준 (100±15Ω) 을 만족할 수 있다. 따라서, ESD 에 의한 IC 의 파손이 신호 품질에 실제적인 영향을 제공함 없이 확실하게 방지될 수 있다.
본 발명에 있어서, 수지 재료는 폴리이미드 수지 및 에폭시 수지 중 어느 하나이다. 절연성 무기 재료는 A12O3, TiO2, SiO2, ZnO, In2O3, NiO, CoO, SnO2, V2O5, CuO, MgO, ZrO2, AlN, BN 및 SiC 의 그룹으로부터 선택된 적어도 한 종류가 바람직하다. 이들 금속 산화물이 절연성, 내열성 및 내후성에서 우수하기 때문에, 이들 금속 산화물들은 복합체의 절연 매트릭스를 구성하는 재료로서 효과적으로 기능을 한다. 따라서, 우수한 방전 특성, 내열성 및 내후성을 갖는 고기능성 ESD 보호 소자를 실현하는 것이 가능하다. 이들 금속 산화물이 저비용으로 획득가능하고, 스퍼터링 방법이 이들 금속 산화물에 적용될 수 있기 때문에, 생산성 및 경제성이 증가될 수 있다.
본 발명에서, 도전성 무기 재료는 C, Ni, Cu, Au, Ti, Cr, Ag, Pd, 및 Pt 의 그룹으로부터 선택된 적어도 한 종류의 금속 또는 이들 금속의 금속 화합물이 바람직하다. 이들 금속들 또는 금속 화합물을 절연성 무기 재료의 매트릭스 내에 불연속적인 분산의 상태로 화합시킴으로써, 우수한 방전 특성, 내열성 및 내후성을 가지는 고기능성 ESD 보호 소자들을 실현할 수 있다.
본 발명에 있어서, ESD 흡수층은 절연성 무기 재료 및 도전성 무기 재료를 순차적으로 스퍼터링하여 형성된 복합체, 또는 절연성 무기 재료 및 도전성 무기 재료를 동시에 스퍼터링하여 형성된 복합체가 바람직하다. 이러한 구성에 의해, 절연성 무기 재료의 매트릭스 내의 불연속 분산의 상태로 도전성 무기 재료를 함유한 복합체는 양호한 재현성으로 용이하게 획득될 수 있다.
본 발명에 있어서, 한 쌍의 전극들은 베이스 절연층을 통해 자성 기판들 중 어느 하나의 표면 상에 형성되는 것이 바람직하다. 본 구성에 따르면, 상호 마주보게 배열되는 전극들이 만족스런 평탄도의 자성 기판 상에 형성되기 때문에, 전극들 사이의 갭이 안정하게 형성될 수 있다.
본 발명에 있어서, 한 쌍의 전극들 사이에 제공된 갭은 적층 방향으로부터 본 인덕터 소자의 도체 패턴들과 중첩되지 않도록 배열된다. 본 구성에 따르면, ESD 보호 소자들의 중심부는 도체 패턴으로부터 벗어난 위치에 제공된다. 따라서, ESD 보호 소자들이 ESD 에 의해 부분적으로 파괴되는 경우 상부 및 하부층에 대한 영향이 억제될 수 있어, 높은 신뢰성을 갖는 복합 전자 디바이스를 실현할 수 있다.
본 발명에 따른 복합 전자 디바이스는 2 개의 자성 기판들 사이에 제공되는 공통 모드 필터층과 ESD 보호층을 구비하고, 상기 공통 모드 필터층은 수지로 이루어지는 제 1 및 제 2 절연층, 상기 제 1 절연층 상에 형성된 제 1 나선형 도체, 및 상기 제 2 절연층 상에 형성된 제 2 나선형 도체를 포함하고, 상기 ESD 보호층은 상기 제 1 나선형 도체의 일단에 접속된 제 1 ESD 보호 소자, 및 상기 제 2 나선형 도체의 일단에 접속된 제 2 ESD 보호 소자를 포함하고, 상기 제 1 및 제 2 나선형 도체들은 적층 방향에 수직인 평면 방향에 형성되고, 서로 자기적으로 결합되도록 배열되고, 상기 제 1 및 제 2 ESD 보호 소자 각각은 한 쌍의 전극들로서 상기 베이스 절연층 상에 상기 전극들 사이에 형성된 갭을 통해 배열된 상기 한 쌍의 전극들, 및 적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하며, 상기 ESD 흡수층은 절연성 무기 재료 및 상기 절연성 무기 재료의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료를 갖는 복합 재료를 포함한다.
본 발명에 따른 복합 전자 디바이스는 상기 제 1 나선형 도체의 타단에 접속된 제 3 ESD 보호 소자, 및 상기 제 2 나선형 도체의 타단에 접속된 제 4 ESD 보호 소자를 더 포함한다. 상기 제 3 및 제 4 ESD 보호 소자들은 상기 제 1 및 제 2 ESD 보호 소자들의 구성과 동일한 구성을 가진다. 본 구성에 따르면, ESD 보호 소자들이 복합 전자 디바이스의 한 쌍의 입력단과 한 쌍의 출력단 양자 모두에 접속되기 때문에, 복합 전자 디바이스는 한 쌍의 신호 라인들에 대한 접속 방향의 자각을 요구함 없이 탑재될 수 있다. 따라서, 제조 시의 취급이 용이하게 될 수 있다.
또한, 본 발명의 목적은 한 쌍의 신호 라인들과, 제 1 나선형 도체의 일단에 접속된 제 1 ESD 보호 소자 및 제 2 나선형 도체의 일단에 접속된 제 2 ESD 보호 소자를 가지는 복합 전자 디바이스의 접속 구조와, 상기 한 쌍의 신호 라인들의 입력측에 접속되는 제 1 나선형 도체의 일단 및 제 2 나선형 도체의 일단을 가지는 복합 전자 디바이스의 접속 구조에 의해 달성될 수 있다. 제 1 및 제 2 나선형 도체들의 일단들이 상기 신호 라인들의 입력측에 접속되는 경우, 상기 제 1 및 제 2 ESD 보호 소자는 상기 제 1 및 제 2 나선형 도체의 전단 (pre-stage) 에 제공된다. 상기 제 1 및 제 2 나선형 도체로부터 반사된 신호들은 입력 파형과 중첩되고, 보다 높은 전압에서 ESD 보호 소자들에 의해 흡수될 것으로 고려된다. 따라서, ESD 를 안전하게 흡수할 수 있다.
또한, 본 발명에 따른 복합 전자 디바이스를 제조하는 방법은 제 1 자성 기판의 표면 상에 ESD 보호층을 형성하는 단계, 상기 ESD 보호층의 표면 상에 공통 모드 필터층을 형성하는 단계, 및 상기 공통 모드 필터층의 표면 상에 제 2 자성 기판을 형성하는 단계를 포함한다. 상기 ESD 보호층을 형성하는 단계는 상기 제 1 자성 기판의 표면 상에 베이스 절연층을 형성하는 단계, 한 쌍의 전극들로서 상기 베이스 절연층의 표면 상에 상기 전극들 사이에 형성된 갭을 통해 배열된 상기 한 쌍의 전극들을 형성하는 단계, 및 적어도 상기 전극들 사이에 배열된 ESD 흡수층을 형성하는 단계를 포함한다. 상기 ESD 흡수층은 절연성 무기 재료와, 상기 절연성 무기 재료의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료를 갖는 복합 재료를 포함한다.
본 발명에 따르면, 매우 작은 정전용량을 갖는 ESD 보호 소자가 형성될 수 있다. 따라서, ESD 대책이 없는 신호에 대해 동등한 신호가 송신될 수 있어, 특성 임피던스의 감소를 억제할 수 있다. 하나의 칩 내에 형성되는 인덕터 소자와 ESD 보호 소자를 갖는, 매우 콤팩트하고 고기능성 전자 디바이스를 제조할 수 있다. 본 발명에 따르면, 상호 마주보게 배열된 전극들이 만족스런 평탄도의 자성 기판 상에 형성될 수 있어, 전극들 사이의 갭들을 안정하게 형성할 수 있다.
본 발명에 있어서, 공통 모드 필터층을 형성하는 단계는 수지로 이루어진 절연층과 도체 패턴을 번갈아 형성하는 단계를 포함한다. 절연층, 도체 패턴, 베이스 절연층 및 전극은 박막 형성 방법에 의해 형성되는 것이 바람직하다. 이러한 장치에 따르면, ESD 보호층과 공통 모드 필터층이 박막 형성 방법에 의해 일관되게 형성되기 때문에, 복합 전자 디바이스가 특정 제조 단계를 통함 없이 제조될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 공통 모드 필터와, 작은 정전용량과 우수한 방전 특성, 내열성 및 내후성을 갖는 ESD 보호 소자들을 조합함으로써 구성되는, 콤팩트하고 고성능 복합 전자 디바이스를 제공하는 것이 가능하다. 특히, 본 발명에 따른 복합 전자 디바이스는 큰 신호-송신량과 매우 큰 송신 속도를 갖는 고속 HDMI 와 같은 고속 신호 인터페이스에 중대한 영향을 미친다. 또한, 본 발명에 따르면, 복합 전자 디바이스로 하여금 효과적으로 기능을 하게 할 수 있는 신호 라인들과의 접속 구조를 제공하는 것이 가능하다.
본 발명은 공통 모드 필터와, 작은 정전용량과 우수한 방전 특성, 내열성 및 내후성을 갖는 ESD 보호 소자들을 결합하여 구성되는, 콤팩트하고 고성능의 복합 전자 디바이스를 제공할 수 있다. 또한, 본 발명은 이러한 고품질의 복합 전자 디바이스를 제조하는 제조 방법을 제공할 수 있다. 그리고, 본 발명은 이러한 복합 전자 디바이스와 신호 라인들의 접속 구조를 제공할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면에 관한 다음의 본 발명의 상세한 설명을 참조하여 더 명백하게 될 것이다.
이하, 본 발명의 바람직한 실시형태는 첨부된 도면을 참조하여 상세히 설명될 것이다.
도 1 은 본 발명의 제 1 실시형태에 따른 복합 전자 디바이스의 외부 구조를 도시한 개략적 사시도이다.
도 1 에 도시되는 바와 같이, 제 1 실시형태에 따른 복합 전자 디바이스 (100) 는 ESD 보호 기능을 갖는 박막 공통 모드 필터이고, 제 1 자성 및 제 2 자성 기판들 (11a 및 11b), 및 제 1 자성 기판 (11a) 과 제 2 자성 기판 (11b) 사이에 개재된 기능층 (12) 을 포함한다. 제 1 내지 제 6 단자 전극들 (13a 내지 13f) 은 제 1 자성 기판 (11a), 기능층 (12) 및 제 2 자성 기판 (11b) 에 의해 구성된 적층체의 외주 둘레 서킷 (circuit) 상에 형성되어 있다. 제 1 및 제 2 단자 전극들 (13a 및 13b) 은 제 1 측면 (10a) 상에 형성되어 있다. 제 3 및 제 4 단자 전극들 (13c 및 13d) 은 제 1 측면 (10a) 과 맞은편인 제 2 측면 (10b) 상에 형성되어 있다. 제 5 단자 전극 (13e) 은 제 1 및 제 2 측면 (10a 및 10b) 과 직각인 제 3 측면 (10c) 상에 형성되어 있다. 제 6 단자 전극 (13f) 은 제 3 측면과 맞은편인 제 4 측면 (10d) 상에 형성되어 있다.
제 1 및 제 2 자성 기판들 (11a 및 11b) 은 물리적으로 기능층 (12) 을 보호하고, 공통 모드 필터의 폐자로 (closed magnetic path) 로서 기능한다. 제 1 및 제 2 자성 기판들 (11a 및 11b) 의 재료로서 소결 페라이트, 복합 페라이트 (분말 페라이트를 함유한 수지) 등이 이용될 수 있다. 본 실시형태의 제 1 및 제 2 자성 기판들 (11a 및 11b) 은 단일층 구조 또는 다층 구조를 가질 수도 있다.
도 2 는 복합 전자 디바이스 (100) 의 구성을 도시한 회로도이다.
도 2 에 도시되는 바와 같이, 복합 전자 디바이스 (100) 는 공통 모드 초크 코일로서 기능하는 인덕터 소자들 (14a 및 14b), 및 ESD 보호 소자들 (15a 및 15b) 을 포함한다. 인덕터 소자들 (14a 및 14b) 의 일단들은 각각 제 1 및 제 2 단자 전극들 (13a 및 13b) 에 접속되고, 인덕터 소자들 (14a 및 14b) 의 타단들은 각각 제 3 및 제 4 단자 전극들 (13c 및 13d) 에 접속된다. ESD 보호 소자들 (15a 및 15b) 의 일단들은 각각 제 1 및 제 2 단자 전극들 (13a 및 13b) 에 접속되고, ESD 보호 소자들 (15a 및 15b) 의 타단들은 각각 제 5 및 제 6 단자 전극 (13e 및 13f) 에 접속된다. 도 13 에 도시되는 바와 같이, 복합 전자 디바이스 (100) 는 한 쌍의 신호 라인들에 탑재된다. 이 경우, 제 1 및 제 2 단자 전극들 (13a 및 13b) 은 신호 라인들의 입력측에 접속되고, 제 3 및 제 4 단자 전극들 (13c 및 13d) 은 신호 라인들의 출력측에 접속된다. 제 5 및 제 6 단자 전극들 (13e 및 13f) 은 베이스 라인에 접속된다.
도 3 은 복합 전자 디바이스 (100) 의 층 구조의 일례를 도시하는 개략적 분해 사시도이다.
도 3 에 도시되는 바와 같이, 복합 전자 디바이스 (100) 는 제 1 및 제 2 자성 기판 (11a 및 11b), 및 제 1 자성 기판 (11a) 과 제 2 자성 기판 (11b) 사이에 개재된 기능층 (12) 을 포함한다. 기능층 (12) 은 공통 모드 필터층 (12a) 및 ESD 보호층 (12b) 에 의해 구성된다.
공통 모드 필터층 (12a) 은 절연층들 (16a 내지 16e), 자성층 (16f), 접착층 (16g), 절연층 (16b) 상에 형성된 제 1 나선형 도체 (17), 절연층 (16c) 상에 형성된 제 2 나선형 도체 (18), 절연층 (16a) 상에 형성된 제 1 리드 도체 (19) 및 절연층 (16d) 상에 형성된 제 2 리드 도체 (20) 를 포함한다.
절연층들 (16a 내지 16e) 은 도체 패턴들 또는 도체 패턴들과 자성층 (16f) 사이를 절연시키고, 도체 패턴들이 형성되는 베이스 면의 평탄도를 확보하도록 기능한다. 절연층들 (16a 내지 16e) 의 재료에 대해서는, 전기적 그리고 자기적 절연에서 우수하고, 양호한 작업성을 갖는 수지를 이용하는 것이 바람직하다. 바람직하게는, 폴리이미드 수지 및 에폭시 수지가 이용된다. 바람직하게는, 도체 패턴을 위해 도전성 및 작업성이 우수한 Cu, Al 등이 이용된다. 포토리소그래피를 이용한 에칭 방법 및 애디티브 (additive) 방법 (도금) 에 의해 도체 패턴들을 형성할 수 있다.
제 1 및 제 2 나선형 도체들 (17 및 18) 의 내부에 절연층 (16b 내지 16e) 을 관통하는 개구 (25) 가 절연층들 (16b 내지 16e) 의 중심 영역들로서 제공되어 있다. 폐경로를 형성하는 자성 물질 (26) 은 개구 (25) 내에서 제 1 자성 기판 (11a) 과 제 2 자성 기판 (11b) 사이로 채워진다. 자성 물질 (26) 을 위해 복합 페라이트 등이 이용되는 것이 바람직하다.
자성층 (16f) 은 절연층 (16e) 의 표면 상에 형성되어 있다. 복합 페라이트 (자성체 분말을 함유한 수지) 의 페이스트를 경화함으로써 개구 (25) 내에 자 성 물질 (26) 을 형성한다. 경화 시에, 수지는 수축되고, 개구부에서 불균일성이 발생한다. 이 불균일성을 감소시키기 위하여, 개구 (25) 의 내부뿐만 아니라 절연층 (16e) 의 전면에 페이스트를 코팅하는 것이 바람직하다. 이러한 평탄도를 확보하기 위하여 자성층 (16f) 이 형성되어 있다.
접착층 (16g) 은 자성 기판 (11b) 을 자성층 (16f) 에 본딩하는데 필요한 층이다. 또한, 접착층 (16g) 은 자성 기판 (11b) 과 자성층 (16f) 의 표면의 불균일성을 억제하는 기능을 하여 정밀한 접착성을 증가시킨다. 특별히 한정되지 않으나, 접착층 (16g) 의 재료로서 에폭시 수지, 폴리이미드 수지 및 폴리아미드 수지가 이용될 수 있다.
제 1 나선형 도체 (17) 는 도 2 에 도시된 인덕터 소자 (14a) 에 대응한다. 제 1 나선형 도체 (17) 의 내주단은 제 1 콘택-홀 도체 (21) 와 제 1 리드 도체 (19) 를 통해 절연층 (16b) 을 관통하여 제 1 단자 전극 (13a) 에 접속된다. 제 1 나선형 도체 (17) 의 외주단은 제 3 리드 도체 (23) 를 통해 제 3 단자 전극 (13c) 에 접속된다.
제 2 나선형 도체 (18) 는 도 2 에 도시된 인덕터 소자 (14b) 에 대응한다. 제 2 나선형 도체 (18) 의 내주단은 제 2 콘택-홀 도체 (22) 및 제 2 리드 도체 (20) 를 통해 절연층 (16d) 을 관통하여 제 2 단자 전극 (13b) 에 접속된다. 제 2 나선형 도체 (18) 의 외주단은 제 4 리드 도체 (24) 를 통해 제 4 단자 전극 (13d) 에 접속된다.
제 1 및 제 2 나선형 도체들 (17 및 18) 은 동일 평면 형상을 갖고, 평면도 에서와 같이 동일 위치에 제공된다. 제 1 및 제 2 나선형 도체들 (17 및 18) 은 서로 완전히 중첩되고, 따라서 제 1 나선형 도체 (17) 와 제 2 나선형 도체 (18) 사이에 강한 자기 커플링이 발생한다. 상기 구성에 기초하여, 공통 모드 필터층 (12a) 내의 도체 패턴들이 공통 모드 필터를 구성한다.
ESD 보호층 (12b) 은 베이스 절연층 (27), 베이스 절연층 (27) 의 표면 상에 형성된 제 1 및 제 2 갭 전극들 (28 및 29), 및 제 1 및 제 2 갭 전극들 (28 및 29) 을 덮는 ESD 흡수층 (30) 을 포함한다. 제 1 갭 전극 (28) 부근의 층 구조는 도 2 에 도시된 제 1 ESD 보호 소자 (15a) 로서 기능하는 부분이고, 제 2 갭 전극 (29) 부근의 층 구조는 제 2 ESD 보호 소자 (15b) 로서 기능하는 부분이다. 제 1 갭 전극 (28) 의 일단은 제 1 단자 전극 (13a) 에 접속되고, 제 1 갭 전극 (28) 의 타단은 제 5 단자 전극 (13e) 에 접속된다. 제 2 갭 전극 (29) 의 일단은 제 2 단자 전극 (13b) 에 접속되고, 제 2 갭 전극 (29) 의 타단은 제 6 단자 전극 (13f) 에 접속된다.
도 4 는 갭 전극들 (28 및 29) 과 다른 도체 패턴들 사이의 위치 관계를 도시한 개략적 평면도이다.
도 4 에 도시되는 바와 같이, 갭 전극들 (28 및 29) 에 의해 유지된 갭들 (28G 및 29G) 은 공통 모드 필터를 구성하는 제 1 및 제 2 나선형 도체들 (17 및 18) 과 제 1 및 제 2 리드 도체들 (19 및 20) 과 평면 상에서 중첩되지 않는 위치에 제공된다. 특히 한정되지 않으나, 제 1 실시형태에 있어서, 갭들 (28G 및 29G) 은 나선형 도체들 (17 및 18) 과 나선형 도체들 (17 및 18) 의 내부의 개구 (25) 사이의 오픈 영역에 제공된다. 그 상세함이 후술되지만, ESD 보호 소자들이 ESD 의 흡수로 인해 부분적으로 손상 또는 변형되기 때문에, 도체 패턴들이 ESD 보호 소자와 중첩된 위치에 배치되는 경우 도체 패턴들은 동시에 손상될 위험이 있다. 그러나, 도체 패턴들로부터 벗어난 위치에 ESD 보호 소자들의 갭들 (28G 및 29G) 이 제공되기 때문에, ESD 보호 소자들이 ESD 에 의해 부분적으로 파괴되는 경우 상부 및 하부층들에 영향을 억제할 수 있어, 보다 높은 신뢰성을 갖는 복합 전자 디바이스를 실현할 수 있다.
도 5a 및 도 5b 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 실시예이며, 여기서 도 5a 는 개략적 평면도이고, 도 5b 는 개략적 단면도이다. 제 2 갭 전극 (29) 의 구성은 제 1 갭 전극 (28) 의 구성과 동일하여, 중복된 설명을 생략할 것이다.
ESD 보호층 (12b) 은 자성 기판 (11a) 의 표면 상에 형성된 베이스 절연층 (27), 제 1 갭 전극 (28) 을 구성하는 한 쌍의 전극들 (28a 및 28b), 및 그 전극들 (28a 및 28b) 사이에 배열된 ESD 흡수층 (30) 을 포함한다. 이러한 ESD 보호층 (12b) 에서는, ESD 흡수층 (30) 이 저-전압 방전형 ESD 보호 재료로서 기능을 한다. ESD 흡수층 (30) 은 과도 ESD 전압이 인가될 때 ESD 흡수층 (30) 을 통해 전극들 (28a 및 28b) 사이에 초기 방전을 확보하도록 설계된다.
베이스 절연층 (27) 은 절연 재료로 이루어진다. 제 1 실시형태에서, 베이스 절연층 (27) 은 제조의 용이함으로부터 자성 기판 (11a) 의 전면을 덮는다. 그러나, 베이스 절연층 (27) 이 전극들 (28a 및 28b) 과 ESD 흡수층 (30) 의 적 어도 베이스인 경우 베이스 절연층 (27) 은 전면을 덮을 필요가 없다.
베이스 절연층 (27) 의 상세한 예로서는, 제 1 자성 기판 (11a) 의 표면 상에 50 이하, 바람직하게 20 이하의 유전 상수를 갖는, NiZn 페라이트, 알루미늄, 실리카, 마그네시아 및 알루미늄 질화물의 저-유전-상수 재료로 이루어진 절연막을 형성함으로써 획득된 물질이 적절히 이용될 수 있다. 베이스 절연층 (27) 을 형성하는 방법은 특별히 한정되지 않고, 진공 증착 방법, 반응성 증착 방법, 스퍼터링 방법, 이온 도금 방법, 및 CVD 와 PVD 와 같은 기상 방법과 같은 공지된 방법을 적용할 수 있다. 베이스 절연층 (27) 의 막두께는 적절히 설정될 수 있다.
한 쌍의 전극들 (28a 및 28b) 은 베이스 절연층 (27) 의 표면 상에 서로 소정 거리를 갖고 배열된다. 제 1 실시형태에서는, 한 쌍의 전극들 (28a 및 28b) 이 베이스 절연층 (27) 상의 미리 결정된 위치에 소정의 갭 거리 (ΔG) 를 갖고 서로 마주보도록 배열된다.
전극들 (28a 및 28b) 을 구성하는 재료로서는, 예를 들어, Ni, Cr, Al, Pd, Ti, Cu, Ag, Au 및 Pt 로부터 선택되는 적어도 한 종류의 금속 또는 금속들의 합금이 언급될 수 있다. 그러나, 금속들은 특별히 이에 한정되지 않는다. 제 1 실시형태에서는, 전극들 (28a 및 28b) 이 평면도에서와 같이 장방형 형상으로 형성되나, 그 형상은 특별히 이에 한정되지 않고, 빗살 (comb-teeth) 형상 또는 톱니 형상일 수 있다.
전극들 (28a 및 28b) 사이의 갭 거리 (ΔG) 는 원하는 방전 특성을 고려하여 적절히 설정될 수 있다. 특별히 한정되지 않지만, 갭 거리 (ΔG) 는 일반적으 로 약 0.1㎛ 내지 50㎛ 이다. 저-전압 초기 방전을 확보하는 관점에서, 갭 거리 (ΔG) 가 약 0.1㎛ 내지 20㎛ 인 것이 보다 바람직하고, 약 0.1㎛ 내지 10㎛ 인 것이 더욱더 바람직하다. 전극들 (28a 및 28b) 의 두께는 적절히 설정될 수 있고, 일반적으로 약 0.05㎛ 내지 10㎛ 이나, 특별히 이에 한정되지 않는다.
ESD 흡수층 (30) 은 전극들 (28a 및 28b) 사이에 배열된다. 제 1 실시형태에서, ESD 흡수층 (30) 은 베이스 절연층 (27) 의 표면 상에 그리고 전극들 (28a 및 28b) 상에 적층되어 있다. ESD 흡수층 (30) 의 크기 및 형상 및 레이아웃 위치는 과도 전압이 인가될 때 ESD 흡수층 (30) 이 스스로를 통해 전극들 (28a 및 28b) 사이에 초기 방전을 확보하도록 설계되는 한 특별히 한정되지 않는다.
ESD 흡수층 (30) 은 절연성 무기 재료 (32) 의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료 (33) 의 집합체를 갖는 해도 구조의 복합체이다. 제 1 실시형태에서, ESD 흡수층 (30) 은 스퍼터링을 순차 수행함으로써 형성된다. 구체적으로, 도전성 무기 재료 (33) 는 베이스 절연층 (27) 의 절연 표면과 전극들 (28a 및 28b) 중 적어도 하나 상에 스퍼터링에 의해 부분적으로 (불완전하게) 필름화된다. 그 후, 절연성 무기 재료 (32) 는 스퍼터링되어 소위 아일랜드 형상으로 분산된 도전성 무기 재료 (33) 의 층과, 도전성 무기 재료 (33) 의 층을 덮는 절연성 무기 재료 (32) 층의 적층 구조의 복합체를 형성한다.
매트릭스를 구성하는 절연성 무기 재료 (32) 의 일례로서는 금속 산화물 및 금속 질화물이 언급될 수 있으나, 그 재료는 이에 한정되지 않는다. 절연성 및 비용을 고려하면, A12O3, TiO2, SiO2, ZnO, In2O3, NiO, CoO, SnO2, V2O5, CuO, MgO, ZrO2, AlN, BN 및 SiC 가 바람직하다. 이들 재료들 중 한 종류 또는 둘 이상의 종류들 중 어느 하나가 이용될 수 있다. 이들 재료들 중에서는, 절연 매트릭스에 높은 절연성을 제공하는 점에서, Al2O3 또는 SiO2 가 이용되는 것이 더 바람직하다. 한편, 절연 매트릭스에 반도전성을 제공하는 점에서, TiO2 또는 ZnO 가 이용되는 것이 더 바람직하다. 절연 매트릭스에 반도성을 제공하는 경우, 우수한 방전 개시 전압 및 클램프 전압을 갖는 ESD 보호 소자들이 획득될 수 있다. 절연 매트릭스에 반도성을 제공하는 방법이 특별히 한정되지 않지만, 단일 재료로서는 TiO2 또는 ZnO 가 이용될 수 있거나, 다른 절연성 무기 재료 (32) 와 함께 이들 재료들이 이용될 수 있다. 특히, TiO2 는 아르곤 분위기에서의 스퍼터링 시에 산소를 쉽게 잃어, 도전성이 높아지게 되는 경향이 있다. 따라서, 절연 매트릭스에 반도성을 제공하기 위하여 TiO2 를 이용하는 것이 특히 바람직하다. 또한, 절연성 무기 재료 (32) 는 상부층 위에 위치된 부가층 (예를 들어, 절연층 (16a)) 으로부터 한 쌍의 전극들 (28a 및 28b) 및 도전성 무기 재료 (33) 를 보호하는 보호층으로서 기능을 한다.
도전성 무기 재료 (33) 의 일례로서는, 금속, 합금, 금속 산화물, 금속 질화물, 금속 카바이드 및 금속 붕소화물이 언급될 수 있다. 그러나, 도전성 무기 재료 (33) 는 이들 재료에 한정되지 않는다. 도전성을 고려하면, C, Ni, Cu, Au, Ti, Cr, Ag, Pd 및 Pt, 또는 이들 재료의 합금이 바람직하다.
ESD 흡수층 (30) 을 구성하는 전극 (28), 절연성 무기 재료 (32) 및 도전성 무기 재료 (33) 의 조합에 대해 Cu, SiO2 및 Au 의 조합이 특히 바람직하다. 이들 재료에 의해 구성된 ESD 보호 소자들은 전기적 특성에서 우수할 뿐만 아니라 작업성 및 비용에서 매우 유리하다. 특히, 불규칙하게 분산된 아일랜드 형상의 도전성 무기 재료 (33) 의 집합체를 갖는 해도 구조의 복합체는 높은 정밀도로 그리고 용이하게 형성될 수 있다.
ESD 흡수층 (30) 의 총 두께는 특별히 한정되지 않고, 적절히 설정될 수 있다. 더욱 얇은 막을 이루는 관점에서, 총 두께는 10㎚ 내지 10㎛ 인 것이 바람직하다. 보다 바람직하게, 총 두께는 15㎚ 내지 1㎛ 이고, 더욱더 바람직하게는, 15㎚ 내지 500㎚ 이다. 제 1 실시형태에서와 같이 불연속적으로 분산된 아일랜드 형상의 도전성 무기 재료 (33) 의 층 및 절연성 무기 재료 (32) 의 매트릭스 층을 형성하는 동안, 도전성 무기 재료 (33) 의 층두께는 1㎚ 내지 10㎚ 인 것이 바람직하고, 절연성 무기 재료 (32) 의 층두께는 10㎚ 내지 10㎛ 인 것이 바람직하고, 10㎚ 내지 1㎛ 인 것이 보다 바람직하고, 10㎚ 내지 500㎚ 인 것이 더욱더 바람직하다.
ESD 흡수층 (30) 을 형성하는 방법은 상술한 스퍼터링 방법에 한정되지 않는다. ESD 흡수층 (30) 은 공지된 박막 형성 방법을 적용하여 베이스 절연층 (27) 의 절연 표면 및 전극들 (28a 및 28b) 중 적어도 하나 상에 절연성 무기 재료 (32) 및 도전성 무기 재료 (33) 를 제공함으로써 형성될 수 있다.
제 1 실시형태의 ESD 보호층 (12b) 에서, 절연성 무기 재료 (32) 의 매트릭스 내에 불연속적으로 분산된 아일랜드 형상의 도전성 무기 재료 (33) 를 포함한 ESD 흡수층 (30) 은 저-전압 방전형 ESD 보호 재료로서 기능을 한다. 본 구성을 사용함으로써, 작은 정전용량, 낮은 방전 개시 전압 및 우수한 내방전성을 갖는 고성능 ESD 보호 소자들을 실현하는 것이 가능하다. ESD 흡수층 (30) 이 저-전압 방전형 ESD 보호 재료로서 기능하기 위하여, 적어도 절연성 무기 재료 (32) 및 도전성 무기 재료 (33) 에 의해 구성된 복합체를 사용한다. 따라서, 상술한 통상의 유기-무기 복합막의 내열성과 비교하여 내열성이 증가되고, 온도 및 습도와 같은 외부 환경에 의해 특성이 쉽게 변화하지 않는다. 그 결과, 신뢰성이 증가된다. ESD 흡수층 (30) 은 스퍼터링 방법에 의해 형성될 수 있다. 따라서, 생산성 및 경제성이 보다 증가된다. 제 1 실시형태에서의 ESD 보호 소자들은 ESD 흡수층 (30) 이 전극들 (28a 및 28b) 사이에 전압을 인가함으로써 ESD 흡수층 (30) 내에서 전극들 (28a 및 28b) 을 부분적으로 분산하여 전극들 (28a 및 28b) 을 구성하는 요소를 포함하도록 구성될 수 있다.
도 6 은 ESD 보호 소자들의 원리를 설명하기 위한 개략도이다.
도 6 에 도시되는 바와 같이, ESD 에 기초한 방전 전압이 한 쌍의 전극들 (28a 및 28b) 사이에 인가되는 경우, 화살표에 의해 도시되는 바와 같이 절연성 무기 재료 (32) 의 매트릭스 내에 불연속적으로 분산된 아일랜드 형상의 도전성 무기 재료 (33) 에 의해 구성된 부가적인 루트를 통과하여 전극 (28a) 로부터 전극 (28b) (그라운드) 로 방전 전류가 흐른다. 이 경우, 전류 루트에서 큰 에너지 밀도를 갖는 그라운드 점에서의 도전성 무기 재료 (33) 는 절연성 무기 재료 (32) 와 함께 파괴되고, ESD 의 방전 에너지는 흡수된다. 파괴된 루트가 비도통이 되더라도, ESD 는 도 6 에 도시되는 바와 같이 많은 전류 루트들이 불연속적으로 분산된 아일랜드 형상의 도전성 무기 재료 (33) 에 의해 형성되기 때문에 복수 회 흡수될 수 있다.
상술한 바와 같이, 제 1 실시형태에 따른 복합 전자 디바이스 (100) 는 작은 정전용량, 낮은 방전 개시 전압, 및 우수한 내방전성, 내열성 및 내후성을 갖는 저-전압 형의 ESD 보호 소자들을 포함한다. 따라서, 고성능 ESD 보호 기능을 포함하는, 공통 모드 필터로서 기능하는 복합 전자 디바이스를 실현할 수 있다.
제 1 실시형태에 따르면, 절연성 유기 재료 (32) 와 도전성 무기 재료 (33) 는 ESD 보호층 (12b) 의 재료로서 이용된다. ESD 보호층 (12b) 을 구성하는 각종 재료에 수지가 포함되지 않기 때문에, ESD 보호층 (12b) 은 자성 기판 (11a) 상에 형성될 수 있고, 공통 모드 필터층 (12a) 은 ESD 보호층 (12b) 상에 형성될 수 있다. 소위 박막 형성 방법에 의해 공통 모드 필터층 (12a) 을 형성하기 위해서는, 350℃ 이상에서의 열처리 단계가 필요하다. 도체 패턴들과 함께 형성된 세라믹 시트들을 순차적으로 적층하는 소위 층 라미네이팅 (layer laminating) 방법에 의해 공통 모드 필터층 (12a) 을 형성하기 위해서는, 800℃ 에서의 열처리 단계가 필요하다. 그러나, ESD 보호층의 재료로서 절연성 무기 재료 (32) 및 도전성 무기 재료 (33) 가 사용되는 경우, 재료들은 열처리 단계를 견딜 수 있어, 정 상적으로 기능을 하는 ESD 보호 소자를 형성할 수 있다. ESD 보호 소자들은 자성 기판의 충분히 평탄한 표면 상에 형성될 수 있어, 갭 전극들의 미세한 갭을 안정적으로 형성할 수 있다.
제 1 실시형태에 따르면, 갭 전극들의 형성 위치는 공통 모드 필터를 구성하는 제 1 및 제 2 나선형 도체들과 평면 상에서 중첩되지 않고, 도체 패턴들으로부터 벗어난 위치에 갭 전극들이 제공되어 있다. 따라서, ESD 보호 소자가 ESD 에 의해 부분적으로 파괴되는 경우 상부 및 하부 방향들에 대한 영향은 억제될 수 있어, 보다 높은 신뢰성을 갖는 복합 전자 디바이스를 실현할 수 있다.
제 1 실시형태에 따르면, 도 2 에 도시되는 바와 같이, 복합 전자 디바이스 (100) 는 한 쌍의 신호 라인들에 탑재되고, ESD 보호 소자들 (15a 및 15b) 은 공통 모드 필터 (14a) 보다 신호 라인의 입력측에 가깝게 제공된다. 따라서, ESD 보호 소자의 과도 전압의 흡수 효율은 증가될 수 있다. 일반적으로, 과도 ESD 전압은 임피던스 매칭 시에 밸런스를 갖지 않는 비정상적인 전압이어서, 공통 모드 필터의 입력단에서 일단 반사된다. 이러한 반사 신호는 원래 신호 파형과 중첩된다. 증가된 전압의 신호는 ESD 보호 소자들에 의해 당장 흡수된다. 즉, ESD 보호 소자들의 후단에서의 공통 모드 필터는 원래 파형의 크기보다 크게 파형의 크기를 증가시킨다. 따라서, 신호가 저 전압 레벨의 상태에서 흡수되는 경우보다 신호가 ESD 보호 소자들에 의해 보다 용이하게 흡수될 수 있는 상태를 생성하는 것이 가능하다. 이러한 방식으로 일단-흡수된 신호를 공통 모드 필터에 입력함으로써 미세 잡음을 제거할 수 있다.
다음에서는, 제 1 실시형태에 따른 복합 전자 디바이스 (100) 를 제조하는 방법을 상세히 설명한다.
도 7 은 복합 전자 디바이스의 제조 단계를 도시한 흐름도이다.
복합 전자 디바이스 (100) 를 제조하는 방법에 있어서, 제 1 자성 기판 (11a) 이 우선 준비되고 (단계 S101), ESD 보호층 (12b) 은 제 1 자성 기판 (11a) 의 표면 상에 형성되며 (단계 S102 내지 단계 S104), 공통 모드 필터층 (12a) 은 ESD 보호층 (12b) 의 표면 상에 형성된다 (단계 S105 내지 단계 S111). 제 2 자성 기판 (11b) 은 적층된다 (단계 S112). 그 후, 단자 전극들 (13a 내지 13f) 은 외주면 상에 형성되어 (단계 S113), 제 1 및 제 2 자성 기판들 (11a 및 11b) 사이에 개재된 공통 모드 필터층 (12a) 및 ESD 보호층 (12b) 을 갖는 복합 전자 디바이스 (100) 를 완성한다.
제 1 실시형태에 따른 복합 전자 디바이스 (100) 를 제조하는 방법은 박막 형성 방법에 의해 공통 모드 필터층 (12a) 과 ESD 보호층 (12b) 을 일관되게 형성하는데 이용된다. 박막 형성 방법은 감광성 수지를 코팅하고, 이 층을 노광 및 현상하고, 그 후 절연층들의 표면 상에 도체 패턴들을 형성하는 단계를 반복함으로써 절연층들과 도체 층들을 번갈아 형성되는 다층막을 형성하는 방법이다. 이하, ESD 보호층 (12b) 및 공통 모드 필터층 (12a) 을 형성하는 단계를 상세히 설명한다.
ESD 보호층 (12b) 의 형성에 있어서, 베이스 절연층 (27) 은 자성 기판 (11a) 의 표면 상에 우선 형성된다 (단계 S102). 베이스 절연층 (27) 을 형성하는 방법은 특별히 한정되지 않고, 공지된 방법, 예를 들어, 진공 증착 방법, 반응성 증착 방법, 스퍼터링 방법, 이온 도금 방법, 및 CVD 및 PVD 와 같은 기상 방법을 적용할 수 있다. 베이스 절연층 (27) 의 막두께는 적절히 설정될 수 있다.
갭 전극들 (28 및 29) 은 베이스 절연층 (27) 의 표면 상에 형성된다 (단계 S103). 갭 전극들 (28 및 29) 은 베이스 절연층 (27) 의 전체 표면 상에 전극 재료의 막을 형성하고, 그 후, 그 전극 재료를 패터닝함으로써 형성될 수 있다. 한 쌍의 전극들 사이의 갭 거리 (ΔG) 가 약 0.1㎛ 내지 50㎛ 과 같이 아주 미세하기 때문에, 고-정밀도 패터닝이 요구되고, 베이스 표면의 평탄성이 또한 요구된다. 베이스 절연층 (27) 은 평탄도가 높은 자성 기판 (11a) 상에 형성된다. 베이스 절연층 (27) 이 평탄도가 높기 때문에, 높은 정밀도로 미세한 갭 폭을 제어할 수 있다.
ESD 흡수층 (30) 은 갭 전극들 (28 및 29) 이 형성되는 베이스 절연층 (27) 의 표면 상에 형성된다 (단계 S104). 구체적으로, 도전성 무기 재료 (33) 는 베이스 절연층 (27) 의 절연 표면과 전극들 (28a 및 28b) 중 적어도 하나 상에 스퍼터링에 의해 부분적으로 (불완전하게) 필름화된다. 그 후, 절연성 무기 재료 (32) 가 스퍼터링되어, 아일랜드 형상으로 분산된 도전성 무기 재료 (33) 의 층과, 도전성 무기 재료 (33) 의 층을 덮는 절연성 무기 재료 (32) 의 층의 적층 구조의 복합체를 형성한다. 따라서, ESD 보호층 (12b) 을 완성한다.
공통 모드 필터층 (12a) 의 형성에 있어서, 절연층들 및 도체 패턴들은 번갈아 형성되어 절연층들 (16a 내지 16e), 제 1 및 제 2 나선형 도체들 (17 및 18), 및 제 1 및 제 2 리드 도체들 (19 및 20) 을 형성한다 (단계 S105 내지 S109). 구체적으로, 절연층 (16a) 이 ESD 보호층 (12b) 상에 형성된 후, 절연층 (16a) 상에 제 1 리드 도체 (19) 를 형성한다 (단계 S105). 다음으로, 절연층 (16b) 이 절연층 (16a) 상에 형성된 후, 절연층 (16b) 상에 제 1 나선형 도체 (17) 를 형성하고, 절연층 (16b) 을 관통하는 콘택홀 (21) 을 형성한다 (단계 S106). 절연층 (16c) 이 절연층 (16b) 상에 형성된 후, 절연층 (16c) 상에 제 2 나선형 도체 (18) 를 형성한다 (단계 S107). 다음으로, 절연층 (16d) 이 절연층 (16c) 상에 형성된 후, 절연층 (16d) 상에 제 2 리드 도체 (20) 를 형성하고, 절연층 (16d) 을 관통하는 콘택홀 (22) 을 형성한다 (단계 S108). 또한, 절연층 (16d) 상에 절연층 (16e) 을 형성한다 (단계 S109).
절연층들 (16a 내지 16e) 은 베이스 표면 상에 감광성 수지를 스핀 코팅하고, 그 감광성 수지를 노광 및 현상함으로써 형성될 수 있다. 구체적으로, 절연층들 (16b 내지 16e) 은 개구 (25) 를 갖는 절연층들로서 형성될 수 있다. 나선형 도체들과 같은 도체 패턴들은 증착법 또는 스퍼터링 방법으로 도체층을 형성하고, 그 후, 그 도체층을 패터닝함으로써 형성될 수 있다.
자성 물질 (26) 은 개구 (25) 내에 채워지고, 또한 자성층 (16f) 은 절연층 (16e) 의 표면 상에 형성된다 (단계 S110). 그 후, 접착층 (16g) 을 형성하고 (단계 S111), 접착층 (16g) 을 통해 제 2 자성 기판 (11b) 을 본딩한다 (단계 S112). 단자 전극들 (13a 내지 13f) 이 적층체의 외주면 상에 형성되어 (단계 S113), 복합 전자 디바이스 (100) 를 완성한다.
위에서 설명한 바와 같이, 제 1 실시형태에 따라 복합 전자 디바이스를 제조하는 방법은 ESD 보호층 (12b) 과 공통 모드 필터층 (12a) 을 일관되게 형성하는 박막 형성 방법이다. 따라서, 복합 전자 디바이스는 특별한 제조 단계를 통함 없이 제조될 수 있다. 제 1 실시형태에 따른 복합 전자 디바이스를 제조하는 방법은 자성 기판 (11a) 상에 ESD 보호층 (12b) 을 형성하고, ESD 보호층 (12b) 상에 공통 모드 필터층 (12a) 을 형성하는기 위한 것이다. 따라서, ESD 보호 소자들은 상대적으로 평탄한 표면을 갖는 자성 기판 (11a) 의 표면 상에 형성될 수 있어, 조합된 고품질 ESD 보호 소자들과 공통 모드 필터를 갖는 복합 전자 디바이스를 제조할 수 있다.
다음으로, ESD 보호층 (12b) 의 또다른 예를 설명한다.
도 8a 및 도 8b 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 다른 예들이며, 여기서 도 8a 는 개략적 평면도이고, 도 8b 는 개략적 단면도이다.
도 8a 및 도 8b 에 도시되는 바와 같이, ESD 보호층 (12b) 은 ESD 보호층 (12b) 이 ESD 흡수층 (30) 대신에 ESD 흡수층 (34) 을 갖는 점을 제외하고 제 1 실시형태에 따른 ESD 보호층의 구성과 동일한 구성을 갖는다.
ESD 흡수층 (34) 은 절연성 무기 재료 (32) 의 매트릭스 내에 불연속적으로 분산된 도전성 무기 재료 (33) 를 갖는 복합체이다. 제 1 실시형태에서, ESD 흡수층 (34) 은 베이스 절연층 (27) 의 절연 표면 및 전극들 (28a 및 28b) 중 적어도 하나 상에 절연성 무기 재료 (32) 를 함유한 타깃 (또는 절연성 무기 재료 (32) 와 도전성 무기 재료 (33) 를 함유한 타깃) 을 이용하여 스퍼터링 (또는 동시 스퍼터링) 하고, 그 후, 전극들 (28a 및 28b) 사이에 전압을 인가해 절연성 무기 재료 (32) 내에 랜덤하게 전극들 (28a 및 28b) 을 부분적으로 분산함으로써 형성된다. 따라서, 제 1 실시형태에서의 ESD 흡수층 (34) 은 도전성 무기 재료 (33) 로서 적어도 전극들 (28a 및 28b) 을 구성하는 원소를 포함한다.
ESD 흡수층 (34) 의 총 두께는 특별히 한정되지 않으나, 적절히 설정될 수 있다. 보다 얇은 막을 달성하기 위한 관점에서, 총 두께는 10㎚ 내지 10㎛ 인 것이 바람직하다. 더 바람직하게, 총 두께는 10㎚ 내지 1㎛ 이고, 더욱더 바람직하게, 10㎚ 내지 500㎚ 이다.
제 1 실시형태의 ESD 보호층 (12b) 에서, 저-전압 방전형 ESD 보호 재료로서 기능을 하는 ESD 흡수층 (34) 으로서는 절연성 무기 재료 (32) 의 매트릭스 내에 불연속적으로 분산된 입자 형상의 도전성 무기 재료 (33) 를 갖는 복합체가 사용된다. 제 1 실시형태의 동작 효과와 동일한 동작 효과는 본 구성으로부터 획득될 수 있다.
도 9 는 본 발명의 제 2 실시형태에 따른 복합 전자 디바이스 (200) 의 층 구조를 도시한 개략적 사시도이다.
도 9 에 도시되는 바와 같이, 복합 전자 디바이스 (200) 에서는, 공통 모드 필터층 (12a) 의 제 1 및 제 2 리드 도체들 (19 및 20) 은 공통 절연층 (16a) 상에 형성된다. 그러므로, 제 1 실시형태에서의 제 2 리드 도체 (20) 와 함께 형성된 절연층은 생략되고, 하나의 절연층이 불필요하게 된다. 따라서, 공통 모드 필터층 (12a) 의 층 두께는 감소될 수 있어, 복합 전자 디바이스 (200) 는 높이가 작고, 그 제조 단계가 단순하게 될 수 있다.
도 10 은 본 발명의 제 3 실시형태에 따른 복합 전자 디바이스 (300) 의 층 구조를 도시한 개략적 사시도이다.
도 10 에 도시되는 바와 같이, 복합 전자 디바이스 (300) 에서, 공통 모드 필터층 (12a) 은 하부층에 제공되고, ESD 보호층 (12b) 은 상부층에 제공되어 있다. 공통 모드 필터층 (12a) 의 구성 및 ESD 보호층 (12b) 의 구성에서 변화가 없기 때문에, 동일한 구성 요소들은 동일한 참조 부호로서 지정되고 그 중복된 설명은 생략될 것이다. 제 3 실시형태에 따르면, 복합 전자 디바이스 (300) 는 제 1 실시형태의 저-전압형 ESD 보호 소자들과 유사한 방식으로 작은 정전용량, 낮은 방전 개시 전압, 및 우수한 내방전성, 내열성 및 내후성을 갖는 저-전압형 ESD 보호 소자들을 포함한다. 그러므로, 고성능 ESD 보호 기능을 포함한 공통 모드 필터로서 기능을 하는 복합 전자 디바이스를 실현할 수 있다. ESD 보호층 (12b) 이 공통 모드 필터층 (12a) 의 상부 표면 상에 제공되기 때문에, 베이스 표면이 될 공통 모드 필터층 (12a) 의 상부 표면은 충분한 평탄도를 가질 필요가 있다.
도 11 은 본 발명의 제 4 실시형태에 따른 복합 전자 디바이스 (400) 의 구성을 도시한 회로도이다.
도 11 에 도시되는 바와 같이, 복합 전자 디바이스 (400) 는 공통 모드 초크 코일로서 기능을 하는 인덕터 소자들 (14a 및 14b), 및 ESD 보호 소자들 (15a 내지 15d) 을 포함한다. 인덕터 소자들 (14a 및 14b) 의 일단들은 각각 제 1 및 제 2 단자 전극 (13a 및 13b) 에 접속되고, 인덕터 소자들 (14a 및 14b) 의 타단들은 각각 제 3 및 제 4 단자 전극 (13c 및 13d) 에 접속된다. ESD 보호 소자들 (15a 및 15b) 의 일단들은 각각 제 1 및 제 2 단자 전극 (13a 및 13b) 에 접속되고, ESD 보호 소자들 (15a 및 15b) 의 타단들은 각각 제 5 및 제 6 단자 전극 (13e 및 13f) 에 접속된다. 또한, ESD 보호 소자들 (15c 및 15d) 의 일단들은 각각 제 3 및 제 4 단자 전극 (13c 및 13d) 에 접속되고, ESD 보호 소자들 (15c 및 15d) 의 타단들은 각각 제 5 및 제 6 단자 전극 (13e 및 13f) 에 접속된다. 도 13 에 도시되는 바와 같이, 복합 전자 디바이스 (400) 는 한 쌍의 신호 라인들에 탑재된다. 제 4 실시형태에 있어서, 한 쌍의 ESD 보호 소자들은 제 1 실시형태와 다르게 대칭적 회로로서 입력측과 출력측 양측 모두에 제공된다. 따라서, 제 1 및 제 2 단자 전극들 (13a 및 13b) 이 신호 라인들의 입력측 또는 출력측에 접속되는 경우에도, 회로 구성은 동일하게 된다.
도 12 는 복합 전자 디바이스 (400) 의 층 구조의 일례를 도시한 개략적 분해 사시도이다.
도 12 에 도시되는 바와 같이, 복합 전자 디바이스 (400) 에 있어서는, ESD 보호층 (12b) 내의 베이스 절연층 (27) 의 표면 상에 형성된 갭 전극들의 형상에 특성이 있다. 복합 전자 디바이스 (400) 는 제 1 및 제 2 갭 전극들 (28 및 29) 뿐만 아니라 제 3 및 제 4 갭 전극들 (36 및 37) 을 포함한다. 제 1 갭 전극 (28) 부근의 층 구조는 도 11 에 도시된 제 1 ESD 보호 소자 (15a) 로서 기능을 하는 부분이고, 제 2 갭 전극 (29) 부근의 층 구조는 제 2 ESD 보호 소자 (15b) 로서 기능을 하는 부분이다. 제 3 갭 전극 (36) 부근의 층 구조는 제 3 ESD 보호 소자 (15c) 로서 기능을 하는 부분이고, 제 4 갭 전극 (37) 부근의 층 구조는 제 4 ESD 보호 소자 (15d) 로서 기능을 하는 부분이다. 제 1 갭 전극 (28) 의 일단은 제 1 단자 전극 (13a) 에 접속되고, 제 1 갭 전극 (28) 의 타단은 제 5 단자 전극 (13e) 에 접속된다. 제 2 갭 전극 (29) 의 일단은 제 2 단자 전극 (13b) 에 접속되고, 제 2 갭 전극 (29) 의 타단은 제 6 단자 전극 (13f) 에 접속된다. 제 3 갭 전극 (36) 의 일단은 제 3 단자 전극 (13c) 에 접속되고, 제 3 갭 전극 (36) 의 타단은 제 5 단자 전극 (13e) 에 접속된다. 제 4 갭 전극 (37) 의 일단은 제 4 단자 전극 (13d) 에 접속되고, 제 4 갭 전극 (37) 의 타단은 제 6 단자 전극 (13f) 에 접속된다.
위에서 설명되는 바와 같이, 제 4 실시형태에 따른 복합 전자 디바이스 (400) 는 입력측과 출력측 양자 모두에 제공되는 한 쌍의 ESD 보호 소자들을 갖는 대칭적인 회로이다. 따라서, 복합 전자 디바이스 (400) 는 탑재 방향에서 어떠한 제약도 없는 칩 디바이스로서 제공될 수 있다.
본 발명의 바람직한 실시형태들이 위에서 설명되었으나, 본 발명은 이에 한정되지 않는다. 본 발명의 범위로부터 벗어남 없이 실시형태들에 대한 다양한 변경들이 행해질 수 있고, 물론 이러한 변경들이 본 발명의 범위로도 포함된다.
예를 들어, 상기 실시형태들에서, ESD 보호층 (12b) 이 하부층에 제공되고 공통 모드 필터층 (12a) 이 상부층에 제공되나, ESD 보호층 (12b) 이 상부층에 제공되고 공통 모드 필터층 (12a) 이 하부층에 제공될 수 있다. 이 경우에, ESD 보호층 (12b) 은 공통 모드 필터층 (12a) 의 상부 표면 상에 형성된다. 따라서, 공통 모드 필터층의 상부 표면은 충분한 평탄도를 가질 필요가 있다.
상기 실시형태들에서, 대체로 장방형 나선형 도체 (직선에 의해 형성된 앵글 패턴) 가 이용되나, 대체로 원형 나선형 도체 (곡선에 의해 형성된 라운드 패턴) 가 이용될 수 있다. 라운드 패턴이 이용되는 경우, 갭 전극들은 임의의 패턴이 형성되지 않는 오픈 영역에 쉽게 형성될 수 있다.
도 1 은 본 발명의 제 1 실시형태에 따른 복합 전자 디바이스의 외부 구성을 도시한 개략적 사시도이다.
도 2 는 복합 전자 디바이스 (100) 의 구성을 도시한 회로도이다.
도 3 은 복합 전자 디바이스 (100) 의 층 구조의 일례를 도시한 개략적 분해 사시도이다.
도 4 는 갭 전극들 (28 및 29) 과 다른 도체 패턴들 간의 위치 관계를 도시한 개략적 평면도이다.
도 5a 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 일례를 도시한 개략적 평면도이다.
도 5b 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 일례를 도시한 개략적 단면도이다.
도 6 은 ESD 보호 소자의 원리를 설명하는 개략도이다.
도 7 은 복합 전자 디바이스의 제조 단계를 도시한 흐름도이다.
도 8a 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 다른 예를 도시한 개략적 평면도이다.
도 8b 는 ESD 보호층 (12b) 내의 제 1 갭 전극 (28) 부근의 층 구조의 다른 예를 도시한 개략적 단면도이다.
도 9 는 본 발명의 제 2 실시형태에 따른 복합 전자 디바이스 (200) 의 층 구조를 도시한 개략적 사시도이다.
도 10 은 본 발명의 제 3 실시형태에 따른 복합 전자 디바이스 (300) 의 층 구조를 도시한 개략적 사시도이다.
도 11 은 본 발명의 제 4 실시형태에 따른 복합 전자 디바이스 (400) 의 구성을 도시한 회로도이다.
도 12 는 복합 전자 디바이스 (400) 의 층 구조의 일례를 도시한 개략적 분해 사시도이다.
도 13 은 일반적 차동 송신 회로의 회로도이다.
도 14 는 종래의 ESD 대책 회로를 도시한 회로도이다.
*부호의 설명*
1, 2, 7: 신호 라인
3: 출력 버퍼
4: 입력 버퍼
5: 공통 모드 초크 코일
6: IC
8: 코일
9: ESD 보호 디바이스
100, 200, 300, 400: 복합 전자 디바이스
10a ~ 10d: 제 1 내지 제 4 측면
11a, 11b: 제 1 및 제 2 자성 기판
12: 기능층
12a: 공통 모드 필터층
12b: ESD 보호층
13a ~ 13f: 제 1 내지 제 6 단자 전극
14a, 14b: 인덕터 소자
15a, 15b: 제 1 및 제 2 ESD 보호 소자
16a ~ 16e: 절연층
16f: 자성층
16g: 접착층
17, 18: 제 1 및 제 2 나선형 도체
19, 20, 23, 24: 제 1 내지 제 4 리드 도체
21, 22: 제 1 및 제 2 콘택-홀 도체
25: 개구
26: 자성 물질
27: 베이스 절연층
28, 29, 36, 37: 제 1 내지 제 4 갭 전극
28a, 28b: 전극
28G, 29G: 갭
30, 34: ESD 흡수층
32: 절연성 무기 재료
33: 도전성 무기 재료
Claims (19)
- 복합 전자 디바이스로서,2 개의 자성 기판들 사이에 형성된 인덕터 소자 및 ESD (electrostatic discharge) 보호 소자를 구비하고,상기 인덕터 소자는 수지로 이루어진 절연층들, 및 상기 절연층들 상에 형성된 도체 패턴들을 포함하고,상기 ESD 보호 소자는,베이스 절연층;한 쌍의 전극들로서 상기 전극들 사이에 갭이 형성되도록 상기 베이스 절연층 상에 배열된, 상기 전극들; 및적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하며,상기 ESD 흡수층은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 불연속적으로 분산된 복합체로서, 상기 전극들이 형성된 상기 베이스 절연층의 표면에 아일랜드 형상으로 분산된 도전성 무기 재료의 층과, 상기 도전성 무기 재료를 덮는 절연성 무기 재료의 층의 적층 구조인, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 인덕터 소자의 도체 패턴들은 적층 방향에 수직인 평면 상에 형성된 제 1 및 제 2 나선형 도체들을 포함하고,상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 공통 모드 필터를 구성하고, 서로 자기적으로 결합되는, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 ESD 보호 소자의 정전용량은 0.35㎊ 이하인 값을 갖는, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 수지는 폴리이미드 수지 및 에폭시 수지 중 하나이고,상기 절연성 무기 재료는 A12O3, TiO2, SiO2, ZnO, In2O3, NiO, CoO, SnO2, V2O5, CuO, MgO, ZrO2, AlN, BN 및 SiC 의 그룹으로부터 선택된 적어도 한 종류인, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 도전성 무기 재료는 C, Ni, Cu, Au, Ti, Cr, Ag, Pd 및 Pt 의 그룹으로부터 선택된 적어도 한 종류의 금속 또는 이들 금속들의 금속 화합물인, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 전극들은 상기 자성 기판들 중 하나의 표면 상에 상기 베이스 절연층을 개재하여 형성되는, 복합 전자 디바이스.
- 제 6 항에 있어서,상기 인덕터 소자의 도체 패턴들은 적층 방향에 수직인 평면 상에 형성된 제 1 및 제 2 나선형 도체들을 포함하고,상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 공통 모드 필터를 구성하고, 서로 자기적으로 결합되며,상기 전극들 사이에 제공된 상기 갭은 상기 적층 방향으로부터 볼 때 상기 인덕터 소자의 도체 패턴들과 중첩되지 않도록 배열되는, 복합 전자 디바이스.
- 제 1 항에 있어서,상기 전극들 사이에 형성된 상기 갭은 적층 방향으로부터 볼 때 상기 인덕터 소자의 도체 패턴들과 중첩되지 않도록 배열되는, 복합 전자 디바이스.
- 제 8 항에 있어서,상기 인덕터 소자의 도체 패턴들은 상기 적층 방향에 수직인 평면 상에 형성된 제 1 및 제 2 나선형 도체들을 포함하고, 상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 공통 모드 필터를 구성하고, 서로 자기적으로 결합되는, 복합 전자 디바이스.
- 제 8 항 또는 제 9 항에 있어서,상기 전극들은 상기 자성 기판들 중 하나의 표면 상에 상기 베이스 절연층을 개재하여 형성되는, 복합 전자 디바이스.
- 복합 전자 디바이스로서,2 개의 자성 기판들 사이에 제공된 공통 모드 필터층 및 ESD (electrostatic discharge) 보호층을 구비하고,상기 공통 모드 필터층은 수지로 이루어지는 제 1 및 제 2 절연층, 상기 제 1 절연층 상에 형성된 제 1 나선형 도체, 및 상기 제 2 절연층 상에 형성된 제 2 나선형 도체를 포함하고,상기 ESD 보호층은 상기 제 1 나선형 도체의 일단에 접속된 제 1 ESD 보호 소자, 및 상기 제 2 나선형 도체의 일단에 접속된 제 2 ESD 보호 소자를 포함하고,상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 적층 방향에 수직인 평면 방향에 형성되고, 서로 자기적으로 결합되도록 배열되고,상기 제 1 ESD 보호 소자 및 상기 제 2 ESD 보호 소자 각각은,한 쌍의 전극들로서 상기 전극들 사이에 갭이 형성되도록 베이스 절연층 상에 배열된, 상기 전극들; 및적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하며,상기 ESD 흡수층은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 불연속적으로 분산된 복합체로서, 상기 전극들이 형성된 상기 베이스 절연층의 표면에 아일랜드 형상으로 분산된 도전성 무기 재료의 층과, 상기 도전성 무기 재료를 덮는 절연성 무기 재료의 층의 적층 구조인, 복합 전자 디바이스.
- 제 11 항에 있어서,상기 제 1 나선형 도체의 타단에 접속된 제 3 ESD 보호 소자; 및상기 제 2 나선형 도체의 타단에 접속된 제 4 ESD 보호 소자를 더 구비하고,상기 제 3 ESD 보호 소자 및 상기 제 4 ESD 보호 소자는 상기 제 1 ESD 보호 소자 및 상기 제 2 ESD 보호 소자의 구성과 동일한 구성을 갖는, 복합 전자 디바이스.
- 제 11 항에 있어서,상기 전극들은 상기 자성 기판들 중 하나의 표면 상에 상기 베이스 절연층을 개재하여 형성되는, 복합 전자 디바이스.
- 제 11 항에 있어서,상기 전극들 사이에 형성된 갭들은 적층 방향으로부터 볼 때 상기 공통 모드 필터층의 상기 제 1 나선형 도체 및 상기 제 2 나선형 도체와 중첩되지 않도록 배열되는, 복합 전자 디바이스.
- 제 12 항에 있어서,상기 전극들은 상기 자성 기판들 중 하나의 표면 상에 상기 베이스 절연층을 개재하여 형성되는, 복합 전자 디바이스.
- 한 쌍의 신호 라인들과 복합 전자 디바이스의 접속 구조로서,상기 복합 전자 디바이스는 2 개의 자성 기판들 사이에 형성된 인덕터 소자 및 ESD (electrostatic discharge) 보호 소자를 포함하고,상기 인덕터 소자는 수지로 이루어진 절연층들, 및 상기 절연층들 상에 형성된 도체 패턴들을 포함하고,상기 ESD 보호 소자는,베이스 절연층;한 쌍의 전극들로서 상기 전극들 사이에 갭이 형성되도록 상기 베이스 절연층 상에 배열된, 상기 전극들; 및적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하고,상기 ESD 흡수층은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 불연속적으로 분산된 복합체로서, 상기 전극들이 형성된 상기 베이스 절연층의 표면에 아일랜드 형상으로 분산된 도전성 무기 재료의 층과, 상기 도전성 무기 재료를 덮는 절연성 무기 재료의 층의 적층 구조이고,상기 인덕터 소자의 도체 패턴들은 적층 방향에 수직인 평면 상에 형성된 제 1 및 제 2 나선형 도체들을 포함하고,상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 공통 모드 필터를 구성하고, 서로 자기적으로 결합되며,상기 제 1 나선형 도체의 일단과 상기 제 2 나선형 도체의 일단은 상기 한 쌍의 신호 라인들의 입력측에 접속되는, 접속 구조.
- 한 쌍의 신호 라인들과 복합 전자 디바이스의 접속 구조로서,상기 복합 전자 디바이스는 2 개의 자성 기판들 사이에 제공된 공통 모드 필터층 및 ESD (electrostatic discharge) 보호층을 포함하고,상기 공통 모드 필터층은 수지로 이루어진 제 1 및 제 2 절연층들, 상기 제 1 절연층 상에 형성된 제 1 나선형 도체, 및 상기 제 2 절연층 상에 형성된 제 2 나선형 도체를 포함하고,상기 ESD 보호층은 상기 제 1 나선형 도체의 일단에 접속된 제 1 ESD 보호 소자, 및 상기 제 2 나선형 도체의 일단에 접속된 제 2 ESD 보호 소자를 포함하고,상기 제 1 나선형 도체 및 상기 제 2 나선형 도체는 적층 방향에 수직인 평면 방향에 형성되고, 서로 자기적으로 결합되도록 배열되고,상기 제 1 ESD 보호 소자 및 상기 제 2 ESD 보호 소자 각각은,한 쌍의 전극들로서 상기 전극들 사이에 갭이 형성되도록 베이스 절연층 상에 배열된 상기 전극들; 및적어도 상기 전극들 사이에 배열된 ESD 흡수층을 포함하고,상기 ESD 흡수층은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 불연속적으로 분산된 복합체로서, 상기 전극들이 형성된 상기 베이스 절연층의 표면에 아일랜드 형상으로 분산된 도전성 무기 재료의 층과, 상기 도전성 무기 재료를 덮는 절연성 무기 재료의 층의 적층 구조이며,상기 제 1 나선형 도체의 일단과 상기 제 2 나선형 도체의 일단은 상기 한 쌍의 신호 라인들의 입력측에 접속되는, 접속 구조.
- 복합 전자 디바이스를 제조하는 방법으로서,제 1 자성 기판의 표면 상에 ESD (electrostatic discharge) 보호층을 형성하는 단계;상기 ESD 보호층의 표면 상에 공통 모드 필터층을 형성하는 단계; 및상기 공통 모드 필터층의 표면 상에 제 2 자성 기판을 형성하는 단계를 포함하고,상기 ESD 보호층을 형성하는 단계는,상기 제 1 자성 기판의 표면 상에 베이스 절연층을 형성하는 단계;한 쌍의 전극들로서 상기 전극들 사이에 갭이 형성되도록 상기 베이스 절연층의 표면 상에 배열된 상기 전극들을 형성하는 단계; 및적어도 상기 전극들 사이에 배열된 ESD 흡수층을 형성하는 단계를 포함하고,상기 ESD 흡수층은 절연성 무기 재료의 매트릭스 내에 도전성 무기 재료가 불연속적으로 분산된 복합체로서, 상기 전극들이 형성된 상기 베이스 절연층의 표면에 아일랜드 형상으로 분산된 도전성 무기 재료의 층과, 상기 도전성 무기 재료를 덮는 절연성 무기 재료의 층의 적층 구조인, 복합 전자 디바이스 제조 방법.
- 제 18 항에 있어서,상기 공통 모드 필터층을 형성하는 단계는, 수지로 이루어진 절연층들 및 도체 패턴들을 교대로 형성하는 단계를 포함하고,상기 절연층들, 상기 도체 패턴들, 상기 베이스 절연층 및 상기 전극들은 박막 형성 방법에 의해 형성되는, 복합 전자 디바이스 제조 방법.
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