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KR101174056B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101174056B1
KR101174056B1 KR1020097010192A KR20097010192A KR101174056B1 KR 101174056 B1 KR101174056 B1 KR 101174056B1 KR 1020097010192 A KR1020097010192 A KR 1020097010192A KR 20097010192 A KR20097010192 A KR 20097010192A KR 101174056 B1 KR101174056 B1 KR 101174056B1
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flexible circuit
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semiconductor device
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다카오 야마자키
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닛본 덴끼 가부시끼가이샤
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Abstract

품질 보증된 (검사가 끝난 것), 시판되는 칩 사이즈 패키지를 적층 가능한 저비용의 반도체 장치이며, 또한 코플래너러티의 값이 작고 실장 신뢰성이 우수한 반도체 장치를 제공한다. 가요성 회로 기판이 반도체 패키지 측면의 적어도 일부와 접착되고, 또한 반도체 패키지의 땜납 볼 탑재면측에 위치하는 가요성 회로 기판이, 반도체 패키지의 외단부보다 내측인 영역에서 절곡되어 있는 것을 특징으로 하는 반도체 장치 및 그 제조 방법이다.
반도체 장치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS FABRICATION METHOD}
기술분야
[관련 출원의 기재]
본 발명은, 일본 특허 출원 : 일본 특허 출원 2007-242396호 (2007 년 9 월 19 일 출원) 의 우선권 주장에 기초하는 것으로서, 동일 출원의 전체 기재 내용은 인용에 의해 본서에 도입되어 기재되어 있는 것으로 한다.
본 발명은, 주로 복수의 반도체 패키지나 수동 부품을 조합하여, 그것들을 3 차원적으로 실장한 고밀도 실장 반도체 장치에 관한 것이다.
배경기술
도 28 에 나타내는 3 차원 실장형 반도체 장치 (200) 는, 미국 특허 US6576992 (특허 문헌 1) 에 기재된 종래의 3 차원 실장형 반도체 장치로, 제 1 BGA (볼ㆍ그리드ㆍ어레이) 타입의 CSP (칩 사이즈 패키지) (201) 가 제 1 가요성 회로 기판 (203) 및 제 2 가요성 회로 기판 (204) 에 실장되고, 그들 가요성 회로 기판을 절곡하여 제 1 CSP 의 이면 (제 1 CSP (201) 에 있어서, 땜납 볼 (205) 이 실장되어 있는 면과는 표리 반대측 면) 과 접착제 (206) 로 접착 고정시키고, 접착제로 고정된 제 1 및 제 2 가요성 회로 기판 (203, 204) 위에 제 2 CSP (202) 가 실장되어 있는 3 차원 실장형 반도체 장치이며, 2 개의 CSP 를 2 차원적으로 평면 실장한 경우와 비교하여 CSP 의 실장 점유 면적이 거의 1 개의 CSP 의 실장 면적에 동일해지므로, 이들 CSP 를 사용한 전자 기기의 소형화를 실현할 수 있는 하나의 솔루션으로 되어 있다.
또 디바이스를 입수한 시점에서 검사가 끝나고 품질이 보증된 CSP 를 사용한 3 차원 실장형 반도체 장치이기 때문에, 반도체 칩의 제조업자가 아니더라도 디바이스 (여기서는 CSP) 의 입수가 용이하고 (반도체 메이커 이외의 제조 업자가 베어 칩을 입수하는 것은 일반적으로 곤란하다), 또한 제조자측에서의 검사 비용을 대폭 삭감할 수 있므로, 반도체 메이커가 아닌 기기ㆍ부품 메이커라도 디바이스를 자유롭게 조합하여 다종 다양하게 소형이면서 저비용의 3 차원 실장형 반도체 장치를 제조할 수 있다는 장점이 있다.
그 외, 일본 공개특허공보 2002-76263호 (특허 문헌 2) 에서는, 플렉시블 기판에 보강 패턴을 형성함으로써, 절곡 위치를 조절하는 기술이 개시되어 있다. 또, 일본 공개특허공보 평10-112478호 (특허 문헌 3) 에서는, 가열시에 BGA 패키지에 발생하는 휨을 접착제 또는 스페이서를 사용하여 억제하는 실장 방법이 개시되어 있다.
특허 문헌 1 : 미국 특허 US6576992
특허 문헌 2 : 일본 공개특허공보 2002-76263호
특허 문헌 3 : 일본 공개특허공보 평10-112478호
발명의 개시
발명이 해결하고자 하는 과제
이상의 특허 문헌 1～3 의 개시 사항은 본서에 인용에 의해 되입되어 기재되어 있는 것으로 한다. 이하에 본 발명에 의한 관련 기술의 분석을 제공한다.
종래의 기술에서는 도 28 에 나타내는 바와 같이 CSP 의 측면 (207) 과 제 1 가요성 회로 기판 (203) 및 제 2 가요성 회로 기판이 접착되어 있지 않기 때문에, 제 1 및 제 2 가요성 회로 기판 (203, 204) 이 고정되어 있지 않은 영역 (208) 이 길다 (일반적인 BGA 타입의 CSP 의 외형 치수로부터 추정하여 2～3mm). 이와 같이 가요성 회로 기판이 CSP 와 고정되어 있지 않은 영역 (208) 이 길면, 상하의 CSP 를 땜납 볼 (205) 로 접속할 때의 리플로우 공정에 있어서, 땜납 볼 (205) 이 재용융되었을 때에 CSP 와 고정되어 있지 않은 영역 (208) 의 가요성 회로 기판이 움직이기 쉬워져서, 재용융 후에 굳어진 후의 땜납 형상의 편차 (특히 높이 방향의 편차) 가 커져, CSP 로서의 평탄성이 나빠질 (땜납 볼 (205) 의 코플래너러티의 값이 크다) 가능성이 있다.
더욱 상세하게 말하면, 땜납 볼의 코플래너러티의 값이 약 0.1mm 이상으로 악화되면, 땜납의 접속 불량이 발생하는 것이 일반적으로 알려져 있고, CSP 에 있어서의 땜납 볼의 코플래너러티는 약 0.1mm 이하로 할 필요가 있다. 종래의 기술과 같이 가요성 회로 기판 (203, 204) 이 고정되어 있지 않은 영역 (208) 이 긴 구조에서는 0.1mm 이하의 코플래너러티를 실현하기 어려워, 3 차원 실장형 반도체 장치의 실장 불량 (땜납의 미접속 불량) 률이 높아질 가능성이 있다.
또, 특허 문헌 2 에 개시된 방법에서는, 특정 장소에서 절곡하기 위해서는 광범위하게 강성이 높은 보강 패턴이 필요해지고, 배선 패턴 설계의 자유도가 저하 됨과 함께 비용 증가의 원인이 된다. 특허 문헌 3 에 개시 방법은 휨을 억제하는 방법이지만, 이것을 절곡 위치의 조정에 사용하는 경우에서도 이것과 동일한 문제가 발생한다.
본 발명의 하나의 목적은 품질 보증된 (검사가 끝난 것), 시판되는 칩 사이즈 패키지를 적층 가능한 저비용의 반도체 장치이며, 또한 코플래너러티의 값이 작고 실장 신뢰성이 우수한 반도체 장치를 제공하는 것에 있다. 또, 다른 목적으로서 본 발명의 반도체 장치를 사용함으로써, 소형화, 고성능화, 고기능화를 실현한 저비용의 전자 기기를 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명의 반도체 장치에서는 먼저 가요성 회로 기판이 CSP 의 측면의 적어도 일부와 접착되어 있는 것을 특징으로 하고 있다.
그러나, 가요성 회로 기판이 CSP 의 측면의 적어도 일부와 접착되어 있는 것만으로는 종래 기술의 코플래너러티를 개선할 수 없다는 것이 발명자의 실험에서 밝혀졌다. 구체적으로는 가요성 회로 기판이 CSP 의 측면과 접착되어 있는 경우에도, 도 29 와 같이 가요성 회로 기판 (209) 이 최외부의 땜납 볼의 끝 (213) 에서 절곡되어 조립된 경우, 도 29 중의 타원형으로 둘러싼 부분의 가요성 회로 기판 (211) 에, 땜납 볼의 높이 방향 (212) 성분의 장력이 가해져 있기 때문에, 후 공정인 리플로우 공정에서 땜납 볼이 재용융되었을 때에 그 장력에 의해 특히 최외부의 땜납은 원래의 형상보다 높이가 낮아져 (그 장력이 땜납을 찌그러뜨리는 방향의 힘이 된다), CSP 의 평탄성이 악화된다는 (코플래너러티의 값이 커진다) 과제가 있다는 것을 알 수 있었다.
따라서, 본 발명에 관련된 반도체 장치의 하나의 시점에 있어서, 가요성 회로 기판이 반도체 패키지 측면의 적어도 일부와 접착되고, 또한 반도체 패키지의 땜납 볼 탑재면측에 위치하는 상기 가요성 회로 기판이, 상기 반도체 패키지의 외단부보다 내측의 영역 (25) 에서 절곡되어 있는 것을 특징으로 하고 있다. 또한, 상기 반도체 패키지에 탑재된 최외부의 땜납 볼 (24) 보다 외측인 영역 (26) 에서 절곡되어 있는 것을 특징으로 하고 있다.
가요성 회로 기판의, 상기 최외부의 땜납 볼보다 외측에서 절곡된 부분에서부터 상기 반도체 패키지의 측면까지의 부분과, 상기 최외부의 땜납 볼이 서로 접촉되지 않는 것이 바람직하다.
또, 가요성 회로 기판의 표면 중 반도체 패키지와 접속되는 측의 편면 상의 영역으로서, 반도체 패키지의 측면, 및 반도체 패키지의 외부 단자면과는 표리 반대면과 접촉하는 영역의 적어도 일부에 접착층이 형성되어 있는 것이 바람직하다.
또, 반도체 패키지의 측면 및 반도체 패키지의 외부 단자면과는 표리 반대면 중, 가요성 회로 기판과 접촉하는 영역의 적어도 일부에 접착층을 형성해도 된다.
접착층으로서 사용하는 재료는 열가소성 수지가 바람직하고, 열가소성 수지의 두께는 20㎛ 이상인 것이 바람직하다.
열가소성 수지는 유리 전이 온도가 70℃～140℃ 인 열가소성의 폴리이미드 수지인 것이 바람직하다. 또한, 이 상한치, 하한치는 그만큼 엄밀함을 필요로 하는 것은 아니다. 유리 전이 온도가 이 범위이면 일반적으로 약 150℃～220℃ (일반적으로 유리 전이 온도보다 약 80℃ 이상 높은 온도에서 접착이 가능해진 다. 유리 전이 온도는 탄성률이 저하되는 변곡점이며, 유리 전이 온도에서는 재료가 충분히 부드러워지지 않아 충분한 접착을 할 수 없다) 에서 접착이 가능하고, 이 온도는 일반적으로 반도체 패키지의 땜납 볼에 사용되고 있는 SnAg 계의 Pb 프리 땜납의 융점 이하이므로, 열가소성 수지를 사용하여 가요성 회로 기판과 반도체 패키지를 접착시킬 때의 가열에 의해 반도체 패키지의 땜납 볼이 용융되는 경우가 없다. 한편, 유리 전이 온도가 약 140℃ 를 초과하는 열가소성 수지를 사용하여 반도체 패키지와 가요성 회로 기판을 접착시키기 위해서는, 약 220℃ 를 초과하는 온도까지 가열할 필요가 있고, 그 경우, SnAg 계 합금의 땜납 볼이 용융되어, 접착시킬 때의 압력에 의해, 인접하는 땜납과 쇼트되어 버린다는 문제가 발생한다. 또 유리 전이 온도의 하한이 70℃ 인 근거는 반도체 디바이스의 동작 보증 온도는 일반적으로 약 70℃ 이므로, 유리 전이 온도가 반도체 장치의 사용 최대 환경 온도 (동작 보증 온도인 약 70℃) 이상이면 박리될 우려도 없기 때문이다.
또 접착층으로서 사용하는 재료는 열경화 전의 열경화성 수지이어도 상관없다. 단 열가소성 수지를 사용하는 경우와 달리, 열경화 전의 열경화성 수지를 가요성 회로 기판에 임시 접착시키기 전, 및 임시 접착시킨 후 CSP 와 접착시키기 전의 보관은 냉장 보관할 필요가 있어 (실온에서 방치해 두면 열경화가 진행되어 버리기 때문), 가요성 회로 기판의 보관 방법에 주의할 필요가 있다. 열경화성 수지의 두께도 20㎛ 이상인 것이 바람직하다.
또, 가요성 회로 기판과 반도체 패키지 사이에 언더 필 수지가 충전되어 있지 않아도 실시할 수 있다.
또한, 반도체 패키지 또는 수동 부품 (콘덴서, 저항, 인덕터) 을 복수 조합하여 적층시킨 3 차원 실장형 패키지를 제조할 때에는, 본 발명의 CSP 를 적어도 1개 이상 포함하는 것이 바람직하고, 이와 같은 3 차원 실장형 패키지를 회로 기판, 모듈, 전자 기기에 실장하는 것이 바람직하다.
본 발명에 관련된 제조 방법의 하나의 시점에 있어서, 반도체 패키지와 가요성 회로 기판이 땜납 볼을 통하여 접속되어 일체가 된 디바이스의 가요성 회로 기판을, 반도체 패키지의 외단부보다 내측인 영역에서 가열하면서 절곡하여, 반도체 패키지의 측면 및 그 반도체 패키지의 외부 단자면과는 표리 반대면에 접착시키는 공정을 포함하는 것을 특징으로 한다. 또한, 최외부의 땜납 볼보다 외측인 영역에서 절곡하는 것이 바람직하다.
또 이 방법은, 반도체 패키지와 가요성 회로 기판 사이의, 반도체 패키지의 외단부보다 내측이고 또한 최외부의 땜납 볼보다 외측인 영역에 지지체를 삽입하는 공정과, 가요성 회로 기판을 가열하면서 지지체의 단부에서 절곡하여 반도체 패키지의 측면 및 반도체 패키지의 외부 단자면과는 표리 반대면에 접착시키는 공정과, 가요성 회로 기판을 절곡한 후에 지지체를 제거하는 공정을 가질 수 있다. 지지체를 따라 절곡함으로써, 가요성 회로 기판의 절곡 위치를 양호한 정밀도로 결정할 수 있다.
더욱 상세하게, 반도체 패키지와 가요성 회로 기판을 반도체 패키지에 탑재되어 있는 땜납 볼을 통하여 접속하는 공정과, 반도체 패키지와 가요성 회로 기판이 일체가 된 디바이스를 히터 스테이지 상에 고정시키는 공정과, 반도체 패키지와 가요성 회로 기판 사이에 지지체를 삽입하는 공정과, 가요성 회로 기판을 가열하면 서 지지체의 단부에서 절곡하여 반도체 패키지의 측면 및 반도체 패키지의 외부 단자면과는 표리 반대면에 접착시키는 공정과, 가요성 회로 기판을 절곡한 후에 지지체를 제거하는 공정을 가질 수 있다.
지지체를 제거하기 전에, 가요성 회로 기판의 최표면에 있는 절연층의 유리 전이 온도 이하까지 히터 스테이지를 냉각시키는 공정이 포함되어 있는 것이 바람직하다.
또, 지지체는 ㄷ 자형의 형상이 바람직하다.
또, 지지체의 두께는 CSP 와 가요성 회로 기판의 간극의 두께보다 얇고, 지지체의 외형 사이즈는 CSP 의 외형 사이즈보다 작은 것이 바람직하다.
또, 지지체의 표면 상이며, 적어도 가요성 회로 기판과 접촉하는 면에 홈이 형성되어 있는 것이 바람직하다.
또, 지지체의 표면 상이며, 적어도 가요성 회로 기판과 접촉하는 면에 비점착제층이 형성되어 있는 것이 바람직하다.
비점착제는 4 불화 에틸렌 수지 (PTFE), 4 불화 에틸렌ㆍ퍼플루오로알콕시에틸렌 공중합체 수지 (PFA), 4 불화 에틸렌ㆍ6 불화 프로필렌 공중합체 수지 (FEP) 중 어느 하나인 것이 바람직하다.
또, 가요성 회로 기판의, 반도체 패키지의 외단부가 되는 영역보다 내측의 영역으로서 또한 반도체 패키지에 탑재된 최외부의 땜납 볼보다 외측인 영역에 미리 접음선을 형성하는 공정을 포함할 수 있다.
또, 반도체 패키지와 가요성 회로 기판이 일체가 된 디바이스를 히터 스테이 지 상에 고정시키고, 가요성 회로 기판을 절곡하는 것이 바람직하다. 이로써, 가요성 회로 기판을 고정시키면서 가열할 수 있다.
또한, 히터 스테이지는 흡착 수단을 갖고, 디바이스를 흡착 수단에 의해 흡착 고정시킨 상태에서 가요성 회로 기판을 절곡하는 것이 바람직하다. 히터 스테이지의 흡착 영역을 분할 제어함으로써, 가요성 회로 기판을 히터 스테이지 상에 흡착 수단에 의해 강하게 흡착 고정시키고, 절곡하고자 하는 지점보다 외측인 영역에 있는 가요성 회로 기판의 부분은 히터 스테이지 상에서 흡착 고정되어 있지 않은 상태로 함으로써, 원하는 지점을 절곡할 수 있다. 흡착 수단으로는 예를 들어 진공 흡착이 바람직하다.
발명의 효과
본 발명에 관련된 반도체 장치는 품질 보증된 (검사가 끝난 것), 시판되는 칩 사이즈 패키지를 적층 가능한 저비용의 반도체 장치이고, 또한 코플래너러티의 값이 작고 실장 신뢰성이 우수하다. 또, 본 발명의 반도체 장치를 사용함으로써, 소형화, 고성능화, 고기능화를 실현한 저비용의 전자 기기를 제조할 수 있다.
도면의 간단한 설명
도 1 (a) 는 본 발명의 실시형태 1 에 관련된 반도체 장치의 단면도이다. 도 1 (b) 는 CSP 의 영역 (25) 과 영역 (26) 의 관계를 나타내는 도면이다.
도 2 (a) 는 본 발명의 실시형태 1 에 관련된 가요성 회로 기판 중, 솔더레지스트 상에 접착층을 탑재한 경우의 층 구성을 나타내는 단면도이다. 도 2 (b) 는 본 발명의 실시형태 1 에 관련된 가요성 회로 기판 중, 층간 절연층 위에 접착층을 탑재한 경우의 층 구성을 나타내는 단면도이다.
도 3 은 본 발명의 실시형태 1 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4 는 본 발명의 실시형태 1 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 5 는 홈을 형성한 지지체의 단면도이다.
도 6 은 본 발명의 실시형태 1 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 7 은 본 발명의 실시형태 1 에 관련된 반도체 장치의 완성 후의 단면도이다.
도 8 은 본 발명의 실시형태 1 에 관련된 반도체 장치의 변형예를 나타내는 단면도이다.
도 9 는 본 발명의 실시형태 4 에 관련된 반도체 장치의 단면도이다.
도 10 은 본 발명의 실시형태 4 에 관련된 가요성 회로 기판의 층 구성을 나타내는 단면도이다.
도 11 은 본 발명의 실시형태 4 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 12 는 본 발명의 실시형태 5 에 관련된 반도체 장치의 단면도이다.
도 13 은 본 발명의 실시형태 5 에 관련된 반도체 장치의 제조법을 나타내는 단면도이다.
도 14 는 본 발명의 실시형태 5 에 관련된 반도체 장치의 제조법을 나타내는 단면도이다.
도 15 는 본 발명의 실시형태 5 에 관련된 반도체 장치의 제조법을 나타내는 단면도이다.
도 16 은 본 발명의 실시형태 6 에 관련된 반도체 장치의 단면도이다.
도 17 은 본 발명의 실시형태 7 에 관련된 반도체 장치의 단면도이다.
도 18 은 본 발명의 실시형태 8 에 관련된 반도체 장치의 단면도이다.
도 19 는 본 발명의 실시형태 9 에 관련된 반도체 장치의 단면도이다.
도 20 은 본 발명의 실시형태 9 에 관련된 반도체 장치에 있어서, 가요성 회로 기판 상에 2 개의 CSP 를 실장한 경우의 평면도이다.
도 21 은 본 발명의 실시형태 9 에 관련된 반도체 장치에 있어서, 가요성 회로 기판 상에 4 개의 CSP 를 실장한 경우의 평면도이다.
도 22 는 본 발명의 실시형태 9 에 관련된 반도체 장치의 제조 공정에 있어서, CSP 와 가요성 회로 기판의 간극에 지지체를 삽입한 상태를 CSP 의 땜납 볼 탑재면과는 표리 반대면측에서 본 평면도이다.
도 23 은 지지체의 2 종류의 형상예를 나타낸 평면도이다.
도 24 는 본 발명에 관련된 실시예 1 에 사용한 CSP 의 외형 치수를 나타내는 땜납 볼 탑재면측에서 본 평면도이다.
도 25 는 제 1 CSP (1) 의 땜납 볼 탑재면 상에 지지체를 겹쳤을 때의 평면도이다.
도 26 은 지지체 표면에 테프론 (등록 상표) 코팅한 지점을 나타내는 평면도와 단면도이다.
도 27 은 본 발명의 실시예 2 에 관련된 회로 기판을 나타내는 평면도이다.
도 28 은 종래의 반도체 장치를 나타낸 단면도이다.
도 29 는 발명자의 지견에 의한 본 발명에 유사한 구조의 반도체 장치로, 가요성 회로 기판이 최외부의 땜납 볼의 끝에서 절곡된 구조를 갖는 반도체 장치의 단면도이다.
도 30 은 본 발명의 실시형태 2 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 31 은 본 발명의 실시형태 2 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 32 는 본 발명의 실시형태 2 에 관련된 반도체 장치의 제조에 사용하는 히터 스테이지를 나타내는 사시도이다.
도 33 은 본 발명의 실시형태 2 에 관련된 반도체 장치의 제조에 사용하는 히터 스테이지 상에 가요성 회로 기판을 고정시켜 절곡했을 때의 모습을 나타내는 사시도이다 (반도체 패키지는 실제로는 가요성 회로 기판과 접속되어 있으나, 생략되어 있다).
도 34 는 본 발명의 실시형태 3 에 관련된 반도체 장치의 제조 방법을 나타내는 것이며, 가요성 회로 기판에 미리 접음선을 형성하는 공정을 나타내는 도면이다.
도 35 는 본 발명의 실시형태 3 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 36 은 본 발명의 실시형태 3 에 관련된 반도체 장치의 제조 방법을 나타내는 단면도이다.
부호의 설명
1 제 1 BGA 타입의 CSP
2 제 2 BGA 타입의 CSP
3 가요성 회로 기판
4 접착층
5 땜납 볼
6 솔더레지스트
7 외부 단자
8 층간 절연층
9 땜납 볼 탑재면과는 표리 반대면
10 히터 스테이지
11 가요성 회로 기판 중 접착층 이외의 부분
12 지지체
13 CSP 와 가요성 회로 기판의 간극
14 지지체의 외형 치수
15 CSP 의 외형 치수
16 지지체의 내경 치수
17 CSP 의 최외부의 땜납 볼의 끝에서 끝까지의 거리
18 지지체의 단부
19 CSP 의 측면
20 CSP 의 측면의 일부분
21 CSP 의 측면 중, 땜납 볼 탑재면에 가까운 영역
22 가압 툴
23 땜납 볼 탑재면
24 CSP 의 최외부의 땜납 볼
25 CSP 의 외단부보다 내측의 영역
26 CSP 의 외단부보다 내측이고 CSP 의 최외부의 땜납 볼보다 외측인 영역
27 플럭스
28 본 발명의 실시형태 1 의 반도체 장치
29 BGA 타입 이외의 반도체 패키지
30 리드 단자
31 제 3 BGA 타입의 CSP
32 수동 부품 (콘덴서, 저항, 인덕터)
33 제 1 외부 단자
34 제 2 외부 단자
35 제 4 BGA 타입의 CSP
36 반도체 패키지
37 제 1 CSP 의 외단부에서 제 2 CSP 의 외단부까지의 폭
38 제 1 CSP 의 최외부의 땜납 볼의 끝에서 제 2 CSP 의 최외부의 땜납 볼의 끝까지의 거리
39 제 1 CSP 와 가요성 회로 기판의 간극
40 제 2 CSP 와 가요성 회로 기판의 간극
41 실시예 1 을 제조하기 위해서 사용한 CSP
42 지지체의 표면 상에서 가요성 회로 기판과 접촉하는 면
43 홈
44 비점착제층
45 가요성 회로 기판과 접촉하는 면
46 회로 기판
47 본 발명의 실시예 1 의 반도체 장치
48 진공 흡착용 구멍
49 가요성 회로 기판 중 절곡하고자 하는 지점
50 히터 스테이지 상에서 가요성 회로 기판을 고정시키고 있는 영역
200 종래의 반도체 장치
201 제 1 BGA 타입의 CSP
202 제 2 BGA 타입의 CSP
203 제 1 가요성 회로 기판
204 제 2 가요성 회로 기판
205 땜납 볼
206 접착제
207 제 1 BGA 타입의 CSP 의 측면
208 가요성 회로 기판이 고정되어 있지 않은 영역
209 가요성 회로 기판
210 최외부의 땜납 볼
211 땜납 볼의 높이 방향의 성분의 장력이 가해져 있는 부분의 가요성 회로 기판
212 땜납 볼의 높이 방향
213 땜납 볼의 끝
발명을 실시하기 위한 최선의 형태
이하, 도면을 참조하여, 본 발명의 실시형태에 대해 상세하게 서술한다.
(실시형태 1)
도 1 (a) 는 본 발명의 실시형태 1 에 관련된 반도체 장치의 단면도이다. 도 1 (a) 에 나타내는 본 발명의 반도체 장치는 제 1 BGA 타입의 CSP (이하 「제 1 CSP」라고 한다.) (1), 가요성 회로 기판 (3) 및 가요성 회로 기판 (3) 과 제 1 CSP (1) 를 접착시키기 위한 접착층 (4) 을 구비하고 있다. 접착층 (4) 으로는 에폭시 수지계의 열경화성 접착제나 폴리이미드계의 열가소성 수지 등을 사용하 면 되는데, 열이력의 관리가 불필요하여 취급이 용이하다는 점이나, 접착 후에 큐어 (열 처리) 공정이 불필요하다는 점 등에서, 실시형태 1 에서는 접착층 (4) 에는 유리 전이 온도가 약 70℃～140℃ 인 열가소성의 폴리이미드 수지를 사용한다.
도 1 (b) 는 반도체 패키지 (1) 의 외단부보다 내측의 영역 (25) 과, 반도체 패키지 (1) 에 탑재된 최외부의 땜납 볼 (24) 보다 외측인 영역 (26) 의 관계를 도시한 것이다.
또 도 2 (a), (b) 에 본 발명의 실시형태 1 에 관련된 반도체 장치를 제조할 때에 사용하는 가요성 회로 기판 (3) 의 층 구성을 나타내는 단면도를 나타낸다. 도 1 (a) 중에서는 생략되어 있으나, 가요성 회로 기판 (3) 의 배선층 수는 1 층 또는 복수층으로 구성되어 있고, 예를 들어, 도 2 에 나타내는 바와 같이 배선층이 2 층인 경우, 가요성 회로 기판 (3) 은 솔더레지스트 (6), Cu 배선을 패터닝하여 형성한 외부 단자 (7), 주로 폴리이미드를 주성분으로 하는 층간 절연막 (8), 및 접착층 (4) 으로 구성되어 있다. 또 가요성 회로 기판 (3) 에는 기판의 양면에 외부 단자 (7) 가 형성되어 있고, 제 1 CSP 와 접속되는 측면에 제 1 외부 단자 (33) 가, 제 1 CSP 와 접속되는 측면과는 반대면에 제 2 외부 단자 (34) 가 형성되어 있다. 도면 중에서는 나타내지 않지만, 층간 절연층 (8) 의 내부에는 비아가 형성되어 있고, 제 1 외부 단자와 동일면에 있는 도체 패턴과 제 2 외부 단자와 동일면에 있는 도체 패턴은 이 비아에 의해 전기적으로 접속되어 있다.
도 2 (a) 와 (b) 의 차이는 접착층 (4) 이 솔더레지스트 (6) 의 표면과 접착되어 있거나 (도 2 (a)), 혹은 층간 절연층 (8) 의 표면과 접착되어 있거나 (도 2 (b)) 의 차이이다. 접착층 (4) 과 솔더레지스트 (6) 및 접착층 (4) 과 층간 절연층 (8) 중 어느 쪽의 조합의 접착력이 강한지에 따라, 도 2 (a) 의 구조인지, 도 2 (b) 의 구조인지를 결정하고 있다. 만일 양자에서 접착력에 차이가 없으면, 반도체 장치 전체의 두께를 얇게 할 수 있다는 관점에서, 가요성 회로 기판의 토탈 두께를 얇게 할 수 있는 도 2 (b) 의 구조 쪽이 바람직하다.
도 2 에 나타내는 바와 같이 본 발명의 실시형태 1 에 관련된 반도체 장치에서는 가요성 회로 기판 (3) 자신이 접착성을 가질 수 있다.
다음으로 도 3 을 사용하여 본 발명의 실시형태 1 에 관련된 반도체 장치의 제조 방법을 설명한다. 여기서 도면을 간략화시키기 위해 도 3 (b) 이후에서는 가요성 회로 기판 (3) 의 단면의 상세한 것을 생략한 도면을 사용하여 본 발명의 실시형태의 제조 방법을 설명하기로 한다.
먼저, 도 3 (a) 에 나타내는 바와 같이, 처음에 제 1 CSP (1) 의 땜납 볼 (5) 과 가요성 회로 기판 (3) 상의 제 1 외부 단자 (33) 를 리플로우로 접속한다. 다음으로 도 3 (b) 에 나타내는 바와 같이, 제 1 CSP (1) 와 가요성 회로 기판이 일체가 된 샘플을, 히터 스테이지 (10) 위에 진공 흡착 (도시 생략) 에 의해 고정시킨다. 다음으로 도 4 (a) 를 참조하여, 제 1 CSP (1) 와 가요성 회로 기판 (3) 의 간극 (13) 에 스테인리스 등, 강성이 높은 금속으로 구성된 지지체 (12) 를 삽입하고, 지지체 (12) 와 히터 스테이지 (10) 사이에 가요성 회로 기판 (3) 을 사이에 끼워 넣도록 한다. 여기서 지지체 (12) 의 두께는 지지체를 삽입하기 쉽도록 간극 (13) 보다 얇게 가공하고 있다. 더욱 상세하게는, 지지체 (12) 의 두께는 제 1 CSP (1) 와 가요성 회로 기판 (3) 의 간극 (13) 의 치수에서 제 1 CSP 의 휨량을 뺀 치수, 혹은 그 이하의 치수로 하는 것이 바람직하다.
도 4 (b) 는 제 1 CSP (1) 의 상방에서 본 평면도를 나타낸다. 또한, 치수 관계를 알기 쉽게 하기 위해, 제 1 CSP (1) 와 가요성 회로 기판 (3) 사이에 있는 지지체 (12) 및 땜납 볼 (24) 도 도시하고 있다.
지지체 (12) 는 ㄷ 자형이며, 지지체 (12) 의 외형 치수 (14) 는 제 1 CSP (1) 의 외형 치수 (15) 보다 작아지도록, 또 지지체 (12) 의 내경 치수 (16) 는 제 1 CSP (1) 의 최외부의 땜납 볼의 끝에서 끝까지의 거리 (17) 보다는 커지도록 설계되고, 제조되어 있다. 이로써, CSP (1) 의 최외부의 땜납 볼 (좌우 2 열) 보다 CSP (1) 의 외측인 영역에 삽입된 좌우의 지지체 (12) 의 아암부를 평행하게 유지하여, 가요성 회로 기판 (3) 의 절곡 형상을 일정하게 할 수 있다.
다음으로 도 6 을 참조하여, 지지체 (12) 를 삽입한 채로 가요성 회로 기판 (3) 을 지지체의 단부 (18) 에서 150℃～200℃ 로 가열하면서 절곡하고, 가압 툴 (22) 을 사용하여 1MPa～3MPa 정도의 압력을 가하여 가요성 회로 기판 (3) 의 표면에 형성한 접착층 (4) 과 제 1 CSP (1) 의 측면 (19) 및 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착시킨다.
CSP (1) 와 가요성 회로 기판 (3) 의 접착 방법으로서, 미리 CSP (1) 의 측면 (19), 및 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착층 (4) 을 형성한다는 방법이어도 되지만, 가요성 회로 기판 (3) 측에 미리 접착층 (4) 을 형성한다는 방법이 용이하여 바람직하다. 접착층 (4) 을 형성하려면 필름상의 접착층 (4) 을 부착하는 방법으로도 가능하다.
마지막에 지지체 (12) 를 제거하여, 본 발명의 실시형태 1 의 반도체 장치가 완성된다 (도 7). 이 지지체 (12) 를 제거하는 공정에 있어, 지지체 (12) 를 제거하기 전에 지지체 (12) 또는 가요성 회로 기판 (3) 의 온도가 가요성 회로 기판 (3) 을 구성하고 있는 절연층 (도 2 (a), (b) 및 도 3 (a) 중에서는 솔더레지스트 (6)) 의 유리 전이 온도 이하까지 냉각되는 것이 바람직하다. 예를 들어 본 실시형태 1 에서 유리 전이 온도가 70℃ 인 솔더레지스트 (6) 를 사용하는 경우에는, 지지체 (12) 를 제거하기 전에 히터 스테이지 (10) 의 온도를 70℃ 이하까지 냉각하는 것이 바람직하다. 지지체 (12) 를 제거할 때에 히터 스테이지 (10) 의 온도가 솔더레지스트 (6) 의 유리 전이 온도 이상 (예를 들어 접착층 (4) 과 가요성 회로 기판 (3) 을 접착시킬 수 있는 온도인 150～200℃) 으로 되어 있으면 솔더레지스트 (6) 가 연화되어 있는 상태이며, 솔더레지스트 (6) 와 지지체 (12) 가 접촉되어 있는 경우, 그 상태에서 지지체 (12) 를 제거하면 솔더레지스트 (6) 의 표면이 박리되거나 또는 깎일 수 있다는 문제가 발생해 바람직하지 않다. 히터 스테이지 (10) 를 유리 전이 온도 이하까지 냉각한 후 지지체 (12) 를 제거하면 상기와 같은 문제는 발생하지 않는다.
본 발명에 관련된 제조 방법을 사용함으로써, 본 발명의 형상과 같은 반도체 장치를 용이하게 저비용으로 제조할 수 있다. 특히, 지지체를 마지막에 제거하는 방법에 의해 반도체 장치에 사용하는 자재비를 저감시킬 수 있다.
CSP 와 가요성 회로 기판 사이에 지지체를 삽입하지 않고 가요성 회로 기판 을 절곡하면, 절곡할 때에 발생하는 땜납 볼의 높이 방향의 힘에 의해, 히터 스테이지 표면으로부터 가요성 회로 기판이 이탈되기 쉬워지고, 도 29 에 나타내는 바와 같이 가요성 회로 기판 (209) 은 CSP (201) 의 최외부에 있는 땜납 볼의 끝 (213) 에서 가요성 회로 기판 (209) 은 절곡되어, 도 29 중의 타원으로 둘러싼 부분의 가요성 회로 기판 (211) 에, 땜납 볼의 높이 방향으로 잔류 응력 (장력) (212) 이 가해진 채로 조립되게 되어, 후 공정인 리플로우 공정에서 땜납 볼 (210) 이 재용융되었을 때에 그 장력에 의해 특히 최외부의 땜납 (210) 은 원래의 형상보다 높이가 낮아져, CSP 의 평탄성이 나빠진다 (코플래너러티의 값이 커진다).
또 도 6 에는 나타내지 않지만, 지지체 (12) 의 표면 상에서 가요성 회로 기판 (3) 과 접촉하는 면에는 4 불화 에틸렌 수지 (PTFE), 4 불화 에틸렌ㆍ퍼플루오로알콕시에틸렌 공중합체 수지 (PFA), 4 불화 에틸렌ㆍ6 불화 프로필렌 공중합체 수지 (FEP) 등과 같은 불소 수지 등으로 이루어지는 비점착제층을 형성할 수도 있다. 이로써, 가요성 회로 기판 (3) 의 표면과 지지체 (12) 의 표면을 잘 접착되지 않게 할 수 있어, 삽입된 지지체 (12) 를 제거하기 쉽게 할 수 있다. 지지체 (12) 와 접촉하는 부분의 가요성 회로 기판 (3) 상에는 접착층 (4) 을 형성해 놓지 않는데, 가요성 회로 기판 (3) 의 절곡 공정에 있어서의 가열에 의해, 가요성 회로 기판 (3) 의 절연 재료로서 사용하는 솔더레지스트 (6) 에 약한 접착력이 나타나, 지지체 (12) 를 제거하는 공정의 방해가 되기 때문에, 이와 같은 비점착제층을 형성해 놓으면 솔더레지스트 (6) 와 지지체 (12) 의 접착을 방지할 수 있다.
또 도 5 에 나타내는 바와 같이, 지지체 (12) 의 표면 상에서, 가요성 회로 기판 (3) 과 접촉하는 면 (42) 에 홈 (43) 을 형성함으로써, 가요성 회로 기판 (3) 과 지지체 (12) 의 접촉 면적을 작게 할 수 있으므로, 상기와 동일하게 가요성 회로 기판 (3) 상의 솔더레지스트 (6) 와 지지체 (12) 의 접착력을 약하게 할 수 있으므로, 지지체 (12) 를 제거하는 공정을 용이하게 실시할 수 있다.
도 1 (a) 및 도 3 에서는, 가요성 회로 기판 (3) 이 접착층 (4) 에 의해 제 1 CSP (1) 의 측면 (19) 의 전체 면에 접착되어 있는 것으로 나타나 있는데, 도 8 에 나타내는 바와 같이 가요성 회로 기판 (3) 이 반드시 제 1 CSP (1) 의 측면 (19) 전체 면과 접착시킬 필요는 없고, 제 1 CSP (1) 의 측면의 일부분 (20, 21) 과 접착되어 있으면 가요성 회로 기판 (3) 을 제 1 CSP (1) 에 접착시켜 제조하는 반도체 장치의 평탄성 (코플래너러티) 의 개선에 충분히 효과가 있다. 특히 가요성 회로 기판 (3) 이 접착층 (4) 에 의해, 제 1 CSP (1) 의 측면 중, 적어도 땜납 볼 탑재면에 가까운 영역 (21) 과 접착되어 있으면, 제 1 CSP (1) 와 가요성 회로 기판 (3) 과의 간극에 언더 필 수지를 충전시킨다는 수단을 사용하지 않아도, 양호한 평탄성을 얻는데 충분한 효과가 있다.
요점은 가요성 회로 기판 (3) 이 고정되어 있지 않은 영역을 가능한 한 짧게 할 수 있으면 반도체 장치의 평탄성을 개선할 수 있다. 가요성 회로 기판 (3) 을 절곡하여 제 1 CSP (1) 의 측면 (19) 에 대해 접착시킬 때에, 측면 (19) 의 위치에서 가압 툴 (22) (도 6) 을 도중에 정지시키거나 하여 시간을 길게 들이면, CSP 의 측면 (19) 의 전체 면에 가요성 회로 기판 (3) 을 접착시킬 수 있지만, 제조 프로세스 시간을 짧게 하여 제조 비용을 저감시키고자 한다는 관점에서 가압 툴 (22) 을 정지시키지 않고 움직이면서 가압하는 경우에는, CSP 의 측면 (19) 의 전체 면과 가요성 회로 기판 (3) 은 접착할 수 없어, 도 8 에 나타내는 바와 같이 CSP 의 측면 (19) 의 일부분에만 가요성 회로 기판 (3) 이 접착되는 구조가 된다.
또한, 제 1 CSP (1) 와 접속된 가요성 회로 기판 (3) 이 CSP 의 외형 치수보다 내측이고 CSP (1) 의 최외부의 땜납 볼보다 외측인 영역에서 절곡되어 있는, 즉 가요성 회로 기판 (3) 이 최외부의 땜납 볼의 끝에서 절곡되어 있지 않다는 점에서, 땜납 볼에 대해 CSP (1) 의 높이 방향의 장력을 대폭 삭감할 수 있으므로 리플로우 공정에서 땜납 볼이 재용융되었을 때의 가요성 회로 기판 (3) 의 변형량이 억제되어, 평탄성이 양호한 반도체 장치를 얻을 수 있다. 또 가요성 회로 기판 (3) 이 CSP (1) 의 외형 치수보다 내측 (CSP (1) 의 측면에 대해 CSP (1) 의 내측) 에서 절곡되어 있으면, CSP (1) 의 측면과 접촉하는 영역의 가요성 회로 기판 (3) 에 대해, CSP (1) 의 내측 방향을 향하는 성분의 힘이 가해지기 때문에, 가요성 회로 기판 (3) 을 CSP (1) 의 측면과 더 쉽게 접착시킬 수 있다는 효과가 있다.
한편, 실시형태 1 에서 서술한 바와 같은 제조 방법 이외 (지지체 (12) 를 사용하지 않는 제조 방법) 에, 제 1 BGA 타입의 CSP (1) 의 최외부의 땜납 볼 (24) 의 끝에서 가요성 회로 기판 (3) 이 절곡되지 않게 하는 수단으로는 그 밖에도 몇 가지 있으므로 이하에 서술한다.
(실시형태 2)
도 30～도 33 에 본 발명의 실시형태 2 에 관련된 반도체 장치의 제조 방법을 나타낸다. 도면 중에서는 제 1 BGA 타입의 CSP (1) 와 가요성 회로 기판 (3) 을 접속한 후, 가요성 회로 기판 (3) 을 절곡하여 CSP (1) 의 측면 (19) 및 CSP (1) 의 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착시키는 공정까지를 나타내고 있다. 그 후의 공정은 실시형태 1 에 나타내는 제조 방법과 동일하므로 생략한다.
먼저 제 1 BGA 타입의 CSP (1) 와 가요성 회로 기판 (3) 을 CSP (1) 에 탑재되어 있는 땜납 볼 (5) 을 통하여 접속한다 (도 30 (a)). 다음으로 CSP (1) 와 가요성 회로 기판 (3) 이 일체가 된 워크를 히터 스테이지 (10) 상에 고정시킨다 (도 30 (b)). 여기서 도 30 (b) 에서는 가요성 회로 기판 (3) 을 절곡하고자 하는 장소 (49) 를 나타내고 있고, 또 가요성 회로 기판 (3) 중 도 31 의 50 에 나타내는 영역은 히터 스테이지 상에서 가요성 회로 기판을 고정시키고 있는 영역 (50) 을 나타내고 있다. 다음으로 도 31 에 나타내는 바와 같이, 가요성 회로 기판 (3) 이 고정되어 있는 영역 (50) 의 양단의 부분, 즉 절곡하고자 하는 지점 (49) (CSP (1) 의 외단부보다 내측의 영역이고, 또한 CSP (1) 에 탑재된 최외부의 땜납 볼 (24) 보다 외측인 영역 내에 설정된다) 의 부분에서 가요성 회로 기판 (3) 을 실시형태 1 의 경우와 동일하게 약 150℃～200℃ 로 가열하면서 절곡하고 (실시형태 2 에서도 접착층 (4) 에는 유리 전이 온도가 약 70℃～140℃ 인 열가소성의 폴리이미드 수지를 사용하고 있다), CSP (1) 의 측면 (19) 및 CSP (1) 의 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착시키고 있다. 도 31 에서는 실시형태 1 과 동일하게 가압 툴 (22) 을 사용하고 있다.
도 32 에 본 실시형태 2 의 제조 방법에 사용하는 히터 스테이지 (10) 를 나 타낸다. 가요성 회로 기판 (3) 을 고정시키기 위해 진공 흡착용 구멍 (48) 이 히터 스테이지 (10) 의 표면에는 형성되어 있고, 진공 흡착용 구멍 (48) 의 최외부를 연결하는 라인이 가요성 회로 기판 (3) 을 절곡하고자 하는 지점의 라인 (49) 에 대응하고 있다. 진공 흡착력을 강하게 함으로써 가요성 회로 기판 (3) 을 강고하게 고정시켜, 가요성 회로 기판 (3) 을 도 33 에 나타내는 바와 같이, 절곡하고자 하는 라인 (49) 에서 절곡할 수 있다 (도 33 에서는 알기 쉽게 하기 위해서 CSP (1) 의 묘사를 생략하고, 또한 가요성 회로 기판 (3) 아래에 위치하는 진공 흡착용 구멍 (48) 의 위치도 나타내고 있다).
실시형태 2 에서 서술한 제조 방법에서는 실시형태 1 에서 설명한 제조 방법 (「지지체」를 사용하여 가요성 회로 기판을 절곡하는 방법) 보다 가요성 회로 기판 (3) 을 양호한 정밀도로 절곡할 수는 없지만, 「지지체」를 사용하지 않는 만큼, 단시간에 절곡하고, 접착의 조립이 가능하게 된다는 장점이 있다.
(실시형태 3)
도 34～도 36 에 본 발명의 실시형태 3 에 관련된 반도체 장치의 제조 방법을 나타낸다. 본 실시형태 3 을 설명하는 도면에 있어서도, 제 1 BGA 타입의 CSP (1) 와 가요성 회로 기판 (3) 을 접속한 후, 가요성 회로 기판 (3) 을 절곡하여 CSP (1) 의 측면 (19), 및 CSP (1) 의 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착시키는 공정까지를 나타내고 있고, 그 후의 공정은 실시형태 1 에 나타내는 제조 방법과 동일하므로 생략한다.
본 발명의 실시형태 3 에서는 먼저 처음에 가요성 회로 기판 (3) 중 절곡하 고자 하는 지점 (라인) (49) 에 금속판 등의 지그 (도면 중에서는 생략하였다) 에 의해 접음선을 미리 형성해 놓는다 (도 34). 일단 접음선이 형성된 가요성 회로 기판은 다시 절곡할 때, 그 접음선의 부분에서 절곡되기 쉽다는 특징을 이용한 방법이다. 이 방법에 의해서도, 양호한 정밀도로 절곡 위치를 결정할 수 있다.
다음으로 CSP (1) 와 가요성 회로 기판 (3) 을 CSP (1) 에 탑재되어 있는 땜납 볼 (5) 을 통하여 접속하고 (도 35 (a)), 그 후, CSP (1) 와 가요성 회로 기판 (3) 이 일체가 된 디바이스를 히터 스테이지 상에 고정시킨다 (도 35 (b)). 고정 방법은 진공 흡착 등이 바람직하다. 여기서 진공 흡착을 하기 위한 흡착 구멍에 대해서는, 실시형태 2 에서 서술한 도 33 에 나타낸 만큼 구멍의 위치와 접음선의 위치를 신경쓸 필요는 없다. 사전에 접음선을 형성해 놓으면, 진공 흡착 지점이 다소 어긋나도 절곡되는 위치는 사전에 형성해 놓은 접음선의 위치에 거의 동일해진다.
그리고 마지막에 가요성 회로 기판 (3) 을 실시형태 1 및 2 와 동일하게 약 150℃～200℃ 로 가열하면서 사전에 형성한 접음선의 부분에서 한번 더, 가요성 회로 기판 (3) 을 절곡하고 (실시형태 3 에서도 접착층 (4) 에는 유리 전이 온도가 약 70℃～140℃ 인 열가소성의 폴리이미드 수지를 사용하고 있다), CSP (1) 의 측면 (19) 및 CSP (1) 의 땜납 볼 탑재면 (외부 단자면) 과는 표리 반대면 (9) 에 가요성 회로 기판 (3) 을 접착시키고 있다 (도 36).
실시형태 3 에서 서술한 제조 방법에서는, 사전에 가요성 회로 기판 (3) 의 소정의 부분 (CSP (1) 와 전기적으로 접속되는 가요성 회로 기판 (3) 중, CSP (1) 가 접속된 후, CSP (1) 의 외단부가 되는 영역보다 내측의 영역에서, 또한 CSP (1) 에 탑재된 최외부의 땜납 볼 (24) 보다 외측인 영역) 에 금속판과 같은 지그 등의 수단에 의해 접음선을 형성하고 있기 때문에, 실시형태 2 에 나타내는 제조 방법보다 가요성 회로 기판 (3) 의 절곡 치수 정밀도를 높일 수 있다.
(실시형태 4)
도 1, 2, 3 에서 설명한 본 발명의 실시형태 1 에 유사한 구조이고, 제 1 CSP (1) 와 가요성 회로 기판 (3) 을 접착시키는 방법이 상이한 예로서, 이하에 본 발명의 실시형태 4 를 설명한다.
도 9 는 본 발명의 실시형태 4 에 관련된 반도체 장치의 단면도이다. 도 10 은 본 발명의 실시형태 4 의 반도체 장치를 제조할 때에 사용하는 가요성 회로 기판 (3) 의 층 구성을 나타내는 단면도이다. 본 발명의 실시형태 1 의 경우와 달리, 도 10 에 나타내는 바와 같이, 본 발명의 실시형태 4 에 사용하는 가요성 회로 기판 (3) 상에는 접착층 (4) 을 형성하고 있지 않다.
도 11 에 본 발명의 실시형태 4 에 관련된 반도체 장치의 제조 방법을 나타낸다. 먼저 처음에 도 11 (a) 에 나타내는 바와 같이, 제 1 CSP (1) 의 땜납 볼 (5) 과 가요성 회로 기판 (3) 상의 제 1 외부 단자 (33) 를 리플로우로 접속한다. 다음으로 도 11 (b) 에 나타내는 바와 같이, 제 1 CSP (1) 의 측면 (19), 및 땜납 볼 탑재면과는 표리 반대면 (9) 상에 접착층 (4) 을 형성한다. 접착층 (4) 의 형성은 예를 들어 제 1 CSP (1) 를 핫 플레이트 상에서 가열하면서 필름 상의 열가소성 수지 또는 열경화 전의 열경화성 수지를 제 1 CSP (1) 의 측면 (19), 및 땜납 볼 탑재면과는 표리 반대면 (9) 상에 단시간 (10 초 이하) 에 부착하거나, 또는 액상의 상기 열경화성 수지를 제 1 CSP (1) 의 측면 (19), 및 땜납 볼 탑재면과는 표리 반대면 (9) 상에 도포함으로써 실시한다.
또 접착층으로서 열가소성 수지를 사용하면, 한 번, 가요성 회로 기판과 부착 후, 열가소성 수지를 유리 전이 온도 이상으로 가열함으로써 다시 CSP 와 접착시킬 수 있기 때문에, 가요성 회로 기판의 제조에서 CSP 와의 접착의 공정까지 용이하게 실시할 수 있다. 또, 일반적인 CSP 표면의 몰드 수지의 요철은 약 20㎛ 정도 있기 때문에, 열가소성 수지의 두께를 20㎛ 이상으로 함으로써 CSP 와 열가소성 수지의 접착성을 높일 수 있다.
이후는 도 3～도 7 에 나타내는 제조 방법과 동일하므로 생략하지만, 접착층 (4) 에 필름상으로 열경화 전의 열경화성 수지나 액상의 열경화성 수지를 사용하는 경우에는 마지막에 수지를 열경화시키는 공정을 추가한다. 접착층으로서 사용하는 재료가 열경화 전의 열경화 수지라도, 열이력의 관리만 충분히 실시할 수 있으면 가요성 회로 기판의 제조에서 CSP 와의 접착 공정까지를 용이하게 실시할 수 있다. 열경화성 수지의 두께는 열가소성 수지의 경우와 동일하게 20㎛ 이상으로 함으로써, 상기와 동일한 이유로 CSP 와의 접착성을 높일 수 있다.
이와 같이 접착층 (4) 을 가요성 회로 기판 (3) 상에 미리 형성하는 것이 아니라, 제 1 CSP (1) 의 측면 (19), 및 CSP 의 땜납 볼 탑재면과는 표리 반대면 (9) 상에 접착층 (4) 을 형성함으로써도 도 9 에 나타내는 바와 같은 실시형태 4 의 반도체 장치를 제조할 수 있다. 일반적으로 필름상 접착층을 부착하는 수단인 것이, 가요성 회로 기판의 제조 프로세스의 일환으로서 실시할 수 있으므로 양산성이 있어, 반도체 장치의 제조 비용을 삭감할 수 있다.
(실시형태 5)
도 12 (a), (b), (c) 에 본 발명의 실시형태 5 에 관련된 반도체 장치의 단면도를 나타낸다. 본 발명의 실시형태 5 의 반도체 장치는 각각 도 1 (a), 도 8, 도 9 에 나타내는 본 발명의 실시형태 1 또는 4 의 반도체 장치와 제 2 CSP (2) 를 조합하여 서로 적층한 3 차원 실장형 반도체 장치이다.
도 13 에서 15 를 사용하여 본 발명의 실시형태 5 의 제조 방법을 나타낸다. 여기서는 대표로서 도 1 (a) 에 나타내는 본 발명의 실시형태 1 에 관련된 반도체 장치와 제 2 CSP (2) 를 조합한 예를 사용하여 설명한다.
먼저 처음에 제 2 CSP (2) 의 땜납 볼 (5) 에 플럭스 (27) 를 도포하고 (도 13 (a)), 다음으로 본 발명의 실시형태 1 의 반도체 장치 (28) (여기서 도 1 (a) 에 나타내는 형태) 중, 땜납 볼 탑재면과는 표리 반대면 (9) 측에 있는 가요성 회로 기판 (3) 의 외부 단자 (7) 상에 플럭스 (27) 를 도포한다 (도 13 (b)). 다음으로 제 2 CSP (2) 의 땜납 볼 (5) 과, 본 발명의 실시형태 1 의 반도체 장치 (28) 의 외부 단자 (7) (도면 중에서는 생략) 의 위치를 맞추고, 제 2 CSP (2) 위에 본 발명의 실시형태 1 의 반도체 장치 (28) 를 적층한다 (도 14 (a)). 다음으로 본 발명의 실시형태 1 중, 제 1 CSP (1) 의 땜납 볼 (5) 근방측에 있는 가요성 회로 기판 (3) 의 외부 단자 (7) (도시 생략) 상에 플럭스 (27) 를 도포하고 (도 14 (b)), 플럭스 (27) 를 도포한 외부 단자 (7) 상에 땜납 볼을 임시 탑재한다 (도 15 (a)). 그리고 마지막에 리플로우 공정에서 땜납 볼 (5) 과 가요성 회로 기판 (3) 의 외부 단자 (7) 를 융착시킨 후, 플럭스 (27) 를 유기 용제로 세정함으로써 본 발명의 실시형태 5 의 반도체 장치가 완성된다 (도 15 (b)).
도 12～15 의 설명에서는, 제 1 CSP (1) 와 제 2 CSP (2) 가 동일한 CSP 처럼 묘사되어 있는데, 반드시 제 1 CSP (1) 와 제 2 CSP (2) 는 동일한 것일 필요는 없고, 각각 다른 CSP 끼리이어도 된다는 것은 물론이다.
(실시형태 6)
도 16 에 본 발명의 실시형태 6 에 관련된 반도체 장치의 단면도를 나타낸다. 본 발명의 실시형태 6 은 도 12 (a) 에 나타내는 본 발명의 실시형태 5 와 유사한 3 차원 실장형 반도체 장치인데, 실시형태 5 와는 상이하고, 도 8 에 나타내는 본 발명의 실시형태 1 의 반도체 장치와 BGA 타입 이외의 반도체 패키지 (29) 를 조합하여 서로 적층한 3 차원 실장형 반도체 장치이다. 이와 같이 본 발명의 반도체 장치는 반드시 모두 BGA 타입의 칩 사이즈 패키지로 구성될 필요는 없고, 도 16 에 나타내는 바와 같이 리드 단자 (30) 를 외부 단자 (7) 로서 사용한 패키지를 적층해도 상관없다.
(실시형태 7)
도 17 에 본 발명의 실시형태 7 에 관련된 반도체 장치의 단면도를 나타낸다. 도 17 에 나타내는 본 발명의 실시형태 7 은 도 12 에 나타내는 본 발명의 실시형태 5 와 유사한 구조이지만, 본 발명의 반도체 장치를 2 개와, 그 외에 다른 반도체 패키지를 1 개 조합하여 서로 적층한 3 차원 실장형 반도체 장치로 되어 있다 (도 17 중에서는, 도 8 에 나타내는 본 발명의 실시형태 1 의 반도체 장치를 2 개를 사용하고, 그 외에 제 3 CSP (31) 를 사용하여, 3 개의 디바이스를 3 차원 실장하고 있는 예를 나타내고 있다).
실장 높이 방향의 스펙이 그다지 엄격하지 않은 (예를 들어 10mm 이하) 전자 기기에 대한 적용이면, 본 발명의 실시형태 7 과 같이 3 개의 디바이스를 3 차원 실장한 반도체 장치를 사용할 수도 있다.
또 본 발명의 실시형태 7 에서는, 3 개의 디바이스를 3 차원 실장한 예를 나타냈지만, 실장 높이 방향의 조건만 만족할 수 있으면, 본 발명의 반도체 장치 (도 1 (a), 도 8, 도 9) 를 추가로 복수 사용하여, 4 단(段) 이상의 3 차원 실장형 반도체 장치를 실현할 수 있다는 것은 물론이다.
또 도 17 에서는 제 1 CSP (1) 와 제 2 CSP (2) 가 동일한 것이 되도록 묘사되어 있으나, 제 1 CSP (1) 와 제 2 CSP (2) 가 상이한 외형 사이즈의 CSP 로 구성되어 있는 예도 상관없다. 또 4 개 이상의 디바이스 (CSP 또는 CSP 이외의 디바이스) 를 사용하는 경우도 마찬가지로, 모두 상이한 디바이스이어도 상관없으며, 동일한 디바이스가 포함되어 있어도 상관없다는 것은 물론이다.
(실시형태 8)
도 18 에 본 발명의 실시형태 8 에 관련된 반도체 장치의 단면도를 나타낸다. 도 18 에 나타내는 본 발명의 실시형태 8 은 도 12 에 나타내는 본 발명의 실시형태 5 의 반도체 장치와 유사한 구조인데, 본 발명의 실시형태 1 (또는 2) 과 수동 부품 (콘덴서, 저항, 인덕터) (32) 을 조합하여, 각각을 3 차원 실장하고 있는 부분이 특징이다 (도 18 에서는 도 8 에 나타내는 본 발명의 실시형태 1 의 반도체 장치를 사용한 예를 나타내고 있다).
일반적으로 반도체 패키지의 주위에 실장되는 수동 부품 (32) 의 단일체로서의 면적은 작지만, 다수 사용되는 경우가 많아, 수동 부품 (32) 의 토탈 실장 면적은 반도체 패키지의 실장 면적과 동등하거나 그 이상의 경우도 있어, 머더보드 상의 실장 면적을 상당히 점유하는 경우가 많다. 그러한 경우, 본 발명의 실시형태 8 의 구조를 사용함으로써, 머더보드 상의 수동 부품 (32) 의 실장 점유 면적을 삭감시킬 수 있다.
이와 같이 반도체 디바이스 및 수동 부품 (콘덴서, 저항, 인덕터) 을 복수 조합하여 적층시킨 3 차원 실장형 패키지를 제조할 때에는, 본 발명의 CSP 를 적어도 1 개 이상 포함함으로써, 제조자측에서의 디바이스 선정의 자유도가 확대되고, 또한 검사 비용을 대폭 삭감할 수 있고, 반도체 메이커가 아닌 기기ㆍ부품 메이커라도 다종 다양하게 소형이면서 저비용의 반도체 장치를 제조할 수 있다. 또 동일하게 이와 같은 본 발명의 반도체 장치를 회로 기판이나 모듈 기판에 실장함으로써, 회로 기판 및 모듈 기판을 소형화할 수 있고, 저비용화를 실현할 수 있다.
또, 동일하게 본 발명의 반도체 장치 (3 차원 실장형) 를 탑재한 회로 기판이나 모듈 기판을 사용하면, 휴대전화, 퍼스널 컴퓨터, 카 내비게이션, 차재 모듈, 게임기 등을 대표로 하는 전자 기기의 소형화, 저비용화, 고성능화도 실현될 수 있다.
(실시형태 9)
도 19 에 본 발명의 실시형태 9 에 관련된 반도체 장치의 단면도를 나타낸다. 도 19 에 나타내는 본 발명의 실시형태 9 에서는 실시형태 1 에서 8 까지 나타낸 반도체 장치와 달리, 1개의 가요성 회로 기판 (3) 의 제 1 외부 단자 (33) 상에 복수의 CSP 를 실장하고 있는 부분이 특징이다 (도 19 에서는 단면에서 보았을 경우, 2 개의 CSP (1 및 2) 가 1 개의 가요성 회로 기판 (3) 상에 실장되도록 묘사되어 있다). 가요성 회로 기판 (3) 은 절곡되어 CSP 의 땜납 볼 탑재면 (23) 과는 표리 반대면 (9) 측에 접착되고, 가요성 회로 기판 (3) 의 제 2 외부 단자 (34) 상에 반도체 패키지 (36), 및 수동 부품 (콘덴서, 저항, 인덕터) (32) 이 실장되어 있다.
도 19 만을 보면 도 20 에 나타내는 평면도와 같이 1 개의 가요성 회로 기판 (3) 의 제 1 외부 단자 (33) 상에 2 개의 CSP (제 1 CSP (1) 및 제 2 CSP (2)) 가 실장되어 있는 것처럼 보이지만, 가요성 회로 기판 (3) 상에 실장되는 CSP는 2 개로 한정되는 것은 아니고, 예를 들어 도 21 에 나타내는 평면도와 같이 4 개 (제 1 CSP (1), 제 2 CSP (2), 제 3 CSP (31), 제 4 CSP (35)) 이어도 된다는 것은 물론이고, 도면에서의 설명은 생략하지만, 1 개의 가요성 회로 기판 (3) 의 제 1 외부 단자 (33) 상에 실장되는 CSP 는 3 개, 혹은 5 개 이상이어도 된다는 것은 물론이다.
또 본 발명의 실시형태 9 의 반도체 장치를 조립할 때에는, 예를 들어 도 22 (CSP 의 땜납 볼 탑재면 (23) 과는 표리 반대면 (9) 측에서 본 평면도이지만, 알기 쉽게 하기 위해 땜납 볼의 위치를 나타냄) 에 나타내는 바와 같이, 복수의 CSP (도 22 중에서는 제 1 CSP (1) 와 제 2 CSP 를 가리킨다) 와 가요성 회로 기판 (3) 의 간극에 지지체 (12) 를 삽입한다.
도 19 로 돌아와, 지지체 (12) 의 두께는 제 1 CSP (1) 및 제 2 CSP (2) 와 가요성 회로 기판 (3) 의 간극에 삽입하기 쉽게, 제 1 CSP (1) 와 가요성 회로 기판 (3) 의 간극 (39), 및 제 2 CSP (2) 와 가요성 회로 기판 (3) 의 간극 (40) 중 작은 것의 간극보다 얇아지도록, 나아가서는 상기 작은 것의 간극에서 제 1 CSP (1) 및 제 2 CSP (2) 의 휨 중 큰 쪽의 휨량을 뺀 치수 이하로 하는 것이 바람직하다.
또, 도 22 에 나타내는 바와 같이 지지체 (12) 의 외형 치수 (14) 는 제 1 CSP (1) 의 외단부에서 제 2 CSP (2) 의 외단부까지의 폭 (37) 보다 작아지도록, 또 지지체 (12) 의 내경 치수 (16) 는 제 1 CSP (1) 의 최외부의 땜납 볼 (24) 의 끝에서 제 2 CSP (2) 의 최외부의 땜납 볼 (24) 의 끝까지의 거리 (38) 보다는 커지도록 설계되고, 제조되어 있다.
또 지지체 (12) 의 형상은, 본 발명의 실시형태 9 를 제조할 때에 한정되는 것이 아니라, 본 발명의 실시형태의 반도체 장치를 제조함에 있어서 모두 공통으로 말할 수 있는 것인데, 도 22 에 나타내는 형상이나 도 4b 에 나타내는 형상에 한정되는 것은 아니고, 예를 들어 도 23 (a), (b) 에 나타내는 바와 같이 CSP 와 가요성 회로 기판 (3) 의 간극에 삽입하는 지점에 상당하는 지지체 (12) 의 선단 형상이 ㄷ 자형이면 반대측의 단부가 어떠한 형상이어도 된다.
본 발명의 실시형태 9 의 자세한 제조 방법은 도 3 에 나타내는 본 발명의 실시형태 1 에서 설명이 끝난 상태이기 때문에 생략한다.
또 도 19, 20, 21, 22 중에서는, 도면을 간략화하기 위해서 가요성 회로 기판 (3) 의 제 1 외부 단자 (33) 에 접속된 CSP 는 모두 동일하게 묘사되어 있는데, 이들 복수의 CSP 는 모두 동일할 필요는 없고, 각각 다른 외형 치수의 CSP 인 경우나, 복수의 CSP 중 일부에만 동일한 CSP 가 포함되어 있는 예도 포함되어 있다는 것은 물론이다.
이상, 실시형태를 복수 서술하였는데, 그 외에, 본 발명은 그 요지를 일탈하지 않는 이상, 상기의 실시형태에 한정되는 것은 아니라는 것은 물론이다.
실시예
이하, 도면을 참조하여 본 발명의 실시예를 더욱 상세하게 설명하지만, 본 발명은 그 요지를 일탈하지 않는 이상 이하의 실시예에 한정되는 것은 아니다.
(실시예 1)
도 1～7, 도 12, 도 13～15 및 도 24 를 사용하여 본 발명의 실시예 1 을 설명한다.
CSP (BGA 타입의 칩 사이즈 패키지) 로는 도 24 에 나타내는 바와 같은 512 Mbit 의 DDR2 (Double-Data-Rate)-SDRAM (Synchronous-Dynamic-Random-Access-Memory) 칩을 탑재한 CSP (외형 치수: 10mm × 10.6mm, 패키지 높이 : 1.2mm, 땜납 볼 피치 : 0.8mm, 땜납 볼 직경 : 0.45mm, 땜납 볼 재료 : SnAgCu, 입력 단자 수 : 60) 를 2 개 준비하였다. 임시로 이들 2 개의 CSP 를 제 1 CSP (1) 및 제 2 CSP (2) 라고 부르도록 한다.
가요성 회로 기판 (3) 은 도 2 (a) 에 나타내는 구조이며, 층간 절연층 (8) 으로서 두께 25㎛ 의 폴리이미드를 사용하여 폴리이미드의 양면에 두께 12㎛ 의 구리박 패턴을 형성하고, 솔더레지스트 (6) 를 개구시킨 부분에 제 1 외부 단자 (33) 와 제 2 외부 단자 (34) 를 형성하였다. 솔더레지스트는 스크린 인쇄법으로 형성하였다. 솔더레지스트 (6) 에는 두께가 10㎛, 유리 전이 온도가 약 90℃ 이고, 260℃, 10 초의 리플로우 공정에서도 변질하지 않는 재료를 사용하였다. 제 1 외부 단자 (33) 와 제 2 외부 단자 (34) 의 표면에는 도면 중에서는 생략되어 있지만, 두께 3㎛ 의 Ni 막과 그 위에 두께 0.03㎛ 의 Au 막을 무전해 도금법으로 형성하였다. 폴리이미드 (층간 절연층 (8)) 의 양면의 구리박 패턴 사이는 도 2 (a) 중에서는 생략되어 있으나, 비아에 의해 접속하였다.
또, 가요성 회로 기판 (3) 과 CSP 의 측면 (19) 및 땜납 볼 탑재면과는 표리 반대면 (9) 을 접착시키기 위한 접착층 (4) 으로는 가요성 회로 기판 (3) 의 솔더레지스트 (6) 표면에 미리 그 영역에 상당하는 지점에만 두께 40㎛ 의 열가소성 폴리이미드 시트를 열 프레스 장치를 사용하여 부착시켜 놓고, 도 2 (a) 에 나타내는 가요성 회로 기판 (3) 을 제조하였다. 열가소성 폴리이미드 시트에는 유리 전이 온도가 약 70℃ 인 재료를 사용하여 150℃～200℃ 의 비교적 저온에서 접착할 수 있도록 하였다. 이 이유는, 예를 들어 250℃ 이상의 고온에 길게 노출되면 DDR2-SDRAM 의 특성 열화가 발생한다는 것이 발명자들의 실험에 의해서도 알 수 있기 때문에, 열화를 초래하지 않는 온도로서 안전성을 보면, DDR2-SDRAM 를 가능한 한 고온 이력에 노출되지 않게, CSP 와 가요성 회로 기판 (3) 의 접착 온도는 200℃ 이하가 바람직하기 때문이다.
다음으로 가요성 회로 기판 (3) 을 플립 칩 실장 마운터의 스테이지 상에 진공 흡착으로 고정시키고, 가요성 회로 기판 (3) 의 제 1 외부 단자 (33) 상에 플럭스를 도포한 후 (도 3 (a) 중에서는 생략되어 있다), 제 1 CSP (1) (DDR2-SDRAM -CSP) 의 땜납 볼 (5) 과 제 1 외부 단자 (33) 를 플립 칩 실장 마운터에 상비되어 있는 카메라에 의해 위치를 맞추고, 100g 정도의 저하중으로 임시 접착을 실시하였다 (도 3 (a) 참조. 도 3 (a) 중에서는 플립 칩 실장 마운터의 스테이지는 생략). 또, 이 공정은 임시 접착이며, 접속은 아니므로 가열은 실시하지 않았다. 그 후, 플립 칩 실장 마운터로부터 샘플을 꺼내어, 리플로우노 (爐) 에 투입함으로써 제 1 CSP (1) 와 가요성 회로 기판 (3) 을 접속 (땜납 융착) 시키고, 리플로우노에 투입한 후에는 메틸에틸케톤 (유기 용제) 을 사용하여 플럭스 세정을 실시하고, 마지막에 건조시켰다.
그 후, 샘플을 이 후에 실시하는 가요성 회로 기판 (3) 을 절곡하여 제 1 CSP (1) 와 접착시키기 위한 장치로 이동시키고, 그 장치의 히터 스테이지 (10) 상에 샘플을 진공 흡착시켜, 히터 스테이지를 180℃ 까지 가열하였다 (도 3 (b)).
다음으로 제 1 CSP (1) 와 가요성 회로 기판 (3) 의 간극에 SUS (304) 를 재료로 한 지지체 (12) 를 삽입하고, 지지체 (12) 와 히터 스테이지 (10) 사이에 가요성 회로 기판 (3) 을 사이에 끼우도록 하였다 (도 4 (a), 도 4 (b)). 여기서 지지체 (12) 의 외형 치수에 대해서는, 두께는 제 1 CSP (1) 와 가요성 회로 기 판의 간극 (13) (도 4 (a) 참조) 이 0.27mm 이며, 또한 제 1 CSP (1) 의 휨이 약 0.05mm 였으므로, 이 간극 (13) (0.27mm) 으로부터 휨량 (0.05mm) 을 뺀 사이즈 (0.22mm) 에 제조 공차의 여유를 고려하여 0.20mm 로 하였다.
도 25 는 제 1 CSP (1) 의 땜납 볼 탑재면 (23) 상에 지지체 (12) 를 겹쳤을 때의 도면을 나타내고, 또, 도 25 중에는 지지체 (12) 의 외형 치수도 나타내고 있다. 지지체 (12) 는 ㄷ 자형이며, 지지체 (12) 의 주된 외형 치수는 외형 폭이 9.6mm (CSP 의 외형 폭 10.0mm 보다 0.4mm 작다), 내경폭이 7.6mm (CSP 의 최외부의 땜납 볼의 끝에서 끝까지의 거리 17 (6.8mm) 보다 0.8mm 크다), ㄷ 자형의 2 개의 지지체 부분의 길이는 12.0mm (CSP 의 길이 10.6mm 보다 1.4mm 길다) 로 되어 있다.
또 도 26 (위에는 평면도, 아래의 2 개는 단면도) 에 나타내는 바와 같이 지지체 (12) 에는 가요성 회로 기판 (3) 과 접촉하는 면 (45) 에는 두께 10㎛ 의 테프론 (등록 상표) 코팅 (44) 이 되어 있다 (테프론 (등록 상표) 은 이른바 비점착제층 (44) 의 대표예). 상기에서 서술한 지지체의 두께, 및 외형 폭은 이 테프론 (등록 상표) 코팅 (44) 의 두께도 포함한 치수를 나타내고 있다.
다음으로 지지체 (12) 를 삽입한 채로 가요성 회로 기판 (3) 을 180℃ 로 가열하면서 지지체의 단부에서 절곡하고, 또한 2MPa 의 압력을 가하면서 가요성 회로 기판 (3) 의 표면에 형성한 접착층 (4) (열가소성 폴리이미드) 과 CSP 의 측면 (19) 및 땜납 볼 탑재면과는 표리 반대면 (9) 에 접착시켰다 (도 6). 가압 툴 (22) 로는 중심에 금속의 로드가 있고, 로드의 주위를 실리콘 고무로 덮은 형태의 재료를 사용하였다.
다음으로 히터 스테이지를 180℃ 에서 60℃ 까지 냉각한 후, 마지막에 지지체 (12) 를 제거하고, 먼저 도 1 (a) 에 나타내는 반도체 장치를 제조하였다.
다음으로 제 2 CSP (2) 의 땜납 볼 (5) 의 표면에 플럭스 (27) 를 도포하고 (도 13 (a)), 또 먼저 제조된 상기 반도체 장치 (28) 중, 땜납 볼 탑재면 (23) 과는 표리 반대면 (9) 측에 있는 가요성 회로 기판 (3) 의 외부 단자 (7) (도시 생략) 상에도 플럭스 (27) 를 도포하였다 (도 13 (b)).
다음으로 제 2 CSP (2) 의 땜납 볼 (5) 과, 먼저 제조된 상기 반도체 장치 (28) 의 외부 단자 (7) (도시 생략) 를 플립 칩 실장 마운터에 상비되어 있는 카메라에 의해 위치를 맞추고, 100g 정도의 저하중으로 임시 적층 (접착) 하였다 (도 14 (a)). 다음으로 상기 반도체 장치 (가요성 회로 기판 (3) 과 제 1 CSP (1) 를 접착시켜 제조하였다) (28) 중, 제 1 CSP (1) 의 땜납 볼 (5) 근방측에 있는 가요성 회로 기판 (3) 의 외부 단자 (7) (도시 생략) 상에 플럭스 (27) 를 도포하고 (도 14 (b)), 플럭스 (27) 를 도포한 외부 단자 (7) 상에 유리 마스크 (땜납 볼을 탑재하는 지점에만 구멍이 뚫려 있는 마스크) 를 사용하여 땜납 볼 (5) 을 임시 탑재하였다 (도 15 (a)). 그리고 마지막에 리플로우 장치에 투입하고, 땜납 볼 (5) 과 가요성 회로 기판 (3) 의 외부 단자 (7) 를 융착시키고, 플럭스 (27) 를 에틸메틸케톤으로 세정하고, 건조시켜, 본 발명의 실시예 1 의 반도체 장치를 완성시켰다 (도 15 (b)).
이와 같이 하여 제조된 본 발명의 실시예 1 (DDR2-SDRAM-CSP 를 2 단 적층한 반도체 장치) 의 외형 사이즈는 약 10.2mm × 10.6mm × 높이 2.6mm 이었다.
또, 본 실시예 1 의 반도체 장치의 땜납 볼의 코플래너러티 (땜납 볼의 높이 편차) 를 측정한 결과, 약 40㎛ 라는 작은 값 (일반적인 실장 표준 규격치에서는 100㎛ 이하) 이 얻어진다는 것을 알 수 있다. 또 본 실시예 1 의 반도체 장치를 회로 기판에 실장해도 실장 불량 (미접속 불량) 이 발생하지 않는다는 것도 확인할 수 있고, 또한 전기적인 동작도 확인할 수 있었다.
(실시예 2)
도 27 (c) 에 본 발명의 실시예 2 를 나타낸다. 먼저 처음에 도 27 (a) 에 본 발명의 실시예 1 에 사용한 DDR2-SDRAM-CSP41 을 8 개 실장한 회로 기판 (46) (CSP (41) 이외의 부품은 도면을 간략화하기 위해서 생략하였다) 을 나타낸다. CSP (41) 의 8 개 분의 실장 점유 면적은 CSP 사이의 간극 (2mm) 도 포함하면 1067.2㎟ 이었다.
한편, 도 27 (b) 에는 본 발명의 실시예 1 에 나타내는 반도체 장치 (47) (DDR2-SDRAM-CSP 를 2 단 적층한 반도체 장치) 를 4 세트 실장한 회로 기판 (46) (본 발명의 실시예 1 에 나타내는 반도체 장치의 4 세트 분 이외에는 도면을 간략화하기 위해서 생략하였다) 을 나타낸다. 본 발명의 실시예 1 에 나타내는 반도체 장치의 4 세트 분의 실장 점유 면적은 519.68㎟ (547.52㎟ 의 면적 삭감) 로, 회로 기판 (46) 내에 있어서의 DDR2-SDRAM-CSP 의 실장 점유 면적을 도 27 (a) 의 경우의 절반 이하로 할 수 있었다.
그 결과, 도 27 (c) 에 나타내는 바와 같이 회로 기판 (46) (본 발명의 실시 예 1 에 나타내는 반도체 장치의 4 세트 분 이외에는 도면을 간략화하기 위해서 생략하였다) 을 소형화할 수 있고, 회로 기판의 비용도 삭감할 수 있었다.
또 도면에서의 설명은 생략하지만, 도 27 (c) 에 나타내는 회로 기판 (46) (본 발명의 실시예 1 에 나타내는 반도체 장치를 4 세트 실장한 회로 기판) 을 소형 모바일 PC (Personal Computer) 에 적용한 결과, 새로운 외형 치수의 소형화, 및 회로 기판의 저비용화에 의해 소형 모바일 PC 의 제조 비용의 삭감을 실현할 수 있었다.
이상, 본 발명의 실시예에 대해 여러 가지 서술했는데, 본명 발명은 상기 실시예에 한정되는 것은 아니고, 발명의 정신을 일탈하지 않는 범위에서 더 많은 개변을 실시할 수 있다는 것은 물론이다.

Claims (31)

  1. 외부 단자로서 땜납 볼을 구비한 반도체 패키지가, 기판의 양면에 외부 단자를 갖는 하나의 가요성 회로 기판의 편면측의 상기 외부 단자와 상기 땜납 볼에 의해 접속되고, 상기 가요성 회로 기판이 상기 반도체 패키지를 싸도록 절곡되어 상기 반도체 패키지의 그 외부 단자면과는 표리 반대면측에 접착되어 있는 반도체 장치로서,
    상기 가요성 회로 기판은 상기 반도체 패키지 측면의 적어도 일부와 접착되고, 또한 상기 반도체 패키지의 땜납 볼 탑재면측에 위치하는 상기 가요성 회로 기판은, 상기 반도체 패키지의 외단부보다 내측의 영역에서 절곡되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 패키지의 땜납 볼 탑재면측에 위치하는 상기 가요성 회로 기판은, 상기 반도체 패키지에 탑재된 최외부의 땜납 볼보다 외측인 영역에서 절곡되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 가요성 회로 기판의, 상기 최외부의 땜납 볼보다 외측에서 절곡된 부분에서부터 상기 반도체 패키지의 측면까지의 부분과, 상기 최외부의 땜납 볼은 서로 접촉되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 가요성 회로 기판의 표면 중 상기 반도체 패키지와 접속되는 측의 편면 상의 영역으로서, 상기 반도체 패키지의 측면, 및 상기 반도체 패키지의 외부 단자면과는 표리 반대면과 접촉하는 영역의 적어도 일부에 접착층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 패키지의 측면, 및 상기 반도체 패키지의 외부 단자면과는 표리 반대면 중, 상기 가요성 회로 기판과 접촉하는 영역의 적어도 일부에 접착층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 접착층이 열가소성 수지인 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 열가소성 수지는, 유리 전이 온도가 70℃～140℃ 인 열가소성의 폴리이미드 수지인 것을 특징으로 하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 접착층이 열경화성 수지인 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 열가소성 수지의 두께가 20㎛ 이상인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 가요성 회로 기판과 상기 반도체 패키지 사이에 언더 필 수지가 충전되어 있지 않은 것을 특징으로 하는 반도체 장치.
  11. 반도체 패키지 또는 수동 부품을 복수 조합하여 적층시킨 3 차원 실장형 패키지로서, 제 1 항에 기재된 반도체 장치를 적어도 1 이상 포함하는 것을 특징으로 하는 3 차원 실장형 패키지.
  12. 제 11 항에 있어서,
    상기 수동 부품이 콘덴서, 저항, 인덕터 중 1 이상인 것을 특징으로 하는 3 차원 실장형 패키지.
  13. 제 1 항에 기재된 반도체 장치가 실장되어 있는 것을 특징으로 하는 회로 기판.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 기재된 반도체 장치, 3 차원 실장형 패키지 또는 회로 기판이 실장되어 있는 것을 특징으로 하는 전자 기기.
  15. 반도체 패키지와 가요성 회로 기판이 땜납 볼을 통하여 접속되어 일체가 된 디바이스의 상기 가요성 회로 기판을, 상기 반도체 패키지의 외단부보다 내측인 영역에서 가열하면서 절곡하고, 상기 반도체 패키지의 측면 및 상기 반도체 패키지의 외부 단자면과는 표리 반대면에 접착시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 가요성 회로 기판을 절곡하는 영역은 상기 반도체 패키지에 탑재된 최외부의 땜납 볼보다 외측인 것을 특징으로 하는 방법.
  17. 제 16 항에 있어서,
    상기 반도체 패키지와 상기 가요성 회로 기판 사이의 상기 반도체 패키지의 외단부보다 내측이고 또한 최외부의 상기 땜납 볼보다 외측인 영역에 지지체를 삽입하는 공정과,
    상기 가요성 회로 기판을 히터 스테이지 상에서 가열하면서 상기 지지체의 단부에서 절곡하여 상기 반도체 패키지의 측면 및 상기 반도체 패키지의 외부 단자면과는 표리 반대면에 접착시키는 공정과,
    상기 가요성 회로 기판을 절곡한 후에 상기 지지체를 제거하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 지지체를 제거하기 전에, 상기 가요성 회로 기판의 표면에 있는 절연층의 유리 전이 온도 이하까지 상기 히터 스테이지를 냉각시키는 공정이 포함되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 17 항에 있어서,
    상기 지지체가 ㄷ 자형인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 지지체의 두께가 상기 반도체 패키지와 상기 가요성 회로 기판의 간극의 두께보다 얇고, 상기 지지체의 외형 사이즈가 상기 반도체 패키지의 외형 사이즈보다 작은 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 17 항에 있어서,
    상기 지지체의 표면 상이며, 적어도 상기 가요성 회로 기판과 접촉하는 면에 홈이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 17 항에 있어서,
    상기 지지체의 표면 상이며, 적어도 상기 가요성 회로 기판과 접촉하는 면에 비점착제 층이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 비점착제가 4 불화 에틸렌 수지 (PTFE), 4 불화 에틸렌ㆍ퍼플루오로알콕시에틸렌 공중합체 수지 (PFA), 4 불화 에틸렌ㆍ6 불화 프로필렌 공중합체 수지 (FEP) 중 어느 것인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 16 항에 있어서,
    상기 가요성 회로 기판의, 상기 반도체 패키지의 외단부가 되는 영역보다 내측의 영역이고 또한 상기 반도체 패키지에 탑재된 최외부의 상기 땜납 볼보다 외측인 영역에 미리 접음선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 15 항, 제 16항, 또는 제 24 항 중 어느 한 항에 있어서,
    상기 반도체 패키지와 상기 가요성 회로 기판이 일체가 된 상기 디바이스를 히터스테이지 상에 고정시키고, 상기 가요성 회로 기판을 절곡하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 히터 스테이지는 흡착 수단을 갖고, 상기 디바이스를 상기 흡착 수단에 의해 흡착 고정시킨 상태에서 상기 가요성 회로 기판을 절곡하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 8 항에 있어서,
    상기 열경화성 수지의 두께가 20㎛ 이상인 것을 특징으로 하는 반도체 장치.
  28. 제 5 항에 있어서,
    상기 접착층이 열가소성 수지인 것을 특징으로 하는 반도체 장치.
  29. 제 5 항에 있어서,
    상기 접착층이 열경화성 수지인 것을 특징으로 하는 반도체 장치.
  30. 제 1 항에 기재된 반도체 장치가 실장되어 있는 것을 특징으로 하는 모듈.
  31. 제 30 항에 기재된 모듈이 실장되어 있는 것을 특징으로 하는 전자 기기.
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