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KR101153978B1 - 비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법 - Google Patents

비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법 Download PDF

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호리우치사토시
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카부시키카이샤 시.브이.리서어치
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Abstract

비결정질 금속산화막(amorphous metal oxide film), 예를 들면, 비결정질 탄탈 산화막(amorphous tantalum oxide film)을 침착시키는 막 침착과정과(film deposition process), 이온과 라디칼 반응(radical reaction)에 근거하고 이온전류밀도(ion current density)가 5mA/cm2 이상인 적어도 산소를 포함하는 고밀도 플라즈마 방사처리(high-density plasma radiation treatment)에 의해 유지되는 비결정질 금속산화막의 비결정질 상태에서 상기 비결정질 금속산화막의 막질(film quality)을 향상시키기 위한 막 처리 과정(film treatment process)이 수행되고, 그것에 의해 전체 과정에서 저온처리(low-temperature treatment)가 가능해진다. 또한, 막질이 우수한 비결정질 금속산화막이 침착될 수 있으므로, 비결정질 금속산화막은 신뢰도(reliability)가 높아질 수 있고 값싸게 생산할 수 있다. 막질이 우수한 비결정질 탄탈 산화막이 저온처리에 의해 값싸게 제조될 수 있다. 또한, 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치가 제조될 때, 막질이 우수한 비결정질 금속 산화막이 저온처리에 의해 침착될 수 있고 신뢰성 높은 커패시턴스 소자와 반도체 장치가 제조될 수 있다.

Description

비결정질 금속 산화막의 제조 방법 및 비결정질 금속 산화막을 가지는 커패시턴스 소자와 반도체 장치를 제조하는 방법{ Method of manufacturing amorphous metal oxide film and methods of manufacturing capacitance element having amorphous metal oxide film and semiconductor device}
도 1은 종래 기술에 따라 커패시턴스 절연층의 탄탈 산화막을 침착하는 방법을 설명하는 흐름도이다.
도 2는 종래기술에서 사용되는 일반적인 멀티 챔버 CVD 시스템의 구성을 나타내는 개략적인 도면이다.
도 3은 종래기술에 따라 탄탈 산화막을 고온에서 침착하는 전처리 방법으로 유용한 치환 기술을 설명하는 흐름도이다.
도 4는 본 발명에 따라 비결정질 탄탈 산화 박막(amorphous tantalum oxide thin film)을 침착시키는 실시예를 설명하는 흐름도이다.
도 5는 본 발명에 따라 비결정질 탄탈 산화 박막을 침착시키는 다른 실시예를 설명하는 흐름도이다.
도 6은 본 발명에 따른 제조방법에 사용되는 헬리콘 플라즈마 시스템(helicon plasma system)의 배열을 보여주는 개략적인 도면이다.
도 7은 RF 전원에 관한 누설전원밀도(leakage electric power density)의 의존도(dependence)를 나타내고 본 발명에 따른 제조방법을 설명하는 특성 그래프이다.
도 8은 RF 전원에 관한 누설전원밀도의 의존도를 나타내고 본 발명에 따른 제조방법을 설명하는 또 다른 특성 그래프이다.
도 9는 단일 웨이퍼 막-침착 시스템(single wafer film-deposition system)의 구성예를 나타내는 개략적인 도면이다.
도 10은 본 발명의 상세한 설명에서 참조되고 산화 시간이 변화할 때 얻어지는 탄탈 산화막의 막두께에 관한 누설전류밀도 의존도의 측정결과(measured result)를 나타내는 특성 그래프이다.
도 11은 누설전류밀도의 정의를 설명하고 공급되는 전기장에 관한 누설전류밀도를 나타내는 특성 그래프이다.
도 12는 본 발명에 따른 제조방법에서 비결정질 탄탈 산화물 박막 침착 방법을 설명하는 흐름도이다.
도 13은 본 발명에 따른 제조방법에 의해 얻어지는 커패시턴스 소자를 가지는 반도체 장치를 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호설명
2 ....헬리콘 플라즈마 발생소스 50 ....반도체기판
3 .... 석영유리종 51 ....분리절연층
4 .... 반응챔버 52 .... 인터레이어 절연층
5 .... 막-침착재료 53 .... 아래 절연층
7 ....주입과정가스용 가스주입구 54 .... 유전체 절연층
8 ....배기과정가스용 배기구 55 ....위 금속 전극층
10 ....고주파(RF) 발생기 15 ....자기장 발생수단
14A, 14B .... 전류 제어수단 103 ....수송로봇
101a 내지 101d .... 기판 카세트 로드-록 챔버의 각각의 챔버
본 발명은, 예를 들면, 유전체의 절연막으로서 비결정질 탄탈 산화 박막으로 형성되는 비결정질 금속 산화막을 사용하는 정전기적 커패시턴스 소자(electrostatic capacitance element)를 제조하는 방법, 예를 들면, 비결정질 탄탈 산화물 박막을 포함하는 반도체 장치와 같이, 비결정질 금속 산화 박막의 제조방법과 비결정질 금속 산화 박막을 가지는 커패시턴스 소자 및 비결정질 금속 산화 박막을 가지는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치, 예를 들면, 반도체 집적회로 장치는 일반적으로 정전기적 커패시턴스 소자의 용량성 절연막(capacitive insulation film)으로써 실리콘 질화물 막(nitride silicon film)(Si3N4 막)을 사용한다. 반도체 장치의 초소형화, 집적도의 증가, 작동속도의 증가에 대한 요구가 꾸준히 증가함에 따라, Al2O3막, 산화 탄탈막, BaSrTiO막, SrTao막, PbTiO3-PbZrO3막을 침착시키는(deposit) 다양한 연구와 개발이 지금까지 이루어지고 있다. 상기 금속막 중에서, 탄탈 산화물 막이 주목받고 있다. MIS(metal-insulator-semiconductor) 구조를 가지는 커패시턴스 소자가 형성되고, 다음과 같은 방법이 커패시턴스 절연층의 탄탈 산화막을 침착하는데 자주 쓰이는데, 예를 들면, 도 1은 탄탈 산화막을 침착하는 방법의 설명에 참조되는 흐름도이다. 도 1에 나타낸 바와 같이, 기판, 예를 들면, 단계(S1)에서 반도체 웨이퍼는 저압 CVD(chemical vapor deposition)법 시스템에 주입되고, 그 후 단계(S2)에서 탄탈 산화막이 침착된다. 일반적으로, 대부분의 탄탈 산화막이 침착될 때, 팬태톡시탄탈(pentaethoxytantalum)(Ta(OC2H5)5)이 원재료로 사용되고, 증발되며 그리고 나서 감압하에서 약 450℃의 열에너지로 산소와 반응한다.
그러나, 이러한 막 침착 방법에 따르면, 다량의 탄소(C)와 수산기가 침착된 막에 남는다. 더욱이, 산소 부족으로 Ta와 O가 충분히 결합할 수 없도록 막이 침착된다.
결과적으로, 상기 침착된 막에 의해, 특히, 누설전류(leakage current) 특성, 저항전압(withstand voltage) 특성, 유전상수(dielectric constant) 등의 충분한 전기적 특성이 얻어질 수 없다.
이러한 문제를 해결하기 위해, 막질 향상처리(film quality improvement treatment)를 수행해야 한다. 이러한 막질 향상처리에 있어서, 침착된 막은 상기 언급한 저압 CVD 시스템에서 막질 향상 시스템, 예를 들면, 단계(S3)에서 오존분위기하에서 400℃ 내지 500℃ 온도에서 자외선 방사 어닐 처리(ultraviolet-ray radiation anneal treatment)(소위 UV-O3 처리) 시스템으로 옮겨지고, 침착된 막은 단계(S4)에서 어닐링된다. 그리고 나서, 어닐링된 웨이퍼는 단계(S5)에서 이 처리 시스템에서 꺼내고 단계(S6)에서 산소 분위기하에서 600℃를 초과하는 온도에서 추가로 어닐링된다.
상기한 막이 침착될 때, 상기 막은 일반적인 다중 챔버 CVD 시스템에 의해 침착된다. 도 2는 다중 챔버 CVD 시스템의 개략적인 구성을 나타내는 도면이다. 도 2에 나타낸 바와 같이, 상기 다중 챔버 CVD 시스템은 기판를 위해 준비된 최대 4개의 챔버(101a 내지 101d), 예를 들면, 기판이나 웨이퍼가 침착되는 웨이퍼 운송챔버(wafer conveying chamber)를 포함한다. 기판은 수송로봇(transportation robot)(103)에 의해 기판 카세트 로드-록 챔버(substrate cassette load-lock chamber)(102)에서 각각의 챔버(101a 내지 101d)로 그리고 그와 반대로 수송된다.
그리고 나서, 상기 시스템에서, 두 개의 챔버는 막 침착 챔버(film-deposition chamber)로서 형성되고 나머지 두 개의 챔버는 웨이퍼가 산화 후에 처리되는 챔버로서 기능하는 UV-O3 챔버로 형성된다. 탄탈 산화물 막은 막 침착 챔버 중 어느 하나에 의해 침착되고 UV-O3 챔버 중 어느 하나에서 후처리 과정(post-treatment process)에 의해 처리된다.
그리고 나서, 후처리 과정에 의해 처리된 탄탈 산화물 막은 적어도 산소를 포함하는 산소 분위기에서 600℃ 이상의 온도로 어닐링되고 그것에 의해 질이 향상될 수 있다.
그러나, 최근에는 반도체 장치가 빠른 속도에서 작동되어야 함이 요구되고 그러므로 전극층(electrode layer)과 상호연결층(interconnection layer)은 점차 금속층으로 형성되어야 하는 추세에 있다. 상기 늘어나는 요구와 추세에 따라, 반도체 장비 제조과정에 있어서, 열처리는 낮은 온도에서 이루어져야 하는 것이 요구된다. 예를 들면, 반도체 집적회로에서 회로 소자로서 기능하는 커패시턴스 소자는 전극층이나 상호연결층이 금속층으로 형성될 때 얻어지는 소위 MIM(metal-insulator-metal) 구조를 삽입해야만 한다.
MIM 구조를 가지거나 이와 유사한 커패시턴스 소자가 위에 언급한 환경에서 형성될 때, 탄탈 산화물 막과 같은 금속 산화물 막이 상기한 높은-온도 처리를 필요로 하는 상기 막-침착법에 의한 유전체 절연층으로서 형성되고, 그리고 나서 커패시턴스 소자 즉, 반도체 장치의 특성과 신뢰도에 문제점이 발생할 것이다.
특히, 상기한 높은-온도 처리가 요구되는 금속막이 형성되는 단계에서, 금속층이 이미 존재하면, 즉, 금속층이 아래층의 전극 금속층에 이미 MIM 구조가 존재하는 구조를 가지면, 예를 들어, 상기 금속층은 내열성이 좋고 저항이 낮은 높은 녹는점 금속, 예를 들면, Pt(백금) 및 Ru(루테늄)과 같은 고가의 금속으로 이루어져야 한다. 그러나, 이들 금속은 필연적으로 이들 금속이 초소형화 패턴으로 형성될 때 얻어지는 열악한 가동성(workability)을 가진다. 더욱이, 이들 금속은 복잡한 제조과정과 복잡한 제조시설을 요구하고 금속층이 비싸게 되는 것을 피할 수 없다.
반면, 높은 온도에서 상기 후처리를 위한 치환 기술(substitute technology)로써, 지금까지 금속층이 침착된 후에 O2 플라즈마 산화처리에 의해 금속층이 처리되는 방법이 시험되었다. 도 3은 상기한 치환기술의 설명에 참조되는 흐름도이다. 도 3에 있어서, 기판, 예를 들면, 반도체 웨이퍼는 단계(S10)에서 저압 CVD법 시스템으로 주입되고, 탄탈 산화막은 단계(S11)에서 반도체 웨이퍼 위에 침착된다. 다음에, 침착된 막은 단계(S120에서 오존 분위기 하에서 400℃ 내지 500℃의 온도범위에서 상기 저압 CVD 시스템으로부터 막질 향상 시스템, 예를 들면, 자외선 방사 어닐 처리 시스템으로 이동되고, 침착된 막은 단계(S13)에서 O2 플라즈마 처리에 의해 처리된다. 그리고 나서, O2 플라즈마 처리에 의해 처리된 반도체 웨이퍼는 단계(S14)에서 상기 처리시스템으로부터 꺼내진다. 그러나, 보통 다이오드 평행판 플라즈마 처리시스템(diode parallel plate plasma treatment system)에 의해 실행되는 플라즈마 산화물 처리는 충분히 높은 막 특성을 제공하지 못한다.
더욱이, 이 경우에, 막 침착을 위한 CVD 시스템과 고밀도 플라즈마 시스템을 둘 다 마련할 필요가 있다. 이들 시스템이 단일 시스템으로 형성될 때조차도, 금속층이 비싸게 생산되는 것을 피할 수 없다.
상기 측면에서, 본 발명의 목적은 비결정질 탄탈 산화막(amorphous tantalum oxide film), 즉, 저온 처리에 의해 유전체 절연막(dielectric insulation film)으로써 품질이 우수하고 커패시턴스 소자 및 반도체 장치를 값싸게 제조할 수 있는 비결정질 금속 산화막의 침착방법(method of depositing)을 제공하는 것이다.
비결정질 금속 산화막과 커패시턴스 소자를 제조하는 방법에 있어서, 본 발명에 따르면, 비결정질 금속 산화막을 사용하여 커패시턴스 소자를 제조하는 방법과 커패시턴스 절연막으로서의 비결정질 금속 산화막이 제공된다. 상기 제조방법은 비결정질 금속 산화막을 침착하는 과정과, 이온과 라디칼 반응(radical reaction)에 근거하고 5mA/cm2 이상의 이온전류밀도에서 적어도 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 비결정질 금속 산화막의 비결정질 상태에서 비결정질 금속 산화막의 막질을 향상하기 위한 막질 향상 처리과정을 포함한다.
본 발명의 또 다른 측면에 따르면, 비결정질 금속 산화막을 침착하는 과정과, 이온과 라디칼 반응에 근거하고 5mA/cm2 이상의 이온전류밀도에서 적어도 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 비결정질 금속 산화막의 비결정질 상태에서 비결정질 금속 산화막의 막질을 향상하기 위한 막질 향상 처리과정을 포함하는 비결정질 금속 산화막을 포함하는 반도체 장치를 제조하는 방법이 제공된다.
본 발명에 따르면, 커패시턴스 소자와 반도체 장비를 제조하는 방법에 있어서, 비결정질 금속 산화막을 침착하는 처리를 포함하는 모든 처리는 낮은 온도, 상세히는, 430℃ 이하의 온도에서 수행될 수 있다. 결과적으로, 낮은 저항을 가지고 아래층 전극(low layer electrode), 상호연결층(interconnection layer) 등과 같이 가동성(workability)이 우수한 저융점 금속층(low-melting point metal)을 사용할 수 있게 된다.
본 발명의 제조 방법에 따르면, 막-침착 과정과 막질 향상 처리가 동일한 반응챔버 내에서 실행될 수 있으므로, 시스템은 구성면에서 단순화될 수 있고 가동성이 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
첫째로, 본 발명에 따른 비결정질 금속 산화막, 비결정질 금속 산화막을 가지는 커패시턴스 소자와 반도체 장치의 제조방법을 도 4를 참조하여 설명한다. 도 4는, 예를 들면, 본 발명에 따른 비결정질 금속 산화막, 예를 들면, 비결정질 탄탈 산화막을 제조하는 과정의 설명에 참조되는 흐름도이다. 도 4에 나타낸 바와 같이, 상기 비결정질 탄탈 산화막이 침착되는 기판, 예를 들면, 실리콘 반도체 웨이퍼가 단계(S20)에서 비결정질 탄탈 산화막 막-침착 시스템으로 주입되고, 그 후 비결정질 탄탈 산화막은 단계(S21)에서 실리콘 반도체 웨이퍼 상에 침착된다.
단계(S22)에서, 비결정질 탄탈 산화물 박막의 막질 향상을 위한 막질 향상 처리는 이온과 라디칼 반응에 근거하고 5mA/cm2 이상의 이온전류밀도에서 적어도 산소를 포함하는 고밀도 플라즈마 방사처리에 의해 유지되는 비결정질 산화막의 비결정질 상태에서 산소 플라즈마 처리, 예를 들면, 헬리콘 플라즈마 방사 처리(helicon plasma radiation treatment)에 의해 수행된다.
비결정질 산화 금속 박막, 예를 들면, 비결정질 탄탈 산화 박막의 침착과정은 주로 상기한 고밀도 플라즈마 소스를 사용하는 라디칼 작용으로 이루어지는 막-침착 과정으로 대치될 수 있고, 그리고 막-침착 과정의 플라즈마 전원은 40W 이상 200W 이하로 선택될 수 있다.
막질 향상 처리과정에서 플라즈마 전원은 500W 이상 2000W 이하로 선택될 수 있다.
비결정질 금속 산화막의 목표 막 두께는 15nm 이상이고, 예를 들면, 도 4에 나타낸 바와 같이, 막-침착 과정과 연속하는 막질 향상 처리과정은 반복되며 막 두께 15nm 이하인 각각의 막은 비결정질 금속 산화막의 총 막 두께가 15nm 이상의 목표 막 두께와 같아지도록 침착된다. 다음에, 생성된 웨이퍼는 단계(S23)에서 상기한 시스템으로부터 꺼내진다.
도 5는 본 발명에 따른 비결정질 탄탈 산화 박막의 침착 방법의 또 다른 예를 설명하는 흐름도이다. 도 5에서, 도 4와 동일한 단계는 동일한 참조번호로 나타내고 따라서 상세한 설명은 생략한다. 도 5에 나타낸 바와 같이, 상기 비결정질 금속 산화막에 대한 막-침착 과정과 막질 향상 처리과정은 참조번호(200)로 지정된 동일한 반응챔버에 의해 수행될 수 있다.
더욱이, 상기한 비결정질 금속 산화막을 위한 막-침착 과정과 막질 향상 처리과정은 모두 430℃ 이하의 온도에서 실행되어야 한다.
본 발명에 따른 커패시턴스 소자를 제조하는 방법은 유전체 절연층이 비결정질 금속산화물 막으로 구성된 커패시턴스 소자 제조방법이다. 특히, 유전체 절연층은 상기한 본 발명에 따른 비결정질 금속 산화막 제조방법에 의해 형성된다.
또한, 본 발명에 따른 반도체 장치 제조방법은 비결정질 금속산화막을 포함하는 반도체 장치 제조방법이다. 특히, 비결정질 금속산화막은 상기한 본 발명에 따른 비결정질 금속산화막을 제조하는 방법에 의해 형성된다.
첫째로, 본 발명에 따른 제조방법을 사용하기 위해 고밀도 플라즈마 소스를 이용하는 플라즈마 처리시스템으로서 기능하는 헬리콘 플라즈마 처리시스템에 대하여 도 6을 참조하여 설명한다.
도 6은 헬리콘 플라즈마 시스템의 구성을 나타내는 개략적인 도면이다. 도 6에 나타낸 바와 같이, 일반적으로 참조번호(1)로 나타내진 상기 헬리콘 플라즈마 처리시스템은, 헬리콘 플라즈마 발생소스(helicon plasma generation source)(2)와, 플라즈마가 발생하는 석영 유리종(quartz belljar)(3)과 통신하는(communicate) 반응챔버(reaction chamber)(4)를 포함한다.
상기 반응챔버(4) 내에는, 소정의 온도에서 침착된 반도체 웨이퍼와 같은 막-침착 기판(film-deposited substrate)(5)을 가열하기 위한 히터(heater)(도시하지 않음)를 포함하는 서스셉터(susceptor)(6)가 배치된다.
반응챔버(4)는 반응챔버(4) 내의 진공도가 압력조절기(pressure regulator)(도시하지 않음)에 의해 소정의 것으로 조정되는 방식으로 처리가스(process gas)를 주입하는 가스주입구(gas introducing inlet)(7)와 배기펌프(exhaustion pump)(도시하지 않음)에 의해 처리가스를 배출하는 배기구(exhaustion outlet)(8)를 포함한다.
플라즈마 발생소스(2)의 헬리콘 안테나(helicon antenna)(9)는 유리종(3)의 바깥면 주위에 배치되고, 13.56 MHz RF 전원은 고주파(RF) 발생기(10)로부터 임피던스 매칭수단(impedance matching means)(11)를 통하여 헬리콘 안테나(9)로 공급된다.
안쪽 코일(inside coil)(12A)과 바깥쪽 코일(outside coil)(12B)은 유리종(3)의 근처 주위를 감는다. 서로 반대방향으로 흐르는 직류(DC)는 전류제어수단(current control means)(14A, 14B)을 통하여 DC 전원장치(DC power supply)로부터 안쪽, 바깥쪽 코일(12A, 12B)로 공급되고, 그것에 의해 자기장을 형성한다. 이러한 전류값과 이들 전류값 사이의 비율을 조절함으로써, 헬리콘파(helicon wave)는 유리종(3)으로부터 플라즈마를 끌어내도록 전파된다. 동시에, 플라즈마의 동질성(homogeneity)은 유도된 헬리콘파와 영구자석으로 형성된 자기장 발생수단(magnetic field generation means)(15) 또는 반응챔버(4)의 측면에 배치된 전자석(electromagnet)으로부터 생성된 자기장 사이의 상호작용(interaction)에 의해 기판(5)에 가깝게 조정된다.
삭제
상기 구성을 가지는 플라즈마 처리시스템(1)에 따른 막-침착처리와 산화처리는 공급가스를 적절하게 바꿈으로써 실행된다.
다음으로, 상기 플라즈마 처리시스템(1)을 사용하는 본 발명에 따른 제조방법을 실행하는 예에 대하여 설명하나, 본 발명은 물론 이하의 예로 한정되는 것은 아니다.
제 1실시예:
본 실시예에서, 비정질 탄탈 산화막은 침착된다. 첫째로, RF 전원은 200W 이하로 선택되고 막-침착 처리과정은 적극적으로 헬리콘파의 전파(propagation)를 사용하지 않고 주로 라디칼 반응으로 이루어지는 영역에서 실행된다.
다음으로, 가스주입구(7)로부터 공급된 산소가스와 같은 산소를 포함하는 산화가스, RF 전원이 500W 내지 2000W 범위 내로 되는 헬리콘 전파를 적극적으로 사용하는 이온과 라디칼 혼합 고밀도 플라즈마 분위기가 생성된다. 상기 분위기하에서, 이미 침착되어 있던 비결정질 탄탈 산화막은 비결정질 상태가 유지되는 상태에서 산화된다. 이러한 방법으로, 막-침착 과정에 의해 불충분하게 이루어진 막질 향상 처리과정이 수행된다.
이때, 막-침착 과정에서 요구되는 플라즈마 전원, 즉, RF 전원은 200W 이하로 선택되면, 비결정질막, 즉, 매우 작은 결정이 생성되지 않는 비결정질막이 침착될 수 있다. 다음으로, RF 전원이 200W 이상으로 선택되면, 매우 작은 결정이 막-침착 동안 발생되어 완벽한 비결정질막 침착이 어렵게 된다는 것이 확인되었다. 더욱이, RF 전원이 40W 이하로 선택되면, 안정한 플라즈마 방전이 얻어질 수 없어 비결정질막이 안정적으로 침착될 수 없게 되는 것이 확인되었다. 특히, 막-침착 과정에서 요구하는 플라즈마 전원은 40W 이상 200W 이하로 선택되어야 한다.
도 7은 RF 전원이 변화할 때 얻어지는 누설전류밀도의 의존도의 측정 결과를 나타내는 특성 그래프이다. 도 7에 나타낸 상기 특성 그래프로부터, 200W 내지 40W 범위의 RF 전원에서 누설전류밀도가 낮은 침착막이 얻어질 수 있음을 알 수 있다.
도 8은 RF 전원이 산화과정, 즉, 막질 향상 처리에서 변화할 때 얻어지는 누설전류밀도의 특정 결과를 나타내는 특성 그래프이다. 도 8에 나타낸 특성 그래프의 연구는 RF 전원이 500W 이하일 때 막질 향상 효과가 불충분하다는 것을 나타낸다. 더욱이, 도 8의 특성 그래프로부터, RF 전원이 2000W를 초과하면 누설전류밀도가 급격하게 증가하는 것을 유사하게 알 수 있다. 그 이유는 막이 파괴되거나(broken) 부분적으로 결정화되기(crystallized) 때문이다. 그러므로, 산화 과정에 근거한 막질 향상 처리에서 RF 전원은 500W 이상 2000W 이하로 선택된다.
상기 실시예에서, 막-침착 과정을 수행하기 위한 처리 시스템과 막질 향상 처리과정은 상기한 시스템으로 한정되지 않으며 다양하게 수정될 수 있다. 도 9는 그러한 수정된 처리시스템의 구성을 보여주는 개략적인 도면이다. 도 9에 나타낸 바와 같이, 이 처리시스템은 제 1 및 제 2 챔버(21, 22)가 설치되며 기판 카세트가 침착되는 로드-락 챔버(24)로부터 공급되는 침착된 기판이 제 1 및 제 2 챔버(21, 22)에서의 막 침착 처리와 막질 향상 처리의 산화처리에 의해 독립적으로 처리될 수 있는 기판 전송 챔버(substrate transportation chamber)(20)를 포함한다.
제 2 실시예;
본 실시예에서, 도 4에 나타낸 상술한 흐름도에 나타낸 바와 같이, 복수의 막-침착 처리들과 각각의 막-침착처리 후 실행되는 막 향상처리의 산화처리로 구성되는 반복작업(repeated work)이 수행된다. 상기 반복작업에 따라, 충분히 우수한 막질이 시간적 관점(time standpoint)으로부터 고효율적으로 향상될 수 있다.
도 10은 침착된 막의 막 두께, 즉 침착된 탄탈 산화막(Ta2O5)의 막 두께가 변화하고 막질 향상의 산화처리시간은 파라미터로 사용될 때 얻어지는 막 두께에 대한 누설전류밀도의 측정결과를 보여주는 특성 그래프이다. 도 10에서, 특성곡선(71, 72, 73)은 산화처리시간의 시간주기가 각각 30초, 60초, 90초로 선택되었을 때 얻어지는 측정결과를 나타낸다.
도 7, 8, 10의 누설전류밀도는 공급되는 전압의 증가에 따라 누설전류가 급격히 증가하는, 즉, 누설전류가 소위 풀 프렌켈 전류영역(Pool Frenkel current region)으로 이동하기 시작하는 포인트에서 얻어지는 전류밀도이다.
도 10의 측정결과로부터, 막 두께 증가가 15nm를 초과하면, 산화시간에 대한 누설전류의 억제효율은 처리시간에 의존하여 낮아진다.
그러므로, 본 실시예에서, 15nm 이상의 막 두께를 가지는 비결정질 금속산화막이 침착될 때, 도 4에 나태낸 흐름도와 같이, 복수의 15nm 이하의 막 두께의 막-침착과정들과 각각의 막-침착처리 후 실행되는 막질 향상처리의 산화처리과정으로 구성되는 반복작업이 수행된다.
예를 들면, 15nm 이상의 막두께를 가지는 비결정질 금속산화막이 침착될 때, 15nm 이하의 막두께를 가지는 비결정질 금속산화막의 침착을 위한 막-침착 처리와 산화처리가 여러 번 반복되어야 하는 것이 매우 효과적이다. 예를 들어, 막 두께 30nm인 비결정질 금속산화막이 침착될 때, 막 두께 10nm인 막-침착과정과 산화처리과정의 사이클이 결과적으로 막두께 30nm가 얻어지도록 세 번 반복된다.
본 실시예에 따르면, 충분한 막 두께가 시간적인 관점에서 고효율적으로 얻어질 수 있다.
막-침착과정과 막질 향상 처리과정이 상기 실시예에 따라 다른 챔버에서 분리되어 수행될 수 있는 반면, 이 경우, 기판(5)이 다른 챔버로 이동하고 기판(5)이 다른 챔버로부터 되돌아오는데 필요한 시간은 작업시간에서 시간 손실을 야기한다.
특히, 15nm 이상의 막 두께를 가지는 비결정질 금속 산화막이 상기한 바와 같이 침착될 때, 반복적으로 기판(5)을 다른 챔버로 이송하고 다른 챔버로부터 기판(5)을 되돌리는 작업이 필요하게 된다. 결과적으로, 작업시간에서의 이러한 시간 손실은 현저한 생산성 감소로 나타난다.
제 3실시예
본 실시예에서, 도 5의 흐름도에 나타낸 바와 같이, 막-침착 처리와 산화처리가 같은 챔버 내에서 계속하여 수행된다.
본 실시예는 헬리콘 플라즈마 발생소스와 같은 고밀도 플라즈마 발생소스를 사용하는 막-침착 과정으로 구성되는 막-침착 과정과 막질 향상 처리이다.
특히, 샤워헤드(shower head)를 이용하는 상기한 다이오드 평행판 플라즈마 CVD 시스템에 따르면, 발생가능한 플라즈마는 밀도가 너무 낮아서 실용적인 막질과 실용적인 과정을 제공할 수 없다.
이는 도 12의 흐름도를 참조하여 이하에 설명한다. 도 12의 흐름도에 나타낸 바와 같이, 도 4와 도 5의 흐름도의 동일한 단계는 동일한 참조번호로 나타내고 따라서 상세한 설명은 생략한다.
도 12의 흐름도에 나타낸 바와 같이, 막-침착이 끝날 때까지 요구되는 단계는 막-침착 잔여대기가 배기되고 상기 제 1, 2 실시예와 유사하게 단계(S21)에서 막-침착과정이 종료된 후 단계(S30)에서 산화조건이 구성되는 단계를 포함한다. 그 다음에, 단계(S22)에서 산화단계, 즉 O2 플라즈마 처리가 실행된다.
그리고 나서, 이러한 산화단계가 끝나는 단계에서, 목표 막두께가 15nm 이하라면, 비결정질 금속산화막의 막-침착 과정, 즉 비결정질 탄탈 산화막이 완성된다. 상기 막-침착 과정이 완료되면, 실제적으로, 가스는 단계(S31)에서 반응챔버로부터 제거되고, 기판은 단계(S23)에서 반응챔버로부터 제거된다.
목표 막두께가 15nm 이상이면, 도 12의 흐름도에 나타낸 바와 같이, 상기 제 2 막-침착 과정을 실행하기 위해, 단계(S32)에서 막-침착 조건을 구성하기 위한 막-침착 조건 준비과정이 미리 제공된다. 그리고 나서, 단계(S21)에서 막-침착 과정이 실행된다. 더욱이, 막-침착 대기의 배기와 O2 플라즈마 처리에 근거하여 막질 향상처리 과정의 조건들이 설정되고, 즉, 단계(S32)에서 준비과정이 실행되고 단계(S22)에서 O2 플라즈마처리가 실행된다. 이러한 반복작업은 목표 막두께를 얻을 때까지 반복되고 그리고 나서 기판은 단계(S23)에서 반응챔버로부터 방출된다.
상기 실시예들에서 모든 막-침착 과정과 모든 막질 향상 처리과정은 온도가 430℃ 이하로 유지되는 영역에서 실행된다.
그 이유는 본 출원인의 양수인이 온도가 430℃를 초과하는 영역에서 막질이 저하한다는 것을 발견했기 때문이다. 특히, 온도영역이 430℃를 초과하면, 이 온도영역은 막-침착 반응이 열반응에 의해 시작되는 온도영역으로 이동한다. 플라즈마 에너지가 그러한 온도영역에 인가되면, 초과(excess) 플라즈마 에너지가 그러한 온도영역에 인가된다. 그 결과, 원재료(raw material)는 빠르게 분해되고 반응은 과잉 반응물(surplus reactants)이나 불필요한 원소(unnecessary elements)가 쉽게 막에 섞이는 결과로 필요 이상으로 가속된다. 따라서 막질은 불가피하게 나빠진다.
본 발명의 상기 실시예에서의 비결정질 금속산화막 침착조건과 막질 향상 처리의 산화처리조건은 이하와 같다.
실시예:
막-침착 조건:
펜태톡시탄탈(pentaethoxytantalum) 부분압(partial pressure) 1.7mTorr
산소 부분압 4.2mTorr
RF 전원 100W
온도 300℃
산화조건:
산소 부분압 8mTorr
RF 전원 1500W
온도 300℃
그리고 나서, 본 발명의 방법에 의해 얻어진 비결정질 금속산화막의 전기적 특성에서, 누설전류값은 도 11의 점선으로 나타낸 바와 같이 대략 1×10-8 [A/cm2] 이하인 것이 바람직하다.
그러한 전기적 특성하에서와 막 두께의 동일성이 얻어지는 막-침착 조건 및 산화조건은 이하와 같이 선택될 수 있다.
막-침착 조건:
펜태톡시탄탈(pentaethoxytantalum) 부분압 0.15 내지 4.3mTorr
산소 부분압 0.7 내지 8.6mTorr
RF 전원 40 내지 200W
온도 100 내지 430℃
산화조건:
산소 부분압 5 내지 15mTorr
RF 전원 500 내지 2000W
온도 100내지 430℃
상기한 바와 같이, 본 발명에 따르면, 비결정질 금속산화막, 예를 들면, 막질과 누설전류특성에서 우수하여, 신뢰성이 높은, 비결정질 탄탈산화막이 충분히 얇게 만들어질 수 있다.
그리고, 본 발명에 따른 커패시턴스 소자 제조방법에서, MIM 구조와 같은 적절한 구조에서 위 및 아래 전극층 사이에 삽입되는 유전체 절연층이 침착될 때, 본 발명에 따른 상기 비결정질 금속 산화막의 제조방법과 동일한 과정이 그러한 막-침착 과정에 적용될 수 있다.
본 발명에 따른 반도체 장비를 제조하는 방법에서, 회로소자의 유전체층이나 절연층 또는 커패시턴스 소자가 구성될 때, 본 발명에 따른 상기한 비결정질 금속산화막을 제조하는 방법과 동일한 과정이 상기 방법에 적용될 수 있다.
도 13은, 예를 들면, 본 발명이 적용된 반도체 집적회로장치에서 하나의 회로소자로서 기능하는 MIM 커패시턴스 소자의 예를 보여주는 개략적인 단면도이다.
이 예에서, 도 13에 나타낸 바와 같이, 지역적 열 산화막(local thermaloxidation film), 즉 LOCOS 과정(Local Oxidation of Silicon process)에 근거하여 분리절연층(separation insulation layer)(51)이 반도체 집적회로를 포함하는 반도체 기판(50), 예를 들면, Si 반도체 기판의 표면 위의 회로소자 사이에 침착된다. 인터레이어(interlayer) 절연층(52)은 분리절연층(51) 위에 침착된다.
MIM 커패시턴스 소자를 포함하는 아래 전극층(lower electrode layer)(53)은 상기 인터레이어 절연층(52) 상에 침착되고, 본 발명에 따른 비결정질 산화막을 형성하는 유전체 절연층(54)은 아래 전극층(53)에 침착된다. 위 금속전극층(upper metal electrode layer)(55)은 아래 금속전극층(53)과 반대위치에서 유전체 절연층(54)에 침착된다. 이러한 방법으로, 정전기적 용량이 아래 금속전극층(53)과 위 금속전극층(55) 사이에 형성되는 MIM 커패시턴스 소자(56)가 제조된다.
그리고 나서, SiO2 층과 같은 절연층(57)이 전체 표면에 침착되고, 접촉관통홀(contact through-hole)(58, 59)이 상기 커패시턴스 소자(56), 즉 아래 금속전극층(54)과 위 금속전극층(55)에 대향하는 두 개의 단자(terminal)를 통해 형성된다. 도 13에 나타낸 바와 같이, 접촉관통홀(58)은 아래 금속전극층(54)에 도달하도록 유전체의 절연층(53)을 통해 확장된다.
접촉관통홀(58, 59)을 통해, TiN으로 만들어진 보호막(60)이 표면에 형성되는 Al 합금층으로 형성된 소정의 패턴을 가지는 상호연결층(interconnection layer)(59)이 침착된다.
이러한 커패시턴스 소자는 다른 회로소자가 형성되는 동안 동시에 형성될 수 있다.
커패시턴스 소자와 반도체장치는 따라서 높은 신뢰도로 제조되고 전기적 특성이 우수한 커패시턴스 소자와 반도체장치가 얻어질 수 있다.
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상기한 바와 같은 비결정질 금속산화막, 예를 들면, 비결정질 탄탈산화막 및 비결정질 금속산화막과 반도체장치를 가지는 커패시턴스 소자를 제조하는 방법에 따르면, 모든 처리는 낮은 온도, 상세하게는 430℃ 이하에서 수행될 수 있고, 그것에 의해 가동성이 우수하고 저항이 낮은 저융점 금속층이 아래층 전극과 상호연결과 같이 적절한 어셈블리로 전도층(conductive layer)으로서 사용될 수 있다.
그러므로, 증가된 자유도로 금속, WN, TiN, 저렴하고 가동성이 우수한 Al 및 Cu로 재료(material)가 선택될 수 있고, 이는 초소형화 패턴으로 형성될 수 있으며 저항이 낮아 아래층 전극과 상호연결과 같은 적절한 어셈블리로서 사용될 수 있다.
또한, 예를 들면, 비결정질 탄탈 금속막과 같이 신뢰성이 높은 비결정질 금속 산화막이 유전체 절연층으로 형성될 수 있으므로, 이는 충분히 얇은 유전체의 절연층을 형성가능하게 한다. 더욱이, 가동성이 우수한 금속층이 상기 전극 및 상호연결로서 사용될 수 있으므로, 커패시턴스 소자는 더욱 초소형화될 수 있다. 그러므로, 반도체 집적회로 장치에서의 회로소자는 밀도가 높아질 수 있고 회로소자가 고속으로 동작할 수 있도록 하는 MIM 구조가 실현될 수 있다.
더욱이, 막-침착 과정과 막질 향상 처리과정이 같은 반응챔버에서 이루어질 수 있으므로, 산업의 관점에서, 여러 가지, 즉, 시스템이 구조적으로 단순화될 수 있고, 쉽게 조작될 수 있으며, 가동성, 신뢰성 및 생산성이 향상될 수 있고, 따라서 제조비용이 감소할 수 있는, 이점을 줄 수 있다.
첨부된 도면을 참조하여 본 발명의 적합한 실시예를 설명하였으나, 본 발명은 상기한 실시예로만 한정되는 것이 아니라, 첨부된 청구항에 정의된 바와 같은 본 발명의 취지 및 범위를 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 숙련된 자에 의해 다양한 변경 및 수정이 있을 수 있음은 당연한 일이라 하겠다.

Claims (27)

  1. 비결정질 금속산화막(amorphous metal oxide film)의 제조방법에 있어서,
    동일 반응용기 내에서, 각각 선정된 플라스마 전력에 의해, 각각 430℃이하에서, 고밀도 플라즈마(high-density plasma) 소스를 이용한 라디칼 반응(radical reaction)을 주체로 하는 비결정질 금속 산화막을 성막하는 성막공정과,
    그 후에, 이온 및 라디칼 반응에 의해 적어도 산소를 포함하는 이온전류밀도(ion current density) 5 mA/cm2 이상의 고밀도 플라즈마 조사처리(radiation treatment)에 의해 비결정질 상태를 유지한 상태로 상기 비결정질 금속산화막의 화학적 성질을 개선하는 막 처리공정을 포함하여 구성되고,
    상기 고밀도 플라스마 조사처리는 헬리콘(helicon)파(波) 플라즈마 조사처리인 것을 특징으로 하는 비결정질 금속산화막의 제조방법.
  2. 제 1항에 있어서,
    상기 비결정질 금속산화막은, 비결정질 산화탄탈 박막(amorphous tantalum oxide thin film)이 되며,
    상기 비결정질 금속산화막의 성막공정의 플라스마 전력은, 40W이상 200W이하로 이루어지는 것을 특징으로 하는 비결정질 금속산화막의 제조방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 막 처리공정의 플라스마 전력이, 500W 이상 2000W 이하인 것을 특징으로 비결정질 금속산화막의 제조방법.
  4. 제 3항에 있어서,
    상기 성막공정을 15nm 미만의 두께로 여러 차례 행하고, 각 성막공정 후에 각각 상기 막 처리공정을 행하는 것을 특징으로 하는 비결정질 금속산화막의 제조방법.
  5. 제 4항에 있어서,
    상기 비결정질 금속산화막의 목적으로 하는 막 두께가 15nm 이상인 경우에,
    상기 성막공정을 15nm 미만의 두께로 여러 차례 행하고, 각 성막공정 후에 각각 상기 막 처리공정을 행하여, 상기 비결정질 금속산화막의 총 두께가 상기 15nm 이상의 목적으로 하는 두께가 되도록 하는 것을 특징으로 하는 비결정질 금속산화막의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101153978B1 (ko) * 2002-03-26 2012-06-14 카부시키카이샤 시.브이.리서어치 비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법
KR100578976B1 (ko) 2004-10-15 2006-05-12 삼성에스디아이 주식회사 접착력이 우수한 다층 박막 및 이의 제조방법
CN102097325A (zh) * 2006-09-08 2011-06-15 夏普株式会社 半导体装置及其制造方法、显示装置
EP1970471A3 (en) * 2007-03-07 2009-05-13 Sanyo Electric Co., Ltd. Electrode for electrolysis and electrolysis unit
TWI474368B (zh) * 2012-12-27 2015-02-21 Metal Ind Res & Dev Ct 電漿處理系統及其射頻阻抗匹配裝置
KR102470206B1 (ko) 2017-10-13 2022-11-23 삼성디스플레이 주식회사 금속 산화막의 제조 방법 및 금속 산화막을 포함하는 표시 소자
CN108039407B (zh) * 2017-12-27 2021-10-26 佛山市卓膜科技有限公司 一种高取向的氧化物压电薄膜的制备方法及压电薄膜
CN110082383B (zh) * 2019-03-19 2021-06-18 福建省福联集成电路有限公司 一种提升电容容值精度的方法及系统
CN110913558A (zh) * 2019-12-10 2020-03-24 四川大学 一种临近空间气压条件下高效射频等离子体放电装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041428A (ko) * 1998-12-22 2000-07-15 김영환 플라즈마 화학기상증착법을 이용한 탄탈륨산화막 캐패시터 제조 방법
KR20010008593A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 커패시터 제조방법
KR20010045962A (ko) * 1999-11-09 2001-06-05 박종섭 반도체 소자의 캐패시터 제조방법
US6355516B1 (en) * 1999-06-29 2002-03-12 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a capacitor with a bi-layer Ta2O5 capacitor dielectric in a semiconductor device including performing a plasma treatment on the first Ta2O5 layer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0766369A (ja) 1993-08-26 1995-03-10 Nec Corp 半導体装置の製造方法
JP3270879B2 (ja) 1994-06-13 2002-04-02 ソニー株式会社 高誘電体薄膜の形成方法
JP3271113B2 (ja) 1994-08-30 2002-04-02 ソニー株式会社 誘電体薄膜の成膜方法
JPH0955376A (ja) 1995-08-15 1997-02-25 Sony Corp プラズマｃｖｄ方法
KR0183732B1 (ko) * 1995-09-01 1999-03-20 김광호 반도체 장치의 캐패시터 제작방법
JP3700231B2 (ja) 1996-01-25 2005-09-28 ソニー株式会社 接続孔の形成方法
JPH09246379A (ja) 1996-03-08 1997-09-19 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6096597A (en) 1997-01-31 2000-08-01 Texas Instruments Incorporated Method for fabricating an integrated circuit structure
JPH1174478A (ja) 1997-09-01 1999-03-16 Matsushita Electron Corp 誘電体膜の製造方法、半導体装置の製造方法、半導体装置及び半導体装置の製造装置
JP2000058789A (ja) 1998-08-13 2000-02-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6228173B1 (en) * 1998-10-12 2001-05-08 Tokyo Electron Limited Single-substrate-heat-treating apparatus for semiconductor process system
US6204203B1 (en) * 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
US6294807B1 (en) * 1999-02-26 2001-09-25 Agere Systems Guardian Corp. Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers
US6150209A (en) 1999-04-23 2000-11-21 Taiwan Semiconductor Manufacturing Company Leakage current reduction of a tantalum oxide layer via a nitrous oxide high density annealing procedure
JP2001073146A (ja) 1999-08-31 2001-03-21 Sony Corp 薄膜製造装置および薄膜製造方法
KR100363081B1 (ko) 1999-09-16 2002-11-30 삼성전자 주식회사 박막 형성장치
JP2001203327A (ja) 2000-01-21 2001-07-27 Sony Corp 容量素子と抵抗素子とを有する電子部材の製造方法、半導体装置の製造方法、及び半導体装置
EP1265276B1 (en) 2000-03-13 2011-06-22 Tadahiro Ohmi Method for forming dielectric film
JP4449226B2 (ja) 2000-05-22 2010-04-14 東京エレクトロン株式会社 金属酸化膜の改質方法、金属酸化膜の成膜方法及び熱処理装置
AU2002232395A1 (en) * 2000-11-03 2002-05-15 Tokyo Electron Limited Hall effect ion source at high current density
KR101153978B1 (ko) * 2002-03-26 2012-06-14 카부시키카이샤 시.브이.리서어치 비결정질 금속 산화막의 제조 방법 및 비결정질 금속산화막을 가지는 커패시턴스 소자와 반도체 장치를제조하는 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000041428A (ko) * 1998-12-22 2000-07-15 김영환 플라즈마 화학기상증착법을 이용한 탄탈륨산화막 캐패시터 제조 방법
US6355516B1 (en) * 1999-06-29 2002-03-12 Hyundai Electronics Industries Co., Ltd. Method of manufacturing a capacitor with a bi-layer Ta2O5 capacitor dielectric in a semiconductor device including performing a plasma treatment on the first Ta2O5 layer
KR20010008593A (ko) * 1999-07-02 2001-02-05 김영환 반도체장치의 커패시터 제조방법
KR20010045962A (ko) * 1999-11-09 2001-06-05 박종섭 반도체 소자의 캐패시터 제조방법

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Publication number Publication date
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J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20100723

Effective date: 20110420

PJ1301 Trial decision

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Decision date: 20110420

Appeal event data comment text: Appeal Kind Category : Appeal against decision to decline refusal, Appeal Ground Text : 2003 0017551

Appeal request date: 20100723

Appellate body name: Patent Examination Board

Decision authority category: Office appeal board

Decision identifier: 2010101005622

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