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KR101133527B1 - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 MIM 패턴 모듈과 캡핑 메탈을 동시에 구현하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자는 절연막의 일부 높이까지 매립된 제 1 및 제 2 메탈 배선; 및 상기 제 1 메탈 배선 상에 캡핑된 제 1 메탈과 상기 제 2 메탈 배선 상에 상기 제 1 메탈/메탈산화막/제 2 메탈이 적층된 구조로 형성된 캐패시터 를 제공한다.
MIM, 어닐(Anneal), 산소 플라즈마(Oxygen Plasma), 캐패시터

Description

반도체 소자 제조 방법{METHOD OF FORMING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 3은 본 발명의 일실시예에 따른 반도체 소자의 구조를 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 절연막 패턴 22 : 베리어 메탈
23 : 포토레지스트 패턴 24 : 하부 전극
24a : 메탈산화막 25 : 상부 전극
M1 : 제 1 메탈 배선 M2 : 제 2 메탈 배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 메탈 배선 및 캐패시터를 동시에 형성하는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 속도를 향상시키기 위해서는 게이트 산화막의 두께를 줄이고 게이트 길이를 감소시킬 것이 요구된다. 그러나, 배선의 저항과 층간절연막이 캐패시턴스에 의해 야기되는 RC 지연은 향상시키려는 소자의 속도에 부정적인 영향을 미친다.
종래에는 배선 재료로써 알루미늄(Al)을 맣이 사용하였다. 그러나, 알루미늄보다는 구리(Cu)가 전기이동도(electromigration)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 알루미늄의 1/2 수준이어서 작은폭으로 형성하여도 신호 전달 속도를 증가시킬 수있기 때문에, 집적 회로에 유용한 배선 재료로 떠오르고 있다. 뿐만 아니라, 구리는 소비전력이 작고 알루미늄에 비하여 저렴하다. 그런데 구리는 식각하기 어려운 물질이라서, 증착한 다음에 원하는 배선 모양으로 패터닝하기가 어렵다. 따라서, 층간절연막으로 배선 모양의 홈을 미리 형성한 다음에 구리로 채우는 다마신법이 이용된다.
홈에 구리를 채우는 데에는 스퍼터링이나 화학 기상 증착(CVD)이 흔히 사용된다. 그러나, 이러한 방법은 비용이 많이 들고, 구리 원료로부터 구리를 얻어내는 데에 많은 에너지가 소요되며 복잡하다. 더군다나, 스퍼터링은 단차 도포성이 그리 좋지 않다. 이러한 문제를 해결하기 위하여 최근에는 도금법(전기도금법과 무전해도금법을 포함)이 주목을 받고 있다.
한편, DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일 정량의 전하를 저장하는 기능을 담당한다. 이러한 기능을 갖는 캐패시터는 우선적으로 충분한 정전용량을 확보해야하며 누설전류가 적은 유전체 막의 절연 특성을 구비해야 한다.
초기에는 적층(stack) 구조의 간단한 방법을 사용하여 캐패시터를 형성하였으나, 소자의 고집적화에 따라 표면적을 넓히기 위해서 콘케이브 혹은 실린더 구조를 사용하고 있다.
또한, 고용량 캐패시터 구현을 위해 MIM(Metal-Insulator-Metal) 실린더형 캐패시터를 사용한다. MIM 실린더형 캐패시터는 비저항이 작고 공핍에 의한 기생 캐패시턴스가 없기 때문에, 고성능 반도체 장치에 주로 이용한다.
도 1은 종래 기술에 따른 반도체 소자 제조 방법을 나타낸 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(도시하지 않음) 상부에 제 1 절연막 패턴(11)을 형성하고, 제 1 절연막 패턴(11)의 일부 영역에 하부 구조와 상부 구조를 연결하는 구리 배선(12)을 형성한다.
이어서, 구리 배선(12)을 포함하는 전체 구조 상에 하부 전극(13)/유전막(14)/상부 전극(15)을 차례로 형성하고, 선택적으로 패터닝하여 캐패시터를 형성한다.
다음으로, 캐패시터를 포함하는 전면에 제 2 절연막(16)을 증착하고, 캐패시터의 상부 전극(15)이 일부 영역 노출되도록 비아홀을 형성한 후 비아홀을 매립하여 비아(17)를 형성한다.
상술한 바와 같이, 통상적인 금속막-유전막-금속막(MIM) 구조의 캐패시터(U 형, T형 캐패시터)는 일반적으로 제조 방법이 복잡하고 또한 소자의 집적 공정시 별도의 MIM 레이어를 형성하기 때문에 MIM 캐패시터가 임베디드(embedded)된 고집적 소자를 제작하기 위해서는 기존의 MIM 캐패시터의 구조를 사용할 경우 특성적으로나 구조적으로 제한적 요소를 수반하게 되므로 이에 대한 개선이 필요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, MIM 패턴 모듈과 캡핑 메탈을 동시에 구현하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자는 절연막의 일부 높이까지 매립된 제 1 및 제 2 메탈 배선, 및 상기 제 1 메탈 배선 상에 캡핑된 제 1 메탈과 상기 제 2 메탈 배선 상에 상기 제 1 메탈/메탈산화막/제 2 메탈이 적층된 구조로 형성된 캐패시터를 제공한다.
또한, 본 발명은 기판 상부에 제 1 메탈 배선과 제 2 메탈 배선이 매립된 절연막 패턴을 형성하는 단계, 상기 제 1 및 제 2 메탈 배선을 일부 두께 식각하는 단계, 상기 제 2 메탈 배선을 선택적으로 더 식각하는 단계, 식각된 상기 제 1 및 제 2 메탈 배선을 포함하는 결과물의 표면을 따라 제 1 메탈을 형성하는 단계, 상기 제 1 메탈의 일부 두께를 산화시켜 메탈산화막을 형성하는 단계, 상기 제 1 메 탈을 포함하는 결과물의 전면에 제 2 메탈을 형성하는 단계, 및 상기 제 1 메탈 배선 상에 형성된 산화되지 않은 상기 제 1 메탈이 드러나는 타겟으로 평탄화 식각하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 반도체 소자의 구조를 도시한 공정 단면도이다.
도 3에 도시된 바와 같이, 기판(도시하지 않음) 상부에 절연막 패턴(21)을 형성하고, 절연막 패턴(21)의 내부의 일정 높이까지 제 1 메탈 배선(M1)과 제 2 메탈 배선(M2)을 형성하고, 제 1 메탈 배선(M1) 상에는 제 1 메탈(24)을 형성하여, 배선 상에 메탈이 캡핑된 구조를 형성하고, 제 2 메탈 배선(M2) 상에는 캐패시터 구조를 형성하는데, 하부 전극으로 제 1 메탈(24), 유전체로 제 1 메탈이 산화된 메탈산화막(24a), 메탈산화막(24a) 상에는 상부 전극으로 제 2 메탈(25a)이 적층된 구조로 형성되어 있다.
상기한 반도체 소자를 설명하기 위해, 도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(도시하지 않음) 상부에 하부 구조를 형성하고, 하부 구조 상에 다마신 공정에 따라 절연막 패턴(21)을 형성한다. 이 때, 절연 막 패턴(21)은 저유전상수 산화물(low-k oxide)로서, 스핀 코팅 방식(spin coating)으로 증착된다.
한편, 스핀 코팅 방식을 적용하면, 저유전 상수 산화물이 갖는 점착성(Viscidity)으로 인해 하부 구조 상에 동일한 두께로 도포되지 않고, 하부 금속 구조의 면적 및 그 밀도에 따라 다르게 도포된다.
즉, 일반적으로 하부 구조의 면적이 큰 경우는 면적이 작은 경우에 비해 두껍게 도포되고, 배선 간의 조밀도가 높은 지역이 낮은 지역에 비해 두껍게 도포된다.
이어서, 다마신 공정을 적용하여 절연막 패턴(21)의 프로파일을 따라 베리어 메탈(22)을 증착하고, 베리어 메탈(22)을 포함하는 결과물의 전면에 메탈 배선용 구리를 증착한다. 계속해서, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 'CMP') 공정을 실시하여 절연막 패턴(21) 상부를 평탄화 시킴과 동시에 배선 분리 공정을 진행하여 제 1 메탈 배선(M1) 및 제 2 메탈 배선(M2)를 형성한다.
한편, 베리어 메탈(22)은 절연막 패턴(21)의 오픈부(도면부호 생략)를 채울 메탈 배선용 원자가 절연막 패턴(21)으로 확산하는 것을 방지하는 막으로서, Ta, TaN, TiN 및 TaSiN 에서 선택된 물질을 사용하며, 화학 기상 증착(CVD) 또는 스퍼터링으로 증착한다.
도 2b에 도시된 바와 같이, 질산계 용액을 사용하여(예컨대, HNO3 으로 Dilute 질산, 인산+질산+초산의 혼합 용액) 제 1 및 제 2 메탈 배선(M1, M2)를 1차 케미컬 식각하여 절연막 패턴(21)의 높이 보다 낮은 단차를 갖도록 한다. 이 때, 제 1 및 제 2 메탈 배선(M1, M2)의 600Å～700Å 두께가 식각될 수 있도록 공정을 진행한다.
도 2c에 도시된 바와 같이, 1차 케미컬 식각을 실시한 제 1 및 제 2 메탈 배선(M1, M2)의 상에 포토레지스트를 도포하고, 노광 및 현상 공정으로 패터닝하여 비아홀을 형성하기 위한 포토레지스트 패턴(23)을 형성한다.
이 때, 포토레지스트 패턴(23)은 MIM이 형성될 제 2 메탈 배선(M2) 상부를 오픈하도록 형성하고 이어서, 2 차 케미컬 식각을 실시하여 제 2 메탈 배선(M2)의 900Å～1000Å 두께를 식각한다. 한편, 2 차 케미컬 식각도 질산계 용액을 이용한다.
도 2d에 도시된 바와 같이, 제 2 메탈 배선(M2)을 2차 케미컬 식각한 후 포토레지스트 패턴(23)을 스트립한다.
이어서, 제 1 및 제 2 메탈 배선(M1, M2) 상에 잔류하는 폴리머를 제거하기 위해 수소계 플라즈마를 사용한 환원 공정을 실시한다. 수소계 플라즈마로는 Ar, He, H2 등을 포함한 가스에 RF를 적용한 것을 이용할 수 있다.
다른 표현으로는 수소 RPC(H2 Reactive Pre-Cleaning)라고 부를 수 있다. 환원 대신에, 화학적 식각에 의해 클리닝을 수행할 수도 있다. 화학적 식각 방법에서는 무기산 또는 유기산을 사용하여 진행하는데, 예컨대 불산 또는 염산을 사용한다.
도 2e에 도시된 바와 같이, 수소 RPC 공정을 실시한 후 결과물의 전면에 CVD 방법으로 캐패시터의 하부 전극(24)을 형성한다.
이 때, 하부 전극(24)은 제 1 메탈 배선(M1)에서는 베리어 메탈로 작용하며, 탄탈륨(Ta), 텅스텐(W), 몰리브데늄(Mo)와 같은 내열성 메탈 또는 내열성 질화막의 그룹에서 선택된 물질을 700Å의 두께로 형성한다.
도 2f에 도시된 바와 같이, 하부 전극(24)이 형성된 결과물의 전면에 표면 처리(O2 플라즈마) 및 열처리를 실시하여 하부 전극(24)의 일부 두께를 산화시켜 메탈산화막(24a)을 형성한다. 캐패시터 유전막용 메탈산화막(24a)은 표면 처리에 의해서 뿐만 아니라 CVD 공정에 의해서 메탈/메탈 산화막의 이중막 형태로도 증착이 가능하므로 전기적 특성 측면에서 유리한 공정을 이용하여 사용한다.
도 2g에 도시된 바와 같이, 메탈산화막(24a)의 전면에 상부 전극(25)으로 구리를 증착한다.
도 2h에 도시된 바와 같이, CMP 또는 전면 식각 공정을 실시하여 MIM 모듈을 구성하고 있지 않은 제 1 메탈 배선(M1)의 산화되지 않은 하부 전극(24)이 드러날 때까지 평탄화하여, 제 1 메탈 배선(M1)상에서는 메탈 캐핑(24)이 이루어되고, MIM 패턴 모듈을 갖는 제 2 메탈 배선(M2)상에서는 MIM 캐패시터(24/24a/25a)가 형성된다.
상술한 바와 같이, MIM 캐패시터를 형성할 때, 2 단계 케미컬 식각 공정을 이용하여 트렌치 패턴 내에 서로 다른 단차의 메탈 스텝을 형성한 뒤 하부 전극을 증착하고, 열처리를 이용하여 하부 전극을 산화시키고, 그 상부에 상부 전극을 형성하여 트렌치 내에 MIM 캐패시터를 제작할 수 있다.
또한, 이러한 기술은 MIM 구조를 트렌치 패턴 내에 형성할 수 있음로 고집적화가 가능할 뿐만 아니라 깊이 식각된 패턴과 얕게 식각된 패턴간의 단차를 이용하여 후속 CMP 공정에서 캐핑된 하부 전극의 두께를 컨트롤할 수 있고, MIM 패턴 모듈과 캐핑 메탈을 동시에 구현할 수 있으므로 공정의 단순화 효과도 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 MIM 캐패시터 제작시 메탈 배선에 2 스텝 식각 공정을 적용하여 서로 상이한 단차의 메탈 배선을 형성하므로써 일련의 공정을 진행한 후 MIM 구조와 메탈 캐핑을 동시에 구현할 수 있다.
또한, 구리 금속배선에 메탈 캐패시터를 형성하므로써 상부 메탈 배선 형성 공정시 식각정지막을 제거할 수 있는 장점이 있으며 이를 통하여 소자의 전기적 특성도 개선하는 효과를 얻을 수 있다.
또한, MIM 캐패시터를 메탈 배선 내에 형성하므로써 광소자의 광특성을 개선할 수 있다.
또한, MIM 캐패시터를 메탈 배선 내에 형성이 가능하므로 소자의 고집적화를 이룰 수 있다.

Claims (16)

  1. 서로 이격되어, 절연막에서 각각 서로 다른 높이로 매립된 제 1 및 제 2 메탈 배선;을 포함하며,
    상기 제 1 메탈 배선 상에는 제 1 메탈이 적층되고, 상기 제 2 메탈 배선 상에는 제 1 메탈, 메탈 산화막 및 제 2 메탈이 차례로 적층되어 캐패시터를 형성하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 메탈 배선은 구리, 텅스텐 및 알루미늄 중 선택된 물질로 형성된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 메탈은 탄탈륨, 텅스텐 및 몰리브데늄 중 선택된 물질이 700Å의 두께로 형성된 반도체 소자.
  4. 제 1 항에 있어서,
    상기 메탈산화막은 상기 제 1 메탈을 일부 산화시킨 물질로 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 2 메탈은 구리로 형성된 반도체 소자.
  6. 기판 상부에 제 1 메탈 배선과 제 2 메탈 배선이 매립된 절연막 패턴을 형성하는 단계;
    상기 제 1 및 제 2 메탈 배선을 일부 두께 식각하는 단계;
    상기 제 2 메탈 배선을 선택적으로 더 식각하는 단계;
    식각된 상기 제 1 및 제 2 메탈 배선을 포함하는 결과물의 표면을 따라 제 1 메탈을 형성하는 단계;
    상기 제 1 메탈의 일부 두께를 산화시켜 메탈산화막을 형성하는 단계;
    상기 제 1 메탈을 포함하는 결과물의 전면에 제 2 메탈을 형성하는 단계; 및
    상기 제 1 메탈 배선 상에 형성된 산화되지 않은 상기 제 1 메탈이 드러나는 타겟으로 평탄화 식각하는 단계
    를 포함하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 메탈 배선을 선택적으로 식각하는 단계는,
    질산계 케미컬 용액을 사용하여 700Å 두께 식각하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 질산계 케미컬 용액은 희석된 질산 용액 또는 인산/질산/초산이 혼합된 용액을 사용하는 반도체 소자 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 2 메탈 배선을 선택적으로 더 식각하는 단계는,
    결과물의 소정 영역 상에 상기 제 2 메탈 배선을 오픈하는 마스크를 형성하는 단계; 및
    상기 마스크를 식각 베리어로 질산계 케미컬 용액을 사용하여 상기 제 2 메탈 배선을 900Å～1000Å 두께 식각하는 반도체 소자 제조 방법.
  10. 제 6 항에 있어서,
    상기 제 1 메탈은 탄탈륨(Ta), 텅스텐(W), 몰리브데늄(Mo) 및 내열성 질화막 계열의 물질 중 선택된 물질을 700Å의 두께로 형성하는 반도체 소자 제조 방법.
  11. 제 6 항에 있어서,
    상기 제 1 메탈의 일부 두께를 산화시켜 메탈산화막을 형성하는 단계는,
    O2 플라즈마 처리를 실시하여 상기 제 1 메탈을 200Å～300Å 두께 산화시키는 반도체 소자 제조 방법.
  12. 제 6 항에 있어서,
    상기 제 1 메탈의 일부 두께를 산화시켜 메탈산화막을 형성하는 단계는,
    화학 기상 증착법을 사용하여 형성하는 반도체 소자 제조 방법.
  13. 제 6 항에 있어서,
    상기 제 2 메탈은 구리로 형성하는 반도체 소자 제조 방법.
  14. 제 6 항에 있어서,
    상기 제 1 메탈의 포함하는 결과물의 전면에 제 2 메탈을 형성하는 단계는,
    상기 제 2 메탈을 형성하는 동시에 씨드층과 도금 공정을 진행하는 단계를 포함하는 반도체 소자 제조 방법.
  15. 제 6 항에 있어서,
    상기 제 1 메탈 배선 상에 형성된 산화되지 않은 상기 제 1 메탈이 드러나는 타겟으로 평탄화 식각하는 단계는,
    화학적?기계적 연마 또는 전면 식각으로 실시하는 반도체 소자 제조 방법.
  16. 제 6 항에 있어서,
    상기 기판 상부에 제 1 메탈 배선과 제 2 메탈 배선이 매립된 절연막 패턴을 형성하는 단계는,
    상기 절연막 패턴의 프로파일을 따라 베리어 메탈을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
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