KR101135354B1 - 회로 보호 소자 및 그 제조 방법 - Google Patents
회로 보호 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101135354B1 KR101135354B1 KR1020100100343A KR20100100343A KR101135354B1 KR 101135354 B1 KR101135354 B1 KR 101135354B1 KR 1020100100343 A KR1020100100343 A KR 1020100100343A KR 20100100343 A KR20100100343 A KR 20100100343A KR 101135354 B1 KR101135354 B1 KR 101135354B1
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- esd protection
- protection device
- mode noise
- common mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000463 material Substances 0.000 claims description 44
- 239000004020 conductor Substances 0.000 claims description 16
- 229910052763 palladium Inorganic materials 0.000 claims description 8
- 229910052709 silver Inorganic materials 0.000 claims description 8
- 229910010293 ceramic material Inorganic materials 0.000 claims description 5
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 239000000696 magnetic material Substances 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 239000011368 organic material Substances 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 238000010304 firing Methods 0.000 claims description 3
- 238000005520 cutting process Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000003825 pressing Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 claims 1
- 230000003068 static effect Effects 0.000 abstract description 9
- 238000010030 laminating Methods 0.000 abstract 1
- 230000005611 electricity Effects 0.000 description 8
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 5
- 239000004372 Polyvinyl alcohol Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229920002037 poly(vinyl butyral) polymer Polymers 0.000 description 4
- 229920002451 polyvinyl alcohol Polymers 0.000 description 4
- 229910018605 Ni—Zn Inorganic materials 0.000 description 3
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 description 3
- 229910007565 Zn—Cu Inorganic materials 0.000 description 3
- 239000011230 binding agent Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- 238000004804 winding Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000005456 alcohol based solvent Substances 0.000 description 1
- 238000000498 ball milling Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/20—Inductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Thermistors And Varistors (AREA)
- Filters And Equalizers (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것으로, 적어도 하나의 코일 패턴, 내부 전극 및 전도성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 공통 모드 노이즈 필터와, 적어도 하나의 내부 전극, 접지 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 ESD 보호 소자와, 공통 모드 노이즈 필터의 내부 전극 및 ESD 보호 소자의 내부 전극과 연결되도록 형성된 제 1 외부 전극과, ESD 보호 소자의 접지 전극과 연결되도록 형성된 제 2 외부 전극을 포함하며, 제 1 외부 전극 및 제 2 외부 전극은 서로 마주보는 일 측면 및 타 측면의 동일 측면 상에 형성된다.
Description
본 발명은 회로 보호 소자 및 그 제조 방법에 관한 것으로, 특히 공통 모드 노이즈 필터와 정전기 방전(Electro Static Discharge: 이하, "ESD"라 함) 보호 소자가 적층되어 하나의 복합 소자로 제작된 회로 보호 소자 및 그 제조 방법에 관한 것이다.
최근들어 휴대전화, 가전제품, PC, PDA, LCD, 네비게이션 등과 같은 전자기기가 점차 디지털화되고 고속화되고 있다. 이러한 전자기기들은 외부로부터의 자극에 민감하여 외부로부터 작은 이상 전압과 고주파 노이즈가 전자기기의 내부 회로에 유입될 경우 회로가 파손되거나 신호가 왜곡되는 경우가 발생하고 있다.
이러한 이상 전압과 노이즈의 원인으로는 회로 내에서 발생하는 스위칭 전압, 전원 전압에 포함된 전원 노이즈, 불필요한 전자기 신호 또는 전자기 잡음 등이 있으며, 이러한 이상 전압과 고주파 노이즈가 회로로 유입되는 것을 방지하기 위한 수단으로서 필터를 사용하고 있다.
일반적인 차동 신호 전송 체계에서는 공통 모드 노이즈를 제거하기 위한 공통 모드 노이즈 필터와 함께 입출력 단자에서 발생할 수 있는 ESD를 억제하기 위해 다이오드, 바리스터 등의 수동 부품을 별도로 사용해야 한다. 이렇게 ESD에 대응하기 위해 별도의 수동 부품을 입출력 단자에 사용하게 되면, 실장 면적이 넓어지고 제조 원가를 상승시키며, 신호의 왜곡 현상 등이 발생하게 된다.
예를들어, 바리스터를 이용하여 ESD를 억제하기 위해서는 입출력 단자에 바리스터의 일단을 연결하고, 접지 단자에 바리스터의 타단을 연결함으로써 전자기기 내부의 전자부품을 보호한다. 그런데, 바리스터는 과도 전압이 인가되지 않는 전자기기의 정상 동작 상태에서는 캐패시터의 역할을 한다. 캐패시터는 높은 주파수에서 캐패시턴스 값이 변하게 되므로 바리스터 소자를 고주파 또는 고속의 데이터 입출력 단자 등에 사용하게 되면, 신호의 왜곡 현상이 발생하는 등의 문제점이 발생하게 된다.
한편, 공통 모드 노이즈 필터, 바리스터 등의 보호 소자는 직육면체 형상으로 제작되며, 내부에는 내부 전극이 마련되고, 외부에는 내부 전극과 접속되는 외부 전극이 구비될 수 있다. 또한, 접지 전극이 내부에 마련되고 외부에는 접지 전극과 접속되는 또다른 외부 전극이 마련될 수도 있다. 그런데, 내부 전극과 접속된 외부 전극은 소자의 일측 및 타측에 마련되고, 접지 전극과 접속된 외부 전극은 일측 및 타측에 교차되는 방향의 측면에 마련된다. 즉, 내부 전극과 접속된 외부 전극과 접지 전극과 접속된 외부 전극이 서로 다른 측면에 형성된다. 따라서, 소자의 모든 측면에 외부 전극이 형성된다. 또한, 소자를 인쇄 회로 기판에 장착하기 위해서는 외부 전극과 인쇄 회로 기판에 인쇄된 배선을 연결하기 위한 공간이 필요하다.
그러나, 소자의 모든 측면에 외부 전극이 구비되는 종래 기술에 따른 소자의 구조로는 인쇄 회로 기판의 여유 공간을 확보하는데 한계가 있으며, 이로 인해 인쇄 회로 기판의 설계가 어려운 문제가 있다.
본 발명은 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 복합 소자로 구현한 회로 보호 소자 및 그 제조 방법을 제공한다.
본 발명은 복수의 시트에 내부 전극, 코일 패턴 및 전도성 물질이 매립된 홀을 선택적으로 형성한 공통 모드 노이즈 필터와 홀에 복수의 시트에 내부 전극, 접지 전극 및 ESD 보호 물질을 매립하여 형성한 ESD 보호 소자를 적층 및 압착하여 복합 소자를 구현한 회로 보호 소자 및 그 제조 방법을 제공한다.
본 발명은 내부 전극과 접속되는 제 1 외부 전극과 접지 전극과 접속되는 제 2 외부 전극이 동일 측면에 형성된 회로 보호 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 회로 보호 소자는 적어도 하나의 코일 패턴, 내부 전극 및 전도성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 공통 모드 노이즈 필터; 상기 공통 모드 노이즈 필터와 적층되며, 적어도 하나의 내부 전극, 접지 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 ESD 보호 소자; 적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 일 측면 및 타 측면에 형성되며, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극과 연결되도록 형성된 제 1 외부 전극; 및 적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 일 측면 및 타 측면에 형성되며, 상기 ESD 보호 소자의 상기 접지 전극과 연결되도록 형성된 제 2 외부 전극을 포함하며, 상기 제 1 외부 전극 및 상기 제 2 외부 전극은 동일 측면 상에 형성된다.
상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함한다.
상기 공통 모드 노이즈 필터는 적어도 하나의 코일 패턴이 적어도 하나의 시트 상에 각각 형성되어 상하 적층되어 상기 시트 상에 형성된 전도성 물질이 매립된 홀에 의해 연결되며, 복수의 상기 내부 전극은 일부가 상기 코일 패턴으로부터 연장되고 다른 일부가 상기 전도성 물질이 매립된 홀에 의해 상기 코일 패턴과 연결된다.
상기 공통 모드 노이즈 필터는 적층된 상기 코일 패턴의 중앙에 형성되며 자성체 물질이 매립된 홀을 더 포함한다.
상기 ESD 보호 소자는 상기 접지 전극과 상기 내부 전극이 서로 다른 시트 상에 형성되어 동일 방향으로 노출되도록 형성되고, 그 사이에 ESD 보호 물질이 매립된 홀이 형성된 시트가 개재되어 상하 적층된다.
상기 ESD 보호 소자는 상기 접지 전극과 연결되는 연결 전극을 더 포함하며, 상기 내부 전극이 상기 ESD 보호 물질이 매립된 홀 및 상기 연결 전극을 통해 상기 접지 전극과 연결된다.
상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성한다.
상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성한다.
상기 공통 모드 노이즈 필터의 상기 내부 전극의 적어도 일부는 상기 ESD 보호 소자의 상기 내부 전극과 중첩되는 위치에 형성되고, 상기 내부 전극들은 상기 일 측면 및 타 측면으로 노출되도록 형성된다.
상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된다.
본 발명의 다른 양태에 따른 회로 보호 소자는 적어도 하나의 코일 패턴이 적어도 일 방향으로 회전하여 형성되며, 상기 코일 패턴으로부터 서로 대향되는 일 측면 및 타 측면으로 노출되도록 내부 전극이 형성된 공통 모드 노이즈 필터; 상기 공통 모드 노이즈 필터와 적층되며, 적어도 하나의 접지 전극과 복수의 내부 전극이 서로 대향되는 일 측면 및 타 측면으로 노출되도록 형성되고, 상기 접지 전극과 상기 내부 전극 사이에 ESD 보호 물질이 형성된 ESD 보호 소자; 적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 측면에 형성되고, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극과 연결되도록 형성된 제 1 외부 전극; 및 적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 측면에 형성되고, 상기 ESD 보호 소자의 상기 접지 전극과 연결되도록 형성된 제 2 외부 전극을 포함하며, 상기 제 1 외부 전극 및 상기 제 2 외부 전극은 동일 측면 상에 형성된다.
본 발명의 또다른 양태에 따른 회로 보호 소자의 제조 방법은 복수의 시트를 마련하는 단계; 상기 복수의 시트에 선택적으로 홀을 형성하는 단계; 상기 복수의 시트의 홀에 선택적으로 전도성 물질 또는 ESD 보호 물질을 매립하는 단계; 상기 복수의 시트상에 내부 전극, 접지 전극 또는 코일 패턴을 선택적으로 형성하며, 상기 내부 전극 및 접지 전극은 서로 대향되는 일 방향 및 타 방향으로 연장되어 노출되도록 형성하는 단계; 상기 시트를 적층 및 압착한 후 절단하는 단계; 및 상기 적층 및 절단된 시트를 소성한 후 서로 대향하는 일 측면 및 타 측면에 상기 내부 전극 및 상기 접지 전극과 각각 연결되도록 제 1 및 제 2 외부 전극을 동일 측면에 형성하는 단계를 포함한다.
본 발명은 공통 모드 노이즈 필터와 ESD 보호 소자를 하나의 소자로 적층 형성하고, 이를 전자기기의 입출력 단자와 회로 사이에 배치함으로써 단일 칩 소자를 이용하여 전자기기의 공통 모드 노이즈와 ESD를 동시에 억제할 수 있다. 따라서, 공통 모드 노이즈와 ESD를 보호하기 위해 개별 소자를 사용하는 종래에 비해 단일 칩으로 제조되어 소형화되므로 구성이 간단해지므로 전자기기의 사이즈 증가를 방지할 수 있고 실장 면적을 획기적으로 줄일 수 있으며, 저용량 ESD 보호 소자를 구현하여 입출력 신호의 왜곡을 방지할 수 있어 전자기기의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 회로 보호 소자의 내부 전극과 접속되는 제 1 외부 전극과 접지 전극과 접속되는 제 2 외부 전극을 회로 보호 소자의 동일 측면에 형성한다. 따라서, 제 1 및 제 2 외부 전극이 형성되지 않은 측면에 대응하는 인쇄 회로 기판에 여유 공간을 제공할 수 있고, 그에 따라 인쇄 회로 기판의 회로 설계를 용이하게 할 수 있다. 그리고, 본 발명은 제 1 및 제 2 외부 전극을 회로 보호 소자의 동일 측면에 형성함으로써 한 번의 공정으로 제 1 및 제 2 외부 전극을 형성할 수 있고, 그에 따라 제조 공정 단계를 줄일 수 있으며 제조 비용을 절감하고 생산성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 2는 본 발명의 일 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 3은 본 발명의 일 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 4는 본 발명의 일 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
도 5는 본 발명의 일 실시 예의 변형 예에 따른 회로 보호 소자의 결합 사시도.
도 6은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 7은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 8은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 9는 본 발명의 또 다른 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 2는 본 발명의 일 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 3은 본 발명의 일 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 4는 본 발명의 일 실시 예에 따른 회로 보호 소자의 제조 방법을 설명하기 위한 공정 흐름도.
도 5는 본 발명의 일 실시 예의 변형 예에 따른 회로 보호 소자의 결합 사시도.
도 6은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 결합 사시도.
도 7은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 분해 사시도.
도 8은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 등가 회로도.
도 9는 본 발명의 또 다른 실시 예에 따른 회로 보호 소자의 분해 사시도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 회로 보호 소자는 복수의 절연 시트가 적층되어 위로부터 상부 커버층(100), 공통 모드 노이즈 필터(200), ESD 보호 소자(300) 및 하부 커버층(400)을 포함한다. 그리고, 공통 모드 노이즈 필터(200)의 내부 전극 및 ESD 보호 소자(300)의 내부 전극 일부와 연결되며 동일 측면에 형성된 제 1 외부 전극(500a, 500b, 500c 및 500d; 500)과 제 2 외부 전극(600a 및 600b; 600)을 더 포함한다. 한편, 상부 커버층(100) 및 하부 커버층(400)은 각각 복수의 시트를 적층하여 구성할 수 있으며, 이들과 공통 모드 노이즈 필터(200) 및 ESD 보호 소자(300)를 구성하는 복수의 시트는 비자성체 시트 또는 자성체 시트로 형성될 수 있다.
공통 모드 노이즈 필터(100)는 내부 전극, 코일 패턴, 전도성 물질이 매립된 홀이 선택적으로 각각 형성된 시트들(210, 220, 230 및 240)이 적층되어 구성된다. 내부 전극 및 코일 패턴은 서로 다른 시트 상에 형성되어 전도성 물질이 매립된 홀을 통해 서로 다른 시트 상에 형성된 내부 전극 및 코일 패턴이 전기적으로 연결될 수 있다. 또한, 시트들(210, 220, 230 및 240)은 각각 동일 형상으로 마련되는데, 예를 들어 소정 두께를 가지며 서로 마주보는 제 1 및 제 2 측면과 이와 교차되는 제 3 및 제 4 측면의 길이가 다른 직육면체 형상으로 마련된다. 여기서, 제 1 및 제 2 측면과 제 3 및 제 4 측면은 동일 길이로 마련되며, 제 1 및 제 2 측면과 제 3 및 제 4 측면의 길이의 비율은 예를 들어 1:2일 수 있다. 이러한 시트들(210, 220, 230 및 240)의 형상은 예시일 뿐 필요에 따라 변형될 수 있으며, 예를 들어 측면들이 모두 동일한 길이를 가질 수도 있고, 상기 비율과 다른 다양한 비율로 마련될 수도 있다.
시트(210) 상에는 내부 전극(211) 및 홀(213)이 형성된다. 홀(213)은 시트(210)의 소정 영역에 형성되는데, 시트(210)의 단변의 1/2에 해당하는 영역과 장변의 1/3에 해당하는 영역이 교차되는 영역에 형성될 수 있다. 그러나, 홀(213)은 필요에 따라 다양한 영역에 형성될 수 있다. 이러한 홀(213)은 전도성 페이스트에 의해 매립된다. 또한, 내부 전극(211)은 홀(213)로부터 연장되어 시트(210)의 일 단변에서 노출되도록 형성되는데, 예를 들어 내부 전극(211)은 홀(213)과 가까운 단변에 노출되도록 형성될 수 있다. 그리고, 내부 전극(211)은 단변의 중앙 영역에서 일측으로 치우쳐 노출되는데, 예를 들어 일 장변으로부터 일 단변의 1/4에 해당하는 영역에 노출될 수 있다. 따라서, 내부 전극(211)은 일 영역이 꺽이는 형상으로 형성될 수 있다. 즉, 단변을 기준으로 홀(213)이 단변의 중앙과 대응되는 영역에 형성되고, 내부 전극(211)이 단변의 1/4에 대응되는 영역에 노출되기 때문에 내부 전극(211)은 시트(210) 상에서 소정 영역이 꺽이는 형상으로 형성될 수 있다. 물론, 내부 전극(211)의 형상을 다양하게 변형하여 홀(213)로부터 연장되어 단변의 1/4 영역에 노출되도록 형성할 수도 있다.
시트(220)에는 내부 전극(221), 코일 패턴(222) 및 홀(223)이 형성된다. 홀(223)은 시트(210) 상에 형성된 홀(213)과 동일 위치에 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 코일 패턴(222)은 홀(233)로부터 연장되어 일 방향, 예를 들어 시계 방향으로 감기는 나선형으로 형성될 수 있다. 여기서, 코일 패턴(222)은 시트(220)의 형상을 따라 타원형으로 감기는 형상으로 형성될 수도 있고, 도시된 바와 같이 직선 및 직각으로 감기는 형상으로 형성될 수도 있다. 그리고, 내부 전극(221)은 코일 패턴(222)으로부터 연장되어 형성되며, 시트(220)의 일 단변의 소정 영역에서 노출되도록 형성된다. 예를 들어, 내부 전극(221)은 시트(210) 상에 형성된 내부 전극(211)이 노출되는 일 단변과 마주보는 타 단변에 노출되도록 형성되며, 내부 전극(211)과 마주보는 영역에 형성될 수 있다.
시트(230)에는 내부 전극(231), 코일 패턴(232) 및 홀(233)이 형성된다. 홀(233)은 시트(210)의 홀(213) 및 시트(220)의 홀(223)과 대응되는 시트(230)의 소정 영역에 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 코일 패턴(232)은 홀(233)로부터 연장되어 일 방향으로 감기는 형상으로 형성되는데, 시트(230)의 형상을 따라 타원형으로 감기는 형상으로 형성될 수도 있고, 도시된 바와 같이 직선 형태로 감기는 형상으로 형성될 수도 있다. 한편, 코일 패턴(232)은 시트(220) 상에 형성된 코일 패턴(222)과 동일 방향, 예를 들어 시계 방향으로 감기도록 형성될 수 있다. 그리고, 내부 전극(231)은 코일 패턴(232)으로부터 연장되어 형성되며, 시트(230)의 일 단변의 소정 영역에서 노출되도록 형성된다. 예를 들어, 내부 전극(231)은 시트(220) 상에 형성된 내부 전극(221)이 노출되는 단변과 동일 단변에 노출되도록 형성될 수 있다. 그러나, 내부 전극(231)은 내부 전극(221)과 소정 간격 이격되어 노출되는데, 예를 들어 일 장변으로부터 단변의 1/4 영역에 내부 전극(221)이 노출되도록 형성되고, 단변의 3/4 영역에 내부 전극(231)이 노출되도록 형성된다.
시트(240)에는 내부 전극(241)이 형성된다. 내부 전극(241)은 시트(230) 상에 형성된 홀(233)에 대응되는 영역으로부터 연장되어 시트(240)의 일 단변에서 노출되도록 형성되는데, 시트(410) 상에 형성된 내부 전극(211)이 노출된 단변과 동일 단변에 노출되도록 형성된다. 또한, 내부 전극(241)은 시트(230) 상에 형성된 홀(233)과 대응되는 부분은 다른 부분보다 큰 형상으로 형성될 수도 있다. 여기서, 내부 전극(241)은 내부 전극(211)과 소정 간격 이격되어 노출되는데, 내부 전극(211)이 일 장변으로부터 일 단변의 1/4에 해당하는 영역에 노출되어 형성되면 내부 전극(241)은 일 장변으로부터 일 단변의 3/4에 해당하는 영역에 노출되어 형성된다. 물론, 내부 전극(241)도 일 영역이 꺽이는 형상으로 형성될 수 있다.
한편, 상기 시트들(210, 220, 230 및 240)은 각각 비자성체 시트로 형성된다. 또한, 내부 전극들(211, 221, 231 및 241) 및 코일 패턴들(222 및 232)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성하는데, 이외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 그리고, 홀들(213, 223, 233 및 234)은 각각 전도성 페이스트에 의해 매립되어 홀들(223 및 233)을 통해 코일 패턴(222) 및 코일 패턴(232)이 서로 연결된다. 한편, 내부 전극들(211, 221, 231 및 241)은 일 단변 및 타 단변에서 상기한 바와 같이 노출되어 형성되는 것 이외에도 일 단변 및 타 단변의 중앙 영역과 이격된 네 영역에 다양하게 노출되도록 형성될 수도 있다. 또한, 내부 전극들(211, 221, 231 및 241)은 하나가 일 단변에 노출되도록 형성되고 나머지들이 타 단변에 노출되도록 형성되고, 서로 마주보는 동일 영역에 대응되어 형성될 수도 있다.
ESD 보호 소자(200)는 접지 전극, 연결 전극, 내부 전극 및 ESD 보호 물질이 매립된 홀이 각각 선택적으로 형성된 복수의 시트(310, 320 및 330)가 적층되어 구성된다. 접지 전극과 내부 전극은 서로 다른 평면 상에 형성될 수 있다. 즉, 접지 전극과 연결 전극은 동일 시트 상에 형성되고, 내부 전극은 접지 전극이 형성된 시트와 다른 시트에 형성되며, 내부 전극 및 접지 전극이 각각 형성된 시트 사이에는 ESD 보호 물질이 매립된 홀이 형성된 시트가 마련될 수 있다.
시트(310)는 상면에 접지 전극(311) 및 연결 전극(312a 및 312b)이 형성된다. 접지 전극(311)은 시트(310)의 중앙부에 시트(310)의 장변을 따라 형성되어 두 단변에 노출되도록 형성된다. 예를 들어, 접지 전극(311)은 서로 마주보는 두 단면의 1/2의 영역에서 각각 노출되도록 시트(310)의 중앙 영역에 장변 방향으로 형성된다. 또한, 연결 전극(312a 및 312b)은 접지 전극(311)과 소정 간격을 유지하며 접지 전극(311)의 양측에 형성되며, 장변 및 단변에서 노출되지 않도록 소정 길이로 형성된다. 또한, 연결 전극(312a 및 312b)은 접지 전극(311)과 연결되는데, 연결 전극(312a 및 312b)의 소정 영역, 예를 들어 중앙 영역에서 연장되어 접지 전극(311)과 연결된다.
시트(320)에는 복수의 홀(323)이 형성되는데, 복수의 홀(323)은 시트(330) 상에 각각 이격되어 형성되는 복수의 내부 전극(331; 331a, 331b, 331c 및 331d)과 연결 전극(312a 및 312b)의 소정 영역이 각각 중첩되는 영역에 형성된다. 또한, 복수의 홀(323)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면에는 복수의 내부 전극(331 : 331a, 331b, 331c 및 331d)이 각각 이격되어 형성된다. 내부 전극들(331)은 시트(330) 상의 소정 영역에 형성되며, 일 단변 및 타 단변의 소정 영역에 노출되도록 형성된다. 예를 들어, 내부 전극(331a 및 331b)은 시트(220 및 230) 상에 각각 형성된 내부 전극(221 및 231)이 노출되는 영역과 각각 대응되는 위치에 노출되도록 형성되며, 내부 전극(331c 및 331d)은 시트(210 및 240) 상에 각각 형성된 내부 전극(211 및 241)이 노출되는 영역과 각각 대응되는 위치에 노출되도록 형성된다. 즉, 시트(330)의 내부 전극들(331)은 공통 모드 노이즈 필터(200)의 시트들(210, 220, 230 및 240)에 각각 형성된 내부 전극들(211, 221, 231, 241)이 노출되는 영역과 대응되는 영역에 노출되도록 형성된다. 따라서, 시트(330)의 내부 전극들(331)은 시트(320) 상에 형성된 홀들(323)을 통해 연결 전극(312a 및 312b) 및 접지 전극(311)과 연결되고, 내부 전극들(331)을 통해 입력되는 과전압 또는 정전기를 접지 전극(311)으로 바이패스시키게 된다.
한편, 접지 전극(311), 연결 전극(312a 및 312b) 및 복수의 내부 전극(331)은 각각 전도성 페이스트를 이용하여 스크린 인쇄법(screen printing)으로 형성할 수 있으며, 그외에도 스퍼터링(sputtering), 증발법 및 졸겔 코팅법 등을 이용하여 형성할 수 있다. 또한, 복수의 홀(323)은 ESD 보호 물질을 이용하여 매립한다. 여기서, ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 도전성 물질을 혼합한 물질로 형성할 수 있다. 또한, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 바리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다. 이와 같이 형성된 ESD 보호 물질은 전도성 물질과 절연성 물질이 소정의 비율로 혼합된 상태로 존재하게 된다. 즉, 절연성 물질 사이에 전도성 입자가 존재하게 되며, 내부 전극에 소정 전압 이하의 전압이 인가되는 경우에는 절연 상태를 유지하고, 내부 전극에 소정 전압 이상의 전압이 인가되는 경우에는 전도성 입자 사이에 방전이 일어나게 되어 해당 내부 전극 사이의 전압 차이를 줄이게 된다.
한편, 공통 모드 노이즈 필터(200)의 내부 전극(211)과 ESD 보호 소자(300)의 내부 전극(331d)이 외부 전극(510)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(241)과 ESD 보호 소자(300)의 내부 전극(331c)이 외부 전극(520)과 접속된다. 또한, 공통 모드 노이즈 필터(200)의 내부 전극(221)과 ESD 보호 소자(300)의 내부 전극(331a)이 외부 전극(530)과 접속되고, 공통 모드 노이즈 필터(200)의 내부 전극(231)과 ESD 보호 소자(300)의 내부 전극(331b)이 외부 전극(540)과 접속된다. 그리고, ESD 보호 소자(300)의 접지 전극(331)의 일측 및 타측은 각각 외부 전극(550 및 560)과 접속된다. 따라서, 내부 전극과 연결되는 외부 전극(510, 520, 530 및 540)과 접지 전극과 연결되는 외부 전극(550 및 560)은 동일 측면 상에 형성되며, 외부 전극(550)이 외부 전극(510 및 520) 사이에 마련되고 외부 전극(560)이 외부 전극(530 및 540) 사이에 마련된다.
상기와 같은 본 발명의 일 실시 예에 따른 복수의 시트가 적층되어 공통 모드 노이즈 필터(200)와 ESD 보호 소자(300)가 복합된 회로 보호 소자는 전자기기에 사용되는 1 채널의 입출력 단자와 시스템 사이에 외부 전극(510, 520, 530 및 540)이 접속되고, 접지 단자 사이에 외부 전극(550, 560)이 접속되어 도 3의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 즉, 공통 모드 노이즈 필터가 전원과 시스템 사이에 배치되어 공통 모드 노이즈를 효율적으로 억제하고, ESD 보호 소자가 입출력 단자와 시스템 사이에서 접지 단자와 연결되어 회로 보호 소자의 양단 사이에 원하지 않는 소정 전압 이상의 전압이 인가되면, ESD 보호 물질의 전도성 입자 사이에 방전이 일어나게 되어 접지 단자로 전류를 흘려주고, 해당 회로 보호 소자의 양단 사이의 전압 차이를 줄이게 된다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
또한, 공통 모드 노이즈 필터(200)와 ESD 보호 소자(300)가 적층된 회로 보호 소자의 내부 전극과 접속된 외부 전극과 접지 전극과 접속된 외부 전극을 일측 및 타측의 동일 측면에 형성한다. 따라서, 외부 전극들이 형성되지 않은 측면에 대응하는 인쇄 회로 기판에 여유 공간을 제공할 수 있고, 그에 따라 인쇄 회로 기판의 회로 설계를 용이하게 할 수 있다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수～수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 더욱 바람직하게는 1㎊ 이하로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
상기와 같은 본 발명의 일 실시 예에 따른 공통 모드 노이즈 필터와 ESD 보호 소자가 적층되어 형성된 회로 보호 소자의 제조 방법을 도 4를 이용하여 설명하면 다음과 같다.
S110 : 비자성체 물질이 혼합된 직사각형 형상의 시트를 복수 마련한다. 이를 위해 Al2O3, 글래스 프리트 등을 포함하는 조성에 B2O3-SiO2계 유리, Al2O3-SiO2계 유리, 기타 세라믹 물질 가운데 페라이트와 열팽창률이 유사한 재료를 혼합하여 알코올류 등의 용매로 24시간 볼밀(Ball Mill)하여 원료 분말을 준비하고, 첨가제로 유기 바인더(binder)를 원료 분말 대비 약 6wt% 정도 측량한 후 톨루엔/알코올(toluene/alcohol)계 솔벤트(solvent)에 용해시켜 투입하고, 소형 볼 밀(ball mill)로 약 24시간 동안 밀링(milling) 및 혼합하여 슬러리(slurry)를 제조한 후 이러한 슬러리를 닥터 블레이드(Doctor blade) 등의 방법으로 원하는 두께의 시트를 제조한다. 한편, 자성체 물질을 혼합하여 시트를 제작할 수도 있는데, 이를 위해 Al2O3, 글래스 프리트 등을 포함하는 조성에 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 물질을 혼합할 수도 있다.
S120 : 선택된 시트의 소정 영역에 홀을 형성한다. 즉, 공통 모드 노이즈 필터(200)로 이용되는 시트들(210, 220, 230 및 240)의 소정 영역에 복수의 홀을 각각 형성한다. 즉, 시트들(210, 220, 230 및 240)의 동일 영역, 예를 들어 단변의 1/2 영역과 장변의 1/3 영역이 교차하는 영역에 홀들(213, 223, 233 및 234)을 형성한다. 이러한 홀들은 레이저 펀칭 또는 기계적 펀칭 방법 등에 의해 형성되며, 수～수백 ㎛ 정도의 크기로 형성한다. 또한, ESD 보호 소자(300)로 이용되는 시트(320)의 소정 영역에 복수의 홀(323)을 형성한다.
S130 : 그리고, 공통 모드 노이즈 필터(200)로 이용되는 시트(210, 220, 230 및 240)에 형성된 홀들(213, 223, 233 및 243)을 Pd, Ag/Pd, Ag 등의 전도성 페이스트로 매립한다. 또한, ESD 보호 소자(300)로 이용되는 시트(320)에 형성된 홀들(323)을 ESD 보호 물질로 매립한다. ESD 보호 물질은 PVA(Polyvinyl Alcohol) 또는 PVB(Polyvinyl Butyral) 등의 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나 이상의 전도성 물질을 혼합한 물질로 형성할 수 있다. 한편, ESD 보호 물질은 상기 혼합 물질에 ZnO 등의 배리스터 물질 또는 Al2O3 등의 절연성 세라믹 물질을 더 혼합하여 형성할 수도 있다.
S140 : 공통 모드 노이즈 필터(200)를 구현하기 위해 시트상에 원하는 내부 전극 및 코일 패턴을 형성하고, ESD 보호 소자(300)를 구현하기 위해 시트상에 내부 전극을 형성한다. 즉, 홀이 형성되고 각각 전도성 페이스트 및 ESD 보호 물질이 매립된 복수의 시트상에 스크린 프린팅(screen printing) 등의 방법으로 Pd, Ag/Pd, Ag 등의 전도성 페이스트(paste)를 인쇄하여 공통 모드 노이즈 필터(200)를 구현하기 위한 내부 전극 및 코일 패턴을 형성하고, ESD 보호 소자(300)를 구현하기 위한 내부 전극을 형성한다.
S150 : 상부 커버층(100)으로 이용되는 복수의 시트와 소정의 내부 전극, 코일 패턴 및 홀 등이 형성된 시트들(210, 220, 230 및 240), 그리고 시트들(310, 320 및 330)를 적층한 후 이들 적층 시트를 예를 들어 200～700 kgf/㎠의 압력으로 압착하고, 적층물을 원하는 단위 칩 크기로 절단하여 직육면체의 적층물을 제조한다. 이때, 상부 커버층(100)과 시트(210) 사이, 그리고 시트(360)과 하부 커버층(400) 사이에 더미 시트가 더 삽입될 수 있다.
S160 : 계속하여 이러한 시트 적층물을 소성로에서 예를 들어 230～350℃의 온도로 20시간～40시간 동안 하소(Burn-out)하여 바인더 성분을 제거하고, 예를 들어 700～900℃의 온도로 20～40시간 동안 소성한다. 여기서, 본 발명에 따른 회로 보호 소자는 공통 모드 노이즈 필터를 이루는 시트들로부터 ESD 보호 소자를 이루는 시트들이 동일한 시트를 사용하기 때문에 동시 소성이 가능하고, 이에 따라 제조 공정을 단순화할 수 있다.
S170 : 소성로에서 소성된 시트 적층물의 외부면에 외부 전극들(500)을 형성하고, 이를 예를 들어 600～800℃의 온도로 30분～2시간 동안 소성하여 본 발명의 일 실시 예에 따른 회로 보호 소자를 완성한다. 여기서, 외부 전극(510, 520, 530 및 540)은 공통 모드 노이즈 필터(200)의 내부 전극들(211, 221, 231 및 232)과 ESD 보호 소자(300)의 내부 전극들(331)과 접속되도록 형성하고, 외부 전극(550 및 560)은 ESD 보호 소자(300)의 접지 전극(331)과 접속되도록 형성한다.
한편, 본 발명의 일 실시 예에 따른 회로 보호 소자는 복수의 외부 전극(500)이 제 1 및 제 2 측면, 즉 단변의 측면에 형성되었으나, 도 5에 도시된 바와 같이 외부 전극(600)이 제 1 및 제 2 측면과 교차하는 제 3 및 제 4 측면, 즉 장변의 측면에 형성될 수도 있다. 이 경우 공통 모드 노이즈 필터(200)의 내부 전극들(211, 221, 231 및 241)은 서로 마주보는 두 장변에 노출되도록 형성되고, ESD 보호 소자(300)의 접지 전극(311) 및 내부 전극들(331) 또한 두 장변에 노출되도록 형성된다. 이에 따라 홀들(223 및 233) 및 홀들(323)의 위치 또한 변경될 수도 있다.
도 6 및 도 7은 본 발명의 다른 실시 예에 따른 회로 보호 소자의 결합 사시도 및 분해 사시도이다. 본 발명의 다른 실시 예에 따른 회로 보호 소자는 1 채널의 입출력 단자와 시스템 사이에 접속되는 일 실시 예에 따른 회로 보호 소자와 비교하여 2 채널의 입출력 단자와 시스템 사이에 접속되는 것으로, EDS 보호 소자(300)에 각각 8개의 내부 전극이 형성되고 내부 전극과 연결되는 제 1 외부 전극(500a, 500b, 500c, 500d, 500e, 500f, 500g 및 500h; 500)이 8개 형성된 것이 상이하다.
공통 모드 노이즈 필터(100)는 내부 전극, 코일 패턴 및 전도성 페이스트가 매립된 홀이 선택적으로 각각 형성된 복수의 시트(210, 220, 230 및 240)가 적층되어 구성된다.
시트(210)에는 내부 전극(211) 및 홀(213)이 형성된다. 홀(213)은 시트(210)의 소정 영역에 형성되는데, 시트(210)의 단변의 1/3에 해당하는 영역과 장변의 1/6에 해당하는 영역이 교차되는 영역에 형성될 수 있다. 그러나, 홀(213)은 필요에 따라 다양한 영역에 형성될 수 있다. 이러한 홀(213)은 전도성 페이스트에 의해 매립된다. 또한, 내부 전극(211)은 홀(213)로부터 연장되어 시트(210)의 일 장변에서 노출되도록 형성되는데, 예를 들어 내부 전극(211)은 홀(213)과 가까운 단변에 노출되도록 형성될 수 있다. 그리고, 내부 전극(211)은 장변의 중앙 영역에서 일측으로 치우쳐 노출되는데, 예를 들어 일 단변으로부터 일 장변의 2/5에 해당하는 영역에 노출될 수 있다. 따라서, 내부 전극(211)은 일 영역이 꺽이는 형상으로 형성될 수 있다.
시트(220)에는 내부 전극(221), 코일 패턴(222) 및 홀(223)이 형성된다. 홀(223)은 시트(210) 상에 형성된 홀(213)과 동일 위치에 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 코일 패턴(222)은 홀(233)로부터 연장되어 일 방향, 예를 들어 시계 방향으로 감기는 나선형으로 형성될 수 있다. 그리고, 내부 전극(221)은 코일 패턴(222)으로부터 연장되어 형성되며, 시트(220)의 일 장변의 소정 영역에서 노출되도록 형성된다. 예를 들어, 내부 전극(221)은 시트(210) 상에 형성된 내부 전극(211)이 노출되는 일 장변과 마주보는 타 장변에 노출되도록 형성되며, 내부 전극(211)과 마주보는 영역에 형성될 수 있다. 예를 들어, 내부 전극(221)은 일 단변으로부터 타 장변의 2/5에 해당하는 영역에 노출될 수 있다. 즉, 내부 전극(221)은 시트(210) 상에 형성된 내부 전극(211)과 마주보는 영역에 형성될 수 있다.
시트(230)에는 내부 전극(231), 코일 패턴(232) 및 홀(233)이 형성된다. 홀(233)은 시트(210)의 홀(213) 및 시트(220)의 홀(223)과 대응되는 시트(230)의 소정 영역에 형성되며, 전도성 페이스트에 의해 매립된다. 또한, 코일 패턴(232)은 홀(233)로부터 연장되어 일 방향, 예를 들어 코일 패턴(222)과 동일한 시계 방향으로 감기도록 형성될 수 있다. 그리고, 내부 전극(231)은 코일 패턴(232)으로부터 연장되어 형성되며, 시트(230)의 일 장변의 소정 영역에서 노출되도록 형성된다. 예를 들어, 내부 전극(231)은 시트(220) 상에 형성된 내부 전극(221)이 노출되는 장변과 동일 장변에 노출되도록 형성될 수 있다. 그러나, 내부 전극(231)은 내부 전극(221)과 소정 간격 이격되어 노출되는데, 예를 들어 일 단변으로부터 장변의 2/5 영역에 내부 전극(221)이 노출되도록 형성되고, 단변의 1/5 영역에 내부 전극(231)이 노출되도록 형성된다.
시트(240)에는 내부 전극(241)이 형성된다. 내부 전극(241)은 시트(230) 상에 형성된 홀(233)과 대응되는 부분으로부터 연장되어 시트(240)의 일 장변에서 노출되도록 형성될 수 있는데, 시트(210) 상에 형성된 내부 전극(211)이 노출된 단변과 동일 단변에 노출되도록 형성된다. 여기서, 내부 전극(241)은 내부 전극(211)과 소정 간격 이격되어 노출되는데, 내부 전극(211)이 일 단변으로부터 일 장변의 2/5에 해당하는 영역에 노출되어 형성되면 내부 전극(241)은 일 단변으로부터 일 장변의 1/5에 해당하는 영역에 노출되어 형성된다. 즉, 내부 전극(241)은 시트(230) 상에 형성된 내부 전극(231)과 마주보는 영역에 형성될 수 있다.
ESD 보호 소자(200)는 내부 전극 및 홀이 각각 선택적으로 형성된 복수의 시트(310, 320 및 330)가 적층되어 구성된다.
시트(310)는 상면에 접지 전극(311) 및 복수의 연결 전극(312; 312a, 312b, 312c 및 312d)이 형성된다. 접지 전극(311)은 시트(310)의 중앙부에 시트(310)의 단변을 따라 형성되어 두 장변에 노출되도록 형성된다. 예를 들어, 접지 전극(311)은 서로 마주보는 두 장변의 1/2의 영역에서 각각 노출되도록 시트(310)의 중앙 영역에 단변 방향으로 형성된다. 또한, 연결 전극(312; 312a, 312b, 312c 및 312d)은 접지 전극(311)과 소정 간격을 유지하며 접지 전극(311)의 양측에 각각 두 개씩 형성되며, 장변 및 단변에서 노출되지 않도록 소정 길이로 형성된다. 또한, 연결 전극들(312)은 각각 접지 전극(311)과 전기적으로 연결되는데, 연결 전극들(312)의 소정 영역, 예를 들어 중앙 영역에서 연장되어 인접한 연결 전극(312)을 통해 접지 전극(311)과 연결된다.
시트(320)에는 복수의 홀(323)이 형성되는데, 복수의 홀(323)은 시트(330) 상에 각각 이격되어 형성되는 복수의 내부 전극(331; 331a, 331b, 331c, 331d, 331e, 331f, 331g 및 331h)과 연결 전극들(312)의 소정 영역이 각각 중첩되는 영역에 형성된다. 또한, 복수의 홀(323)은 각각 ESD 보호 물질에 의해 매립된다.
시트(330)의 상면에는 복수의 내부 전극(331; 331a, 331b, 331c, 331d, 331e, 331f, 331g 및 331h)이 각각 이격되어 형성된다. 내부 전극들(331)은 시트(330) 상의 소정 영역에 형성되며, 일 장변 및 타 장변의 소정 영역에 노출되도록 형성된다. 예를 들어, 내부 전극(331a, 331b, 331c 및 331d)은 일 장변의 중앙 영역을 제외한 나머지 영역에 등간격으로 형성될 수 있고, 내부 전극(331e, 331f, 331g 및 331h)은 타 장변의 중앙 영역을 제외한 나머지 영역에 등간격으로 형성될 수 있다. 따라서, 시트(330)의 내부 전극들(331)은 시트(320) 상에 형성된 홀들(323)을 통해 연결 전극(312) 및 접지 전극(311)과 연결되고, 내부 전극들(331)을 통해 입력되는 과전압 또는 정전기를 접지 전극(311)으로 바이패스시키게 된다.
상기와 같은 본 발명의 다른 실시 예에 따른 복수의 시트에 공통 모드 노이즈 필터 및 ESD 보호 소자가 적층된 회로 보호 소자는 전자기기에 사용되는 2 채널의 입출력 단자와 시스템 사이에 외부 전극(500)이 접속되고, 접지 단자 사이에 외부 전극(600)이 접속되어 도 8의 등가 회로와 같이 공통 모드 노이즈를 제거할 뿐만 아니라 입출력 단자로 유입되는 정전기를 접지 단자로 흘려줄 수 있다. 이때, 회로 보호 소자의 양단은 도통 상태가 되는 것이 아니기 때문에, 입력 신호는 왜곡 없이 그대로 입출력 단자에 전달된다. 즉, 회로 보호 소자는 정전기 발생시에도, 해당 정전기는 해당 회로 보호 소자를 통하여 접지로 빠져나가게 되어 회로를 보호하는 동시에 시스템이 주고받는 신호는 그대로 유지된다.
이와 같은 구성의 회로 보호 소자는 ESD 보호 물질이 매립되는 ESD 보호 소자의 관통홀의 폭이 수～수백㎛로 좁기 때문에, ESD 보호 소자의 캐패시턴스를 예를들어 10㎊ 이하, 바람직하게는 1㎊ 이하로 매우 낮게 조절할 수 있다. 따라서, 회로 보호 소자는 고주파를 사용하는 입출력 단자에서 캐패시턴스가 변하거나 그로 인한 신호 왜곡 현상이 발생하지 않는다.
또한, 채널 수가 증가되더라도 하나의 회로 보호 소자를 이용하여 많은 채널을 통해 들어오는 공통 모드 노이즈 및 ESD를 방지할 수 있으므로 회로 보호 소자의 수를 줄일 수 있고, 그에 따라 전자기기의 사이즈를 줄일 수 있다.
도 8는 본 발명의 또 다른 실시 예에 따른 회로 보호 소자의 분해 사시도이다. 본 발명의 또 다른 실시 예에 따른 회로 보호 소자는 적층된 복수의 시트의 수직으로 형성된 홀에 매립된 자성체 페이스트로 이루어진 자심에 도전성 패턴으로 이루어진 코일이 감긴 형상의 솔레노이드 타입의 공통 모드 노이즈 필터(200)와 ESD 보호 소자(300)가 적층되어 제작된다. 이 경우 공통 모드 노이즈 필터(200)는 비자성체 시트를 이용하여 제작할 수 있다. 또한, 도 9는 공통 모드 노이즈 필터(200)를 구성하는 시트 하나에 내부 전극, 코일 패턴 및 홀이 각각 두 개 형성되었으나, 이들이 하나 형성될 수도 있다. 그리고, 본 발명의 또 다른 실시 예는 공통 모드 노이즈 필터(100)의 구성이 다른 실시 예들에 비해 상이하므로 이에 대해서만 설명하기로 한다.
시트(210)상에는 소정 영역, 바람직하게는 중앙 영역에 홀들(210a 및 210b)이 서로 이격되어 형성되고, 홀들(210a 및 210b)이 자성체 페이스트에 의해 매립된다. 자성체 페이스트는 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등을 포함한다.
시트(220)상에는 복수의 내부 전극(211 및 216), 복수의 코일 패턴(212 및 217) 및 복수의 홀(220a, 220b, 213 및 218)이 형성된다. 홀들(220a 및 220b)은 시트(210)상에 형성된 홀들(210a 및 210b)과 대응되는 시트(220) 상의 중앙 영역에 형성되어 자성체 페이스트에 의해 매립된다. 홀들(213 및 218)은 각각 홀들(220a 및 220b)과 소정 간격 이격되어 형성되고, 전도성 페이스트에 의해 매립된다. 내부 전극(221 및 226)은 각각 코일 패턴(222 및 227)으로부터 연장되어 형성되며, 시트(220)의 일 장변의 소정 영역에서 노출되고, 서로 소정 간격 이격되도록 형성된다. 또한, 코일 패턴들(222 및 227)은 각각 내부 전극들(221 및 226)로부터 홀(223 및 228)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
시트(230)상에는 복수의 내부 전극(231 및 236), 복수의 코일 패턴(232 및 237) 및 복수의 홀(230a, 230b, 233, 234, 238 및 239)이 형성된다. 홀들(230a 및 230b)은 시트(210 및 220)상에 각각 형성된 홀들(210a 및 210b, 220a 및 220b)과 대응되는 시트(230) 상의 중앙 영역에 형성되어 자성체 페이스트에 의해 매립된다. 홀들(233 및 234)는 홀(230a)과 소정 간격 이격되며, 홀(230a)을 중심으로 대칭적으로 형성되어 전도성 페이스트에 의해 매립된다. 또한, 홀들(238 및 239)은 홀(230b)과 소정 간격 이격되며, 홀(230b)을 중심으로 대칭적으로 형성되어 전도성 페이스트에 의해 매립된다. 물론 홀들(230a, 230b, 233, 234, 238 및 239)은 서로 소정 간격 이격되어 형성된다. 내부 전극(231 및 236)은 각각 코일 패턴(232 및 237)으로부터 연장되어 형성되며, 시트(230)의 일 장변의 소정 영역에서 노출되고, 서로 소정 간격 이격되도록 형성된다. 또한, 코일 패턴들(232 및 237)은 각각 내부 전극들(231 및 236)로부터 각각 홀(234 및 239)까지 나선 형상으로 형성되며, 서로 중첩되지 않도록 이격되어 형성된다.
시트(240)상에는 복수의 내부 전극(241, 242, 243 및 244) 및 복수의 홀(240a 및 240b)이 형성된다. 홀들(240a 및 240b)은 시트들(210, 220 및 230)에 각각 형성된 홀들(210a 및 210b, 220a 및 20b, 230a 및 230b)과 각각 대응되는 시트(230)의 중앙 영역에 형성되며, 페이라트, Ni계, Ni-Zn계, Ni-Zn-Cu계 등의 자성체 페이스트에 의해 매립된다. 또한, 복수의 내부 전극(241, 242, 243 및 244)은 시트들(220 및 230) 각각에 형성된 내부 전극들(221 및 226, 231 및 236)이 노출된 일 장변과 반대쪽의 시트(240)의 타 장변으로 연장되어 형성되는데, 내부 전극(241)은 홀들(223 및 233)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 직선 형태로 형성된다. 그리고, 내부 전극(242)은 홀(234)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 형성되고, 내부 전극(243)은 홀들(228 및 238)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 직선 형태로 형성된다. 또한, 내부 전극(244)은 홀(239)과 대응되는 시트(240)의 소정 영역으로부터 시트(240)의 타 장변에서 노출되도록 형성된다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 상부 커버층 200 : 공통 모드 노이즈 필터
300 : ESD 보호 소자 400 : 하부 커버층
500 : 제 1 외부 전극 600 : 제 2 외부 전극
300 : ESD 보호 소자 400 : 하부 커버층
500 : 제 1 외부 전극 600 : 제 2 외부 전극
Claims (12)
- 적어도 하나의 코일 패턴, 내부 전극 및 전도성 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 공통 모드 노이즈 필터;
상기 공통 모드 노이즈 필터와 적층되며, 적어도 하나의 내부 전극, 접지 전극 및 ESD 보호 물질이 매립된 홀이 선택적으로 형성된 복수의 시트가 적층된 ESD 보호 소자;
적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 일 측면 및 타 측면에 형성되며, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극과 연결되도록 형성된 제 1 외부 전극; 및
적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 일 측면 및 타 측면에 형성되며, 상기 ESD 보호 소자의 상기 접지 전극과 연결되도록 형성된 제 2 외부 전극을 포함하며,
상기 제 1 외부 전극 및 상기 제 2 외부 전극은 동일 측면 상에 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터 상부 및 상기 ESD 보호 소자 하부에 각각 형성된 상부 및 하부 커버층를 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터는 적어도 하나의 코일 패턴이 적어도 하나의 시트 상에 각각 형성되어 상하 적층되어 상기 시트 상에 형성된 전도성 물질이 매립된 홀에 의해 연결되며, 상기 공통 모드 노이즈 필터의 복수의 상기 내부 전극은 일부가 상기 코일 패턴으로부터 연장되고 다른 일부가 상기 전도성 물질이 매립된 홀에 의해 상기 코일 패턴과 연결되는 회로 보호 소자.
- 제 3 항에 있어서, 상기 공통 모드 노이즈 필터는 적층된 상기 코일 패턴의 중앙에 형성되며 자성체 물질이 매립된 홀을 더 포함하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 소자는 상기 접지 전극과 상기 내부 전극이 서로 다른 시트 상에 형성되어 동일 방향으로 노출되도록 형성되고, 그 사이에 ESD 보호 물질이 매립된 홀이 형성된 시트가 개재되어 상하 적층된 회로 보호 소자.
- 제 5 항에 있어서, 상기 ESD 보호 소자는 상기 접지 전극과 연결되는 연결 전극을 더 포함하며, 상기 ESD 보호 소자의 상기 내부 전극이 상기 ESD 보호 물질이 매립된 홀 및 상기 연결 전극을 통해 상기 접지 전극과 연결되는 회로 보호 소자.
- 제 1 항에 있어서, 상기 ESD 보호 물질은 유기물에 RuO2, Pt, Pd, Ag, Au, Ni, Cr, W 등에서 선택된 적어도 하나의 전도성 물질을 혼합한 물질로 형성하는 회로 보호 소자.
- 제 7 항에 있어서, 상기 ESD 보호 물질은 상기 혼합 물질에 바리스터 물질 또는 절연성 세라믹 물질을 더 혼합하여 형성하는 회로 보호 소자.
- 제 1 항에 있어서, 상기 공통 모드 노이즈 필터의 상기 내부 전극의 적어도 일부는 상기 ESD 보호 소자의 상기 내부 전극과 중첩되는 위치에 형성되고, 상기 내부 전극들은 상기 일 측면 및 타 측면으로 노출되도록 형성된 회로 보호 소자.
- 제 1 항에 있어서, 상기 제 1 외부 전극은 입출력 단자와 회로 사이에 연결되고, 상기 제 2 외부 전극은 접지 단자와 연결된 회로 보호 소자.
- 적어도 하나의 코일 패턴이 적어도 일 방향으로 회전하여 형성되며, 상기 코일 패턴으로부터 서로 대향되는 일 측면 및 타 측면으로 노출되도록 내부 전극이 형성된 공통 모드 노이즈 필터; 및
상기 공통 모드 노이즈 필터와 적층되며, 적어도 하나의 접지 전극과 복수의 내부 전극이 서로 대향되는 일 측면 및 타 측면으로 노출되도록 형성되고, 상기 접지 전극과 상기 내부 전극 사이에 ESD 보호 물질이 형성된 ESD 보호 소자;
적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 측면에 형성되고, 상기 공통 모드 노이즈 필터의 상기 내부 전극 및 상기 ESD 보호 소자의 상기 내부 전극과 연결되도록 형성된 제 1 외부 전극; 및
적층된 상기 공통 모드 노이즈 필터와 상기 ESD 보호 소자의 측면에 형성되고, 상기 ESD 보호 소자의 상기 접지 전극과 연결되도록 형성된 제 2 외부 전극을 포함하며,
상기 제 1 외부 전극 및 상기 제 2 외부 전극은 동일 측면 상에 형성된 회로 보호 소자.
- 복수의 시트를 마련하는 단계;
상기 복수의 시트에 선택적으로 홀을 형성하는 단계;
상기 복수의 시트의 홀에 선택적으로 전도성 물질 또는 ESD 보호 물질을 매립하는 단계;
상기 복수의 시트상에 내부 전극, 접지 전극 또는 코일 패턴을 선택적으로 형성하며, 상기 내부 전극 및 접지 전극은 서로 대향되는 일 방향 및 타 방향으로 연장되어 노출되도록 형성하는 단계;
상기 시트를 적층 및 압착한 후 절단하는 단계; 및
상기 적층 및 절단된 시트를 소성한 후 서로 대향하는 일 측면 및 타 측면에 상기 내부 전극 및 상기 접지 전극과 각각 연결되도록 제 1 및 제 2 외부 전극을 동일 측면에 형성하는 단계를 포함하는 회로 보호 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100100343A KR101135354B1 (ko) | 2010-10-14 | 2010-10-14 | 회로 보호 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100100343A KR101135354B1 (ko) | 2010-10-14 | 2010-10-14 | 회로 보호 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101135354B1 true KR101135354B1 (ko) | 2012-04-16 |
Family
ID=46143545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100100343A Active KR101135354B1 (ko) | 2010-10-14 | 2010-10-14 | 회로 보호 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101135354B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101771733B1 (ko) | 2012-08-29 | 2017-08-25 | 삼성전기주식회사 | Ｅｓｄ 보호패턴이 내장된 공통 모드 필터 |
| WO2018066871A1 (ko) * | 2016-10-07 | 2018-04-12 | 주식회사 모다이노칩 | 복합 보호 소자 및 이를 구비하는 전자기기 |
| KR20180088611A (ko) * | 2016-03-07 | 2018-08-06 | 주식회사 모다이노칩 | 회로 보호 소자 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100026199A (ko) * | 2008-08-29 | 2010-03-10 | 주식회사 아모텍 | 적층형 복합 칩 소자 |
-
2010
- 2010-10-14 KR KR1020100100343A patent/KR101135354B1/ko active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100026199A (ko) * | 2008-08-29 | 2010-03-10 | 주식회사 아모텍 | 적층형 복합 칩 소자 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101771733B1 (ko) | 2012-08-29 | 2017-08-25 | 삼성전기주식회사 | Ｅｓｄ 보호패턴이 내장된 공통 모드 필터 |
| KR20180088611A (ko) * | 2016-03-07 | 2018-08-06 | 주식회사 모다이노칩 | 회로 보호 소자 |
| KR102216555B1 (ko) * | 2016-03-07 | 2021-02-17 | 주식회사 모다이노칩 | 회로 보호 소자 |
| WO2018066871A1 (ko) * | 2016-10-07 | 2018-04-12 | 주식회사 모다이노칩 | 복합 보호 소자 및 이를 구비하는 전자기기 |
| CN109791841A (zh) * | 2016-10-07 | 2019-05-21 | 摩达伊诺琴股份有限公司 | 复合保护构件以及包含该构件的电子装置 |
| TWI674038B (zh) * | 2016-10-07 | 2019-10-01 | 南韓商摩達伊諾琴股份有限公司 | 複合保護構件以及包含該構件的電子裝置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100845948B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| US8865480B2 (en) | Circuit protection device and method of manufacturing the same | |
| KR100876206B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| US9230723B2 (en) | Laminated common mode choke coil and high frequency component | |
| KR20180078189A (ko) | 복합 소자의 제조 방법, 이에 의해 제조된 복합 소자 및 이를 구비하는 전자기기 | |
| EP3070722B1 (en) | Laminated chip device | |
| KR100920220B1 (ko) | 회로 보호 소자 | |
| KR101135354B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR100844151B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| KR100813195B1 (ko) | 정전기 보호 소자 | |
| KR100684334B1 (ko) | 이종소재를 이용한 다련 바리스터-노이즈 필터 복합 소자 | |
| KR100845947B1 (ko) | 회로 보호 소자 및 그 제조 방법 | |
| EP2903158B1 (en) | Stacked chip device | |
| JP2008294325A (ja) | 静電気保護素子とその製造方法 | |
| KR101138744B1 (ko) | 비가역 회로 소자 | |
| JPH0214501A (ja) | 電圧非直線抵抗器 | |
| JPWO2011099385A1 (ja) | Ｅｓｄ保護装置 | |
| KR101468138B1 (ko) | 적층형 칩 소자 | |
| KR100672235B1 (ko) | 바리스터 및 그 제조 방법 | |
| KR101421454B1 (ko) | 비가역 회로 소자 및 그 중심 도체 조립체 | |
| KR20090037099A (ko) | 적층 칩 소자 및 이의 제조 방법 | |
| KR20070050321A (ko) | 이종소재를 이용한 비드-배리스터 복합 소자 | |
| JP2000331805A (ja) | 積層型セラミックアレイ | |
| JP2004087970A (ja) | Ｐｔｃ複合チップ部品およびその製造方法 | |
| JP2004235300A (ja) | チップ型電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20101014 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20110831 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120330 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20120404 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20120405 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20160405 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160405 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170404 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170404 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180404 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180404 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190404 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190404 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210406 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220405 Start annual number: 11 End annual number: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230404 Start annual number: 12 End annual number: 12 |