KR101128705B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 포토레지스트 에싱공정시 에싱에 의한 손상과 무관하게 안정적으로 저유전막을 이용하여 금속배선을 형성할 수 반도체 소자의 금속배선 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 식각 정지막 및 제1 절연막을 순차적으로 증착하는 단계와, 포토리소그래피 공정을 통해 상기 제1 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀이 매립되도록 금속배선을 형성하는 단계와, 상기 제1 절연막을 선택적으로 식각 제거하여 상기 금속배선을 돌출시키는 단계와, 상기 제1 절연막이 제거된 부위에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.

반도체 소자, 구리배선, 에싱, 저유전막

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING A METAL LINE IN SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 금속배선 형성방법을 적용하는 경우 발생하는 저유전막의 붕괴를 설명하기 위하여 도시한 SEM(Scanning Electron Microscope) 단면 사진.

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 도시한 단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

110 : 기판

111, 118 : 식각 정지막

112, 117, 119, 124 : IMD막

113, 120 : 장벽 금속층

114 : 하부배선

115, 122 : 손상영역

121 : 상부배선

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 유전상수가 낮은 포러스(porous) 저유전막을 이용한 반도체 소자의 금속배선 형성방법에 관한 것이다.

최근에는 반도체 소자 중에서 고집적화와 고성능화가 요구되는 로직(logic) 소자를 중심으로 신호전달 지연(signal propagation delay)을 줄이기 위하여 여러가지 연구가 진행중에 있다. 이는 고밀도 칩(high density chip)의 속도가 고밀도 칩상의 RC 타임 지연(여기서, 'R'은 배선저항, 'C'는 절연막의 정전용량)에 의해 결정되기 때문인데 RC 신호지연의 감소가 소자의 고속화를 이루게 한다. 이를 위해서는 저항이 작은 도체의 개발과, 낮은 유전상수(dielectric constant)를 갖는 물질의 개발이 필요하다.

도체에 있어서는 기존의 알루미늄을 구리도체로의 대체 공정이 필요한데, 지금까지 구리의 경우 알루미늄보다 전기 전도도가 훨씬 우수하다고 알려져 있다. 그러나, 구리의 경우 진공증착 및 건식식각이 어려워 반도체 공정에 사용되지 못하였으나, 최근에는 전기도금기술과 매입공정을 이용하여 배선물질로서 사용이 가능하게 되었다. 그리고, MCM(Multi-Chip-Module)이나 로직 칩 제조에 성능을 향상시킬 수 있게 되었다.

이러한 배경을 지니는 구리배선 공정에서 반도체 저유전 물질이 동시에 수반되어야 하는데, 구리도체의 경우 약 50% 정도의 소자의 성능 향상을 꾀할 수 있으며, 초 저유전 물질을 개발할 경우 40% 이상의 소자 성능을 향상시킬 수 있을 것으로 'SEMATECH 연구 보고서'에서 밝히고 있다. 낮은 유전상수를 가지는 재료는 광범위한 주파수 범위에서 낮은 소산 인자(dissipation factor)와 높은 브레이크다운 전압(breakdown voltage)을 가지므로 회로밀도의 증가와 시스템의 고속화에 기여할 수 있다. 이 경우 신호전달속도가 다음과 같이 유전상수의 제곱근에 반비례하는 이론적 배경으로부터 출발한다. 신호전달속도(V, m/sec)는 하기의 수학식1로 나타낼 수 있다.

여기서, 'c'는 3,108m/sec, 'ε'는 유전상수이다.

또한, 낮은 유전상수의 물질을 사용할 경우 상호 신호방해(cross-talk)를 감소시킬 수 있게 되어 회로밀도의 증가가 가능하게 된다. 이는 고집적화 및 소형화가 가능하고, 궁극적으로는 가격 절감 및 칩 성능의 획기적인 향상을 도모할 수 있다.

낮은 유전상수 물질로는 탄소(carbon)가 함유된 SiOC막이 보편적으로 널리 사용되고 있다. 그러나, 포토레지스트 에싱(ashing)공정, 즉 식각공정 후 포토레지스트 패턴을 제거하기 위한 스트립(strip) 공정시 사용되는 O₂ 플라즈마에 의해 SiOC막의 탄소가 산소 라디칼(oxygen radical)과 반응하여 탄소가 손실되거나, 유전상수 값이 증가하여 도 1a 및 도 1b에 도시된 바와 같이 저유전막이 붕괴하는 현상이 발생한다.

도 1a는 에싱공정 전 반도체 소자를 도시한 SEM 단면 사진이고, 도 1b는 에싱공정 후 SEM 단면 사진이다. 도 1a에 도시된 바와 같이, 에싱공정 전에는 저유전막(10)이 구리배선(12) 간에 붕괴되지 않고 안정적으로 형성되어 있는 것을 알 수 있으나, 도 1b에 도시된 바와 같이, 에싱공정 후에는 저유전막(10)이 'A' 부위에서와 같이 붕괴된 것을 알 수 있다. 한편, '11'는 장벽 금속층(barrier layer)이다.

이러한 탄소 손실에 의한 저유전막의 붕괴를 방지하기 위하여 에싱공정시 O₂ 플라즈마 대신에 He/N₂, H₂/N₂ 플라즈마를 사용하고 있다. 그러나, 이 경우 챔버 내에 설치된 기존의 가스 공급라인을 교체해야 할 뿐만 아니라, SiOC막의 손상을 완전히 방지하는데는 한계가 있다. 또한, 플라즈마 반응에 의해 일부 탄소원자가 손실된다. 특히, 포러스(porous) 저유전막으로 갈 수록 이러한 손실은 더욱 커지게 되는데, 이는 저유전막이 포러스하여 그 만큼 밀도가 작아지고, 플라즈마에 노출되는 면적이 넓어지며, 이로 인하여 결합구조가 약해져 쉽게 탄소원자가 떨어져 나가기 때문이다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 포토 레지스트 에싱공정시 에싱에 의한 손상과 무관하게 안정적으로 저유전막을 이용하여 금속배선을 형성할 수 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 식각 정지막 및 제1 절연막을 순차적으로 증착하는 단계와, 포토리소그래피 공정을 통해 상기 제1 절연막을 식각하여 홀을 형성하는 단계와, 상기 홀이 매립되도록 금속배선을 형성하는 단계와, 상기 제1 절연막을 선택적으로 식각 제거하여 상기 금속배선을 돌출시키는 단계와, 상기 제1 절연막이 제거된 부위에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

실시예

도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 2a 내지 도 2g에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성 요소이다.

먼저, 도 2a를 참조하면, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(110)이 제공된다. 여기서, 반도체 구조물층은 트랜지스터(transistor), 메모리 셀(memory cell), 캐패시터(capacitor), 접합층, 도전층 및 배선 등을 포함할 수 있다.

이어서, 기판(110) 상에 식각 정지막(etch stop layer, 111)을 증착한다. 이때, 식각 정지막(111)은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi₂, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi₂ 중 어느 하나로 단층 또는 적층으로 형성한다. 이들은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착한다.

이어서, 식각 정지막(111) 상에 IMD(Inter Metal Dielectric)막(112)을 형성한다. 이때, IMD막(112)은 CDO(Carbon Doped Oxide), 카본(carbon)이 함유된 울트라(ultra) 저유전막(k<3.0) 또는 다공성막으로 HSSQ(Hydro silsesquioxane)막 또는 MSSQ(Methyl silsesquioxane)막으로 형성한다. 울트라 저유전막, HSSQ막 및 MSSQ막은 스핀 온(spin on) 방식으로 형성된 저유전막일 수 있으며, 예컨대 저유전막은 SiOC막일 수 있다. 이 외에, 카본이 함유된 열산화막(thermal oxide) 또는 TEOS(Tetra Ethyle Ortho Silicate)막을 사용할 수도 있다. 이러한 IMD막(112)은 상기 기술한 막을 이용하여 단일막으로 형성하거나, 상기 막이 적어도 2층 이상 적층된 복합 구조로 형성한다.

이어서, IMD막(112)은 적어도 400℃ 이상의 온도범위에서 큐어링(curing)할 수도 있다.

이어서, IMD막(112)은 평탄화공정을 통해 평탄화될 수 있는데, 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.

이어서, 듀얼 다마신(dual damascene) 공정 또는 싱글 다마신(single damascene) 공정을 실시하여 IMD막(112)을 식각하여 비아홀(via hole) 또는 트렌치(trench)(미도시)를 형성한다. 이하에서는 설명의 편의를 위해 트렌치라고 칭하기로 한다.

듀얼 다마신 공정 또는 싱글 다마신 공정은 포토리소그래피 공정을 이용하여 실시하는데, 이때 식각 마스크로 사용되는 포토레지스트 패턴(미도시)을 제거하기위한 에싱공정시 도시된 '115'와 같이 트렌치의 내측벽에 각각 에싱에 의한 손상영역이 형성된다. 한편, 에싱공정은 O₂, He/N₂ 또는 H₂/N₂ 플라즈마를 이용하여 실시한다.

이어서, 트렌치가 형성된 전체 구조 상부면의 단차를 따라 장벽 금속층(113)을 증착한다. 이때, 장벽 금속층(113)은 후속 열공정에 의한 구리원자의 확산을 방지하거나, 하지층이 금속층인 경우 이들간의 접촉력을 높이기 위하여 Ta, TaN, TaC, TaAlN, TaSiN, TaSi₂, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi₂ 중 어느 하나를 이용하여 단층 또는 적층으로 형성한다. 이들은 PVD, CVD 또는 ALD 방식으로 증착한다.

이어서, 장벽 금속층(113) 상에 시드층(seed layer, 미도시)을 형성한다. 이때, 시드층은 PVD, CVD 또는 ALD 방식으로 제조된 구리 및 구리 합금막이며, 여기서 구리 합금막은 Mg, Sn, Al, Pd, Ti, Nb, Hf, Zr, Sr, Mn, Cd, Zn 또는 Ag 등을 포함할 수 있다.

이어서, 트렌치가 매립되도록 시드층이 형성된 전체 구조 상부에 구리층을 증착한다. 이때, 구리층은 전기 도금법 이외에, CVD, ALD 또는 무전해 도금법으로 형성할 수 있다.

이어서, CMP 공정을 실시하여 구리층을 평탄화한다. 이로써, 트렌치 내부에 고립(isolation)된 하부배선(114)이 형성된다. 여기서, 하부배선(114)은 구리금속 대신에 도전성을 갖는 모든 금속, 예컨대 Al, W, Pt 등 도전성 물질로 형성할 수도 있다.

이어서, 도 2b에 도시된 바와 같이, DHF(Diluted HF, 500:1 또는 200:1의 비율의 H₂0:HF)을 이용한 습식식각공정(116)을 실시하여 선택적으로 IMD막(112)을 제거한다. 이로써, 식각 정지막(111)이 노출되는 동시에 장벽 금속층(113)이 노출된다.

이어서, 도 2c에 도시된 바와 같이, 노출된 장벽 금속층(113), 즉 돌출된 하부배선(114)을 포함하는 전체 구조 상부를 덮도록 IMD막(117)을 증착한다. 이때, IMD막(117)은 IMD막(112, 도 2a참조)과 동일한 물질을 이용하여 동일한 방법으로 형성한다.

이어서, CMP 공정 또는 에치백(etch back) 공정과 같은 전면 식각공정을 실시하여 IMD막(117)을 식각 평탄화한다. 이로써, 하부배선(114)의 상부면이 노출된다.

이어서, 도 2d에 도시된 바와 같이, 평탄화된 전체 구조 상부에 식각 정지막(118)을 증착한다. 이때, 식각 정지막(118)은 식각 정지막(111)과 동일한 물질로 형성한다.

이이서, 도 2e에 도시된 바와 같이, 식각 정지막(111) 상부에 IMD막(119)을 증착한다. 이때, IMD막(119)은 IMD막(117)과 동일한 막을 이용하여 단층 또는 적층으로 형성한다.

이어서, 듀얼 다마신 공정을 선(先)비아 또는 후(後)비아 방식으로 실시하여 비아홀(미도시) 및 트렌치(미도시)를 형성한다. 한편, 도시된 '122'는 듀얼 다마신 공정 수행시 실시되는 에싱공정시 트렌치 및 비아홀의 내측벽에 형성된 손상영역이다.

이어서, 트렌치 및 비아홀이 형성된 전체 구조 상부면의 단차를 따라 장벽 금속층(120)을 증착한다. 이때, 장벽 금속층(120)은 장벽 금속층(113)과 동일한 물질로 형성한다.

이어서, 장벽 금속층(120) 상에 시드층을 형성한 후, 트렌치 및 비아홀이 완전히 매립되도록 시드층이 형성된 전체 구조 상부에 구리층을 증착하고, CMP 공정을 실시하여 구리층을 평탄화한다. 이로써, 트렌치 내부에 고립된 상부배선(121)이 형성된다.

이어서, 도 2f에 도시된 바와 같이, DHF(Diluted HF, 500:1 또는 200:1의 비율의 H₂0:HF)을 이용한 습식식각공정(123)을 실시하여 선택적으로 IMD막(119, 도 2e참조)을 제거한다. 이로써, 식각 정지막(118)이 노출되는 동시에 장벽 금속층(120)이 노출된다.

이어서, 도 2g에 도시된 바와 같이, 노출된 장벽 금속층(120), 즉 돌출된 상부배선(121)을 포함하는 전체 구조 상부를 덮도록 IMD막(124)을 증착한다. 이때, IMD막(124)은 IMD막(112, 도 2a참조)과 동일한 물질을 이용하여 동일한 방법으로 형성한다.

이어서, CMP 공정 또는 에치백 공정과 같은 전면 식각공정을 실시하여 IMD막(124)을 식각 평탄화한다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 비아홀 및/또는 트렌치 내부에 금속층을 매립시켜 금속배선을 형성하고, 선택적으로 에싱에 의해 손상을 입은 저유전막을 제거한 후 저유전막이 제거된 부위에 새로운 저유전막을 재증착함으로써 포토레지스트 에싱공정시 에싱에 의한 손상과 무관하게 안정적으로 저유전막을 이용하여 금속배선을 형성할 수 있다.

Claims (13)

1. 기판 상에 식각 정지막 및 제1 절연막을 순차적으로 증착하는 단계;

   포토리소그래피 공정을 통해 상기 제1 절연막을 식각하여 홀을 형성하는 단계;

   상기 홀이 매립되도록 금속배선을 형성하는 단계;

   상기 제1 절연막을 선택적으로 식각 제거하여 상기 금속배선 및 상기 식각 정지막을 노출시키는 단계; 및

   상기 제1 절연막이 제거된 부위에 제2 절연막을 형성하는 단계

   를 포함하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 제1 절연막은 DHF 용액을 이용한 습식식각공정을 실시하여 제거하는 반도체 소자의 금속배선 형성방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 및 제2 절연막은 포러스 HSSQ막 또는 MSSQ막으로 형성하는 반도체 소자의 금속배선 형성방법.
4. 제 3 항에 있어서,

   상기 제1 및 제2 절연막은 적어도 400℃의 온도에서 큐어링 처리되는 반도체 소자의 금속배선 형성방법.
5. 제 1 항 또는 제 2 항에 있어서, 상기 금속배선을 형성하는 단계는,

   상기 홀에 의해 형성된 전체 구조 상부의 단차를 따라 장벽 금속층을 증착하는 단계;

   상기 홀이 매립되도록 금속물질을 증착하는 단계; 및

   상기 금속물질 및 상기 장벽 금속층을 평탄화하는 단계

   를 포함하는 반도체 소자의 금속배선 형성방법.
6. 제 1 항 또는 제 2 항에 있어서, 상기 제2 절연막을 형성하는 단계는,

   상기 제1 절연막이 제거된 부위를 포함하는 전체 구조 상부에 상기 제2 절연막을 증착하는 단계; 및

   상기 금속배선의 상부가 노출되도록 상기 제2 절연막을 평탄화하는 단계

   를 포함하는 반도체 소자의 금속배선 형성방법.
7. 제 6 항에 있어서,

   상기 평탄화 공정은 CMP 공정 또는 에치백 공정으로 실시하는 반도체 소자의 금속배선 형성방법.
8. 제 1 항 또는 제 2 항에 있어서,

   상기 홀은 듀얼 다마신 또는 싱글 다마신 공정으로 형성하는 반도체 소자의 금속배선 형성방법.
9. 기판 상에 제1 식각 정지막 및 제1 절연막을 형성하는 단계;

   상기 기판상에 싱글 다마신 방법으로 하부 금속배선을 형성하는 단계;

   상기 하부 금속배선을 둘러싸고 있는 상기 제1 절연막을 제거하는 단계;

   상기 제1 절연막이 제거된 부위에 유전상수 값이 1 초과 3 미만인 제1 유전막으로 채우는 단계;

   상기 하부 금속배선 및 제1 유전막 상에 제2 식각 정지막 및 제2 절연막을 형성하는 단계;

   상기 하부 금속배선 상에 듀얼 다마신 방법으로 상부 금속배선을 형성하는 단계;

   상기 상부 금속 배선을 둘러싸고 있는 상기 제2절연막을 제거하는 단계;및

   상기 제2 절연막이 제거된 부위에 유전상수 값이 1 초과 3 미만인 제2 유저막으로 채우는 단계;를 포함하는 반도체 소자의 금속배선 형성방법.
10. 제 9 항에 있어서,

    상기 제1 절연막을 제어하는 단계는,

    상기 제1 절연막을 제거하여, 상기 제1 식각 정지막을 노출시키고,

    상기 제2 절연막을 제거하는 단계는,

    상기 제2 절연막을 제거하여, 상기 제2 식각 정지막을 노출시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
11. 제 9 항에 있어서,

    상기 제1 절연막 및 상기 제2 절연막은 HSSQ막 또는 MSSQ막인 반도체 소자의 금속배선 형성방법.
12. 제 9 항에 있어서,

    상기 제1 절연막 및 상기 제2 절연막은 CDO(Carbon Doped Oxide)인 반도체 소자의 금속배선 형성방법.
13. 제 9 항에 있어서,

    상기 제1 절연막을 제거하는 단계 및 제2 절연막을 제거하는 단계는,

    DHF 용액을 이용한 습식식각공정을 실시하여 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.

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