KR101058697B1 - 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법 - Google Patents

Abstract

본 발명은 적층 세라믹 커패시터의 회로 기판 실장 방법 및 이를 위한 회로 기판의 랜드 패턴에 관한 것으로서, 상세하게는 유전체 세라믹으로 이루어지는 유전체층과 내부 전극층을 교대로 적층하여 이루어지는 세라믹 소체와, 상기 소체의 양단부에서 상기 내부 전극층에 형성된 내부 전극을 교대로 병렬로 접속하는 한 쌍의 외부 단자 전극으로 이루어지는 적층 세라믹 커패시터의 회로 기판에의 실장 방법으로서, 상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 랜드를 도전 접속하며, 상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만으로 함으로써, 진동 소음을 현저히 감소시킬 수 있는 적층 세라믹 커패시터의 회로 기판 실장 방법에 관한 것이다.

Description

적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법{MOUNTING STRUCTURE OF CIRUIT BOARD HAVING THEREON MULTI-LAYERED CERAMIC CAPACITOR, METHOD THEREOF, LAND PATTERN OF CIRCUIT BOARD FOR THE SAME, PACKING UNIT FOR MULTI-LAYERED CERAMIC CAPACITOR TAPED HORIZONTALLY AND ALIGNING METHOD THEREOF}

본 발명은 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법에 관한 것으로서, 상세하게는 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법으로서, 상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 랜드를 도전 접속하며, 상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만으로 함으로써, 진동 소음을 현저히 감소시킬 수 있는 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법에 관한 것이다.

일반적으로 적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로서, 그 사용 용도 및 용량에 따라 다양한 크기 및 적층형태를 취하고 있다.

일반적으로 적층형 세라믹 커패시터는 복수의 유전체층 사이에 다른 극성의 내부 전극이 교대로 적층된 구조를 갖는다.

이러한 적층형 세라믹 커패시터는 소형화가 가능하면서도 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용된다.

적층형 세라믹 커패시터의 적층체를 형성하는 세라믹 재료로서 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 이용되고 있는데, 이러한 강유전체 재료는 압전성 및 전왜성을 갖기 때문에, 이러한 강유전체 재료에 전계가 가해질 때에 응력 및 기계적 변형이 진동으로 나타나고, 적층 세라믹 커패시터의 단자 전극으로부터 기판측에 이러한 진동이 전달된다.

즉, 적층 세라믹 커패시터에 교류 전압이 가해진 경우에는, 적층 세라믹 커패시터의 소자 본체에 X, Y, Z의 각 방향을 따라 응력(Fx, Ft, Fz)이 발생하고, 그것에 의해 진동이 발생하게 된다. 이 진동이 단자 전극으로부터 기판에 전달되어 이 기판 전체가 음향 방사면이 되고, 잡음이 되는 진동음을 발생시키게 된다.

이러한 진동음은 대개는 가청 진동수(20~20000Hz)의 진동음에 해당하는 것이고, 이러한 진동음은 사람에게 불쾌한 음역인 경우도 있는 바, 이에 대한 해결책이 필요하게 되었다.

최근, 상기와 같은 진동음으로 인한 문제점을 해결하기 위하여 적층 세라믹 커패시터의 외부 단자의 탄성적 변형에 의하여 진동을 방지하는 기술, 압전 및 전왜에 의해 발생하는 진동의 전파를 억제하여 잡음의 발생을 저감토록 하는 별도의 부품을 도입하는 기술, 기판의 진동을 억제하기 위하여 실장된 적층형 세라믹 커패시터의 주변에 기판홀을 형성하는 기술 등 다양한 기술들이 개시된 바 있으나, 별도의 공정이 필요하고, 공정의 복잡성에 비하여 충분한 진동 방지 효과가 얻어지지 않고 있는 실정이었다.

한편, 적층 세라믹 커패시터에는 폭과 두께가 실질적으로 동일한 적층 세라믹 커패시터가 있으며, 폭과 두께가 실질적으로 동일한 적층 세라믹 커패시터의 경우, 인쇄 회로 기판에 적층 세라믹 커패시터를 실장할 때, 상기 적층 세라믹 커패시터의 외관으로부터 적층 세라믹 커패시터 내부 도체들의 방향성을 인식할 수 없기 때문에, 인쇄 회로 기판에 상기 적층 세라믹 커패시터들이 내부 도체들의 방향성과 무관하게 실장된다.

인쇄회로기판에 실장되는 상기 적층 세라믹 커패시터의 내부 도체들의 방향에 따라 적층 세라믹 커패시터의 특성의 차이가 발생하며, 특히 적층 세라믹 커패시터의 압전성에 의한 진동소음특성에 큰 차이를 보이게 된다.

특히, 최근 실험결과에 의하면, 상기 적층 세라믹 커패시터의 실장방향과 적층 세라믹 커패시터의 외부전극단자와 랜드를 연결하는 도전재의 양이 상호상관관계를 가지면서 상기 진동소음특성에 큰 영향을 미치는 것으로 밝혀졌다.

특히, 상기 적층 세라믹 커패시터의 내부 전극면이 인쇄 회로 기판면과 수평하도록 실장하고 상기 적층 세라믹 커패시터의 외부 전극 단자와 랜드를 연결하는 도전재의 높이를 감소시킨 경우, 상기 진동소음을 현저히 감소시킬 수 있는바, 이를 구현하기 위한 실장 구조, 실장 방법, 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법이 필요한 실정이었다.

본 발명은 상기한 종래 방식의 문제점을 해결하기 위한 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법에 관한 것으로, 압전 현상에 의한 진동으로 발생되는 소음을 감소시킬 수 있는 적층 세라믹 커패시터의 회로 기판 실장 구조, 실장 방법과 이를 위한 회로 기판의 랜드 패턴, 수평 방향으로 테이핑한 적층 세라믹 커패시터의 포장체 및 수평 방향 정렬방법을 제공한다.

상기한 과제를 달성하기 위하여, 먼저, 본 발명의 일 태양인 적층 세라믹 커패시터의 회로 기판에의 실장 구조는, 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 구조에 있어서, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판은 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하며, 상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만이 되도록 함으로써 이루어진다.

여기에서, 상기 적층 세라믹 커패시터는 릴(Reel)과 같은 포장체에 포장될 때 적층 세라믹 커패시터의 내부 전극이 회로 기판에 수평방향으로 실장될 수 있도록 일방향으로 정렬하는 테이핑(taping)을 실시한 것으로, 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것일 수 있다. 여기에서, 적층 세라믹 커패시터의 폭, 두께의 동일이라 함은 물리적 동일이 아닌, 사회통념상 동일을 의미하며, 유사라고 함은 0.75 ≤ T_MLCC / W_MLCC ≤ 1.25 범위 내일 수 있다.

한편, 적층 세라믹 커패시터의 내부전극 사이의 유전체의 층수가 많거나 그 유전체에 인가되는 전계가 클수록, 적층 세라믹 커패시터의 압전성에 의한 응력 및 기계적 변형이 커지게 되며, 특히 유전체 층수가 200층 이상 또는 유전체 두께가 3㎛ 이하에서 진동소음이 현저히 발생하게 된다.

따라서, 여기에서 상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상일 수 있고, 유전체층의 유전체 두께는 3㎛이하일 수 있으며, 여기에서 상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이면서 동시에 유전체 두께는 3㎛이하일 수 있다.

한편, 본 발명의 또 다른 태양인 적층 세라믹 커패시터의 회로 기판 실장 방법은 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하며, 상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만이 되도록 형성함으로써 이루어진다.

여기에서, 마찬가지로 상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 정렬하는 테이핑(taping)을 실시하고 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것일 수 있다.

또한 상기한 바와 마찬가지로, 여기에서 상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상일 수 있고, 유전체층의 유전체 두께는 3㎛이하일 수 있으며, 여기에서 상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이면서 동시에 유전체 두께는 3㎛이하일 수 있다.

한편, 본 발명의 또 다른 태양인 적층 세라믹 커패시터의 회로 기판 실장 방법은 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서, 상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하되, 상기 랜드는 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성됨으로써 이루어지는데, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 하나의 랜드의 바깥쪽 모서리와 다른 하나의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (a)}, 길이를 L_{LAND (a)}로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_{LAND (a)}, L_{LAND (a)} 의 관계는 0 < L_{LAND (a)} / L_MLCC ≤ 1.2, 0 < W_{LAND (a)} / W_MLCC ≤ 1.2인 것이 바람직하다. 여기에서 랜드는 솔더레지스터가 덮이지 않고 노출된 부분을 의미한다.

한편, 본 발명의 또 다른 태양인 적층 세라믹 커패시터의 회로 기판 실장 방법은 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서, 상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고, 상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하되, 상기 랜드는 남땜량의 감소를 위해 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 모서리 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성됨으로써 이루어진다.

여기에서 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 한 측의 랜드의 바깥쪽 모서리와 타측의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (b)}, 길이를 L_{LAND (b)}로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_{LAND (b)}, L_{LAND (b)} 의 관계는 0 < L_{LAND (b)} / L_MLCC ≤ 1.2, 0 < W_{LAND (b)} / W_MLCC ≤ 1.2인 것이 바람직하다.

상기와 같이 랜드가 한정된 본 발명의 적층 세라믹 커패시터의 회로 기판 실장 방법에 있어서, 상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만인 것이 바람직하다.

또한, 상기와 같이 랜드가 한정된 본 발명의 적층 세라믹 커패시터의 회로 기판 실장 방법에 있어서, 상기 적층 세라믹 커패시터는 릴과 같은 포장체에 포장될 때 적층 세라믹 커패시터의 내부 전극이 회로 기판에 수평방향으로 실장될 수 있도록 일방향으로 정렬하는 테이핑(taping)을 실시하고, 폭(W_MLCC), 두께(T_MLCC)가 동일 또는 유사한 것일 수 있다. 여기에서, 적층 세라믹 커패시터의 폭, 두께의 동일, 유사라고 함은 0.75 ≤ T_MLCC / W_MLCC ≤ 1.25 범위인 것을 의미한다.

한편, 본 발명은 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴을 제공하는바, 본 발명의 랜드 패턴은 유전체 세라믹으로 이루어지는 유전체층과 내부 전극층을 교대로 적층하여 이루어지는 세라믹 소체와, 상기 소체의 양단부에서 상기 내부 전극층에 형성된 내부 전극을 교대로 병렬로 접속하는 한 쌍의 외부 단자 전극으로 이루어지는 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴으로서, 상기 랜드 패턴은 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성되고, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 하나의 랜드의 바깥쪽 모서리와 다른 하나의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (a)}, 길이를 L_{LAND (a)}로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_{LAND (a)}, L_{LAND (a)} 의 관계는 0 < L_{LAND (a)} / L_MLCC ≤ 1.2, 0 < W_{LAND (a)} / W_MLCC ≤ 1.2인 것이 바람직하다.

또한, 본 발명의 또 다른 태양으로서 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴은, 유전체 세라믹으로 이루어지는 유전체층과 내부 전극층을 교대로 적층하여 이루어지는 세라믹 소체와, 상기 소체의 양단부에서 상기 내부 전극층에 형성된 내부 전극을 교대로 병렬로 접속하는 한 쌍의 외부 단자 전극으로 이루어지는 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴으로서, 상기 랜드 패턴은 납땜량의 감소를 위해 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 모서리 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성되고, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 한 측의 랜드의 바깥쪽 모서리와 타측의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (b)}, 길이를 L_{LAND (b)}로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_{LAND (b)}, L_{LAND (b)} 의 관계는 0 < L_{LAND (b)} / L_MLCC ≤ 1.2, 0 < W_{LAND (b)} / W_MLCC ≤ 1.2인 것이 바람직하다.

한편, 본 발명은 또 다른 태양으로서, 진동 소음을 저감하기 위하여 적층 세라믹 커패시터가 수평 방향으로 실장된 포장체를 제공하는 것을 목적으로 하는바, 상기 포장체는 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터가 수납되는 수납부가 형성되는 포장 시트를 포함하며, 상기 내부 전극은 상기 수납부의 저면을 기준으로 수평하게 배치되도록 정렬될 수 있다.

여기에서, 상기 적층 세라믹 커패시터 포장체는 상기 포장 시트에 결합되며, 상기 적층 세라믹 커패시터를 덮는 포장막을 더 포함할 수 있다.

여기에서, 상기 적층 세라믹 커패시터 포장체는 릴 형태로 권취된 형태인 것일 수 있다.

한편, 본 발명은 또 다른 태양으로서, 진동 소음을 저감하기 위하여 폭(W_MLCC), 두께(T_MLCC)가 동일 또는 유사한 적층 세라믹 커패시터의 수평 방향 정렬 방법을 제공하는바, 상기 방법은, 상기 적층 세라믹 커패시터를 연속적으로 이송되도록 하는 이송부에 실장하는 단계, 상기 이송부에서 이송되는 상기 적층 세라믹 커패시터에 자기장을 제공하여, 상기 내부 전극층이 상기 자기장과 자기 저항이 줄어드는 방향으로 정렬되도록 하는 자기장 제공단계를 포함할 수 있다.

여기에서, 상기 자기장 제공단계를 거친 상기 적층 세라믹 커패시터의 상기 내부 전극층은 상기 이송부의 진행방향을 기준으로 수평하게 배치될 수 있다.

여기에서, 상기 이송부는 상기 적층 세라믹 커패시터를 일정하게 정렬되도록 하는 한 쌍의 가이드부를 더 포함할 수 있다.

여기에서, 상기 한 쌍의 가이드부간 간격은, 상기 간격을 g, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 두께를 T_MLCC, 길이를 L_MLCC로 정의하는 경우 하기식,

을 만족할 수 있다.

본 발명의 적층 세라믹 커패시터의 회로 기판 실장 방법 및 이를 위한 회로 기판의 랜드 패턴에 의하면, 간단한 방법으로 적층 세라믹 커패시터에서 발생한 진동이 기판으로 전달되는 것을 억제함으로써 소음 발생이 현저히 저감되는 효과가 있다.

도 1은 본 발명의 방법에 의하여 적층 세라믹 커패시터가 회로 기판에 실장된 모습의 단면도를 나타낸 것이다.
도 2는 폭과 두께가 동일, 유사한 적층 세라믹 커패시터(a) 및 폭이 두께보다 큰 적층 세라믹 커패시터(b)를 나타낸 것이다.
도 3은 본 발명의 일 실시예에 의한 랜드 패턴을 갖는 회로 기판의 평면도이다.
도 4는 본 발명의 일 실시예에 의한 랜드와 적층 세라믹 커패시터의 폭, 길이간 상관관계를 나타내기 위한 모식도이다.
도 5는 본 발명의 또 다른 일 실시예에 의한 회로 기판의 평면도이다.
도 6은 상기한 본 발명의 또 다른 일 실시예에 의한 랜드와 적층 세라믹 커패시터의 폭, 길이간 상관관계를 나타내기 위한 모식도이다.
도 7은 본 발명의 일 실시예에 의한 적층 세라믹 커패시터를 수평하게 배치되도록 정렬된 적층 세라믹 커패시터 포장체를 나타낸 것이다.
도 8은 본 발명의 또 다른 일 실시예에 의한 권취된 릴 형태의 적층 세라믹 커패시터 포장체를 나타낸 것이다.
도 9는 적층 세라믹 커패시터가 자기에 의하여 정렬된 상태를 나타낸 모식도이다.
도 10 내지 도 11은 적층 세라믹 커패시터가 이송부에 의하여 이송되는 동안 자기에 의하여 정렬되는 모습을 나타낸 모식도이다.
도 12는 본 발명의 일 실시예에 의한 적층 세라믹 커패시터의 수평 방향 정렬 방법을 나타내기 위한 모식도이다.
도 13은 본 발명의 시험예로서, 적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우(a)와 수직 실장하는 경우(b)를 나타낸 모식도이다.
도 14는 본 발명의 시험예로서, 적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우와 수직 실장하는 경우 도전재(땜납)의 높이가 진동 소음에 미치는 영향을 나타낸 그래프이다.
도 15는 본 발명의 시험예로서, 적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우와 수직 실장하는 경우 랜드의 크기가 진동 소음에 미치는 영향을 나타낸 그래프이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 상세히 설명한다.

이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.

따라서, 본 명세서에 기재된 실시예의 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

먼저, 도면에 의하여 본 발명을 상세히 설명하면 다음과 같다.

적층 세라믹 커패시터의 회로 기판 실장 구조 및 실장 방법

도 1은 본 발명의 방법에 의하여 적층 세라믹 커패시터(10)가 회로 기판에 실장된 모습의 단면도를 나타낸 것이다.

본 발명의 적층 세라믹 커패시터의 회로 기판 실장 구조 및 방법은 내부 전극(12)이 형성된 유전체 시트(11)가 적층되고, 상기 내부 전극(12)과 병렬 접속하는 외부 단자 전극(14a, 14b)이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서, 상기 회로 기판(20)의 표면에 상기 적층 세라믹 커패시터(10)가 실장되는 랜드(도 1에서는 미도시)를 형성하고, 상기 적층 세라믹 커패시터(10)의 내부 전극층(12)과 상기 회로 기판(20)이 수평 방향이 되도록 배치하여 상기 외부 단자 전극(14a, 14b)과 랜드를 도전 접속하며, 상기 외부 단자 전극(14a, 14b)과 랜드를 도전 접속하는 도전재(15)의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만이 되도록 함으로써 이루어진다.

도 1에 나타낸 바와 같이, 적층 세라믹 커패시터(10)는, 유전체층(11)과 내부 전극(12)을 교대로 적층하여 이루어지는 소체(13)와, 소체(13)의 양 단부에서 내부 전극을 교대로 병렬로 접속하고 있는 한 쌍의 외부 전극(14a, 14b)으로 구성되어 있다.

상기 유전체층(11)은, 티탄산 바륨 등을 주성분으로 하는 강유전체 재료로 형성되어 있으며 티탄산 바륨 외에도 모든 강유전체 재료를 포함한다.

상기 내부 전극(12)은 금속 페이스트를 소결시킨 금속 박막으로 이루어지며, 금속 페이스트로서는, 예컨대 Ni, Pd, Ag-Pd, Cu와 같은 금속 재료를 주성분으로 하는 것이 사용되고 있다.

상기 외부 전극(14a, 14b)도 Cu, Ni 등과 같은 금속 재료에 의하여 형성되며, 표면에는 땜납 습윤성을 좋게 하기 위하여 땜납 도금이 실시되어 있다.

상기 회로 기판(20)의 표면에는 적층 세라믹 커패시터를 실장하기 위한 랜드가 형성되고, 여기에서 상기 랜드는 회로 기판(20)의 내부의 솔더레지스트가 노출되고 노출된 솔더레지스트 상면에 도전재(15)가 코팅되어 적층 세라믹 커패시터(10)를 실장하기 위한 부위이다. 여기에서 회로 기판(20)은 다층 회로 기판, 단층 양면 프린트 기판 등이 사용될 수 있으며, 특별한 종류의 제한은 없다.

상기 적층 세라믹 커패시터(10)는 도 2와 같이, 폭(W)과 두께(T)가 동일하거나 거의 비슷한 것(도 2a)과 폭이 두께보다 큰 것(도 2b)이 있는데, 후자의 경우 의도하지 않더라도 두께가 얇아 언제나 수평 실장이 되지만, 전자의 경우 수평실장과 수직 실장이 무작위로 이루어지게 되는바, 특히 상기 적층 세라믹 커패시터가 릴과 같은 포장체에 포장될 때 적층 세라믹 커패시터의 내부 전극이 회로 기판에 수평 수평방향으로 실장될 수 있도록 일방향으로 정렬하는 테이핑(taping)을 실시하고 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 적층 세라믹 커패시터의 경우, 수평실장시 진동에 의한 소음 저감 효과를 더욱 높일 수 있다. 여기에서 상기 적층 세라믹 커패시터의 폭, 두께의 동일, 유사라고 함은 0.75 ≤ T_MLCC / W_MLCC ≤ 1.25 범위 내일 수 있다.

상기 땜납 등의 도전재(15)는 적층 세라믹 커패시터(10)와 회로 기판(20) 사이의 진동 매개체로서 역할하며, 도전재(15)의 높이가 낮아지면서 기판으로의 진동 전달이 저하되는데, 수평실장에서는 적층 세라믹 커패시터(10)의 압전성에 의한 가장자리부분의 진동 중 상면의 진동의 전달이 도전재(15)의 높이 저하와 함께 급속히 저하되기 때문에, 수평방향으로 실장하는 경우에는 도전재(15)의 높이 변화에 따른 진동 소음의 감소폭이 매우 커진다.

반면 수직방향으로 실장하는 경우에는 상기의 효과가 발생하지 않으므로 도전재(15)의 높이 변화에 따른 진동 소음의 감소폭이 크지 않다.

따라서 적층 세라믹 커패시터에 의한 소음을 저감하기 위해서는 적층 세라믹 커패시터(10)는 내부 전극(12)을 기준으로 회로 기판(20)과 수평방향이 되도록 실장하고 도전재(15)의 높이를 감소시키는 것이 바람직하다.

도 2의 적층 세라믹 커패시터의 폭(W)과 길이(L)에 따라 적층 세라믹 커패시터의 크기에는 0603(L×W = 0.6mm × 0.3mm), 1005, 1608, 2012, 3216, 3225 등이 있으며, 3216 이상의 크기가 큰 적층 세라믹 커패시터의 경우, 적층 세라믹 커패시터의 두께 대비 도전재의 상대적 높이가 낮아도 도전재의 절대적 양이 많으므로 진동소음 저하효과를 크게 하기 위해서는 도전재의 상대적 높이를 1/4 미만으로 하는 것이 바람직하다.
한편, 적층 세라믹 커패시터의 회로 기판(20) 실장 시 업계에서는 통상적으로 30dB 미만으로 진동 소음을 제한하고 있으며, 최근 전자제품의 박형화와 소형화 추세에 따라 25dB 까지의 진동 소음을 허용치로 규제하고 있다.
이에 대하여, 아래의 표 1에서와 같이 적층 세라믹 커패시터의 회로 기판(20) 실장 시 회로 기판과 적층 세라믹 커패시터를 접합하기 위하여 적층 세라믹 커패시터의 외부 전극(14a, 14b)에 접합되는 도전재(15)의 높이(T_S)를 적층 세라믹 커패시터의 두께(T_MLCC)에 대하여 1/3 수준으로 유지할 때 진동 소음이 30dB 미만으로 유지될 수 있으며, 더 바람직하게는 도전재(15)의 높이(T_S)를 적층 세라믹 커패시터의 두께(T_MLCC)에 대하여 1/5 미만으로로 형성하였을 때 25dB 이하로 적층 세라믹 커패시터의 진동 소음이 관리될 수 있다.

이때, 앞에서도 언급한 바와 같이 적층 세라믹 커패시터의 두께(T_MLCC)를 기준으로 한 도전재의 높이(T_S)가 낮을수록 진동 소음이 감소하는 것을 알 수 있다.

상기 도전재(15)는 회로 기판(20)과 적층 세라믹 커패시터 간 전기적 접속을 위하여 전기가 도통되는 재료로서, 특별히 제한이 없으나, 땜납(solder)을 사용하는 것이 일반적이다.

랜드 패턴

도 3은 본 발명의 일 실시예에 의한 랜드 패턴을 갖는 회로 기판의 평면도이다.

여기에서, 회로 기판(20)에 적층 세라믹 커패시터가 실장되는 랜드(21, 22)를 확인할 수 있는데, 상기 랜드(21, 22)는 상기 도 1의 적층 세라믹 커패시터(10)의 외부 단자 전극(14a, 14b)이 형성된 부분에 대응하도록, 이격되어 회로 기판의 표면에 복수 개 형성될 수 있다. 여기에서 랜드는 솔더레시즈터가 덮이지 않고 노출된 부분을 의미한다.

도 3에서는 일 실시예로서 사각형 형상의 랜드를 2개 형성한 모습을 나타내었으나, 그 형상에는 제한이 없다. 다만 상기에서 설명한 바와 같이 랜드(21, 22)의 표면에 코팅되는 도전재(15)가 진동 소음에 영향을 미치는바, 랜드(21, 22)가 차지하는 면적에는 다음의 도 4에서 보는 바와 같이 일정한 제한을 둠으로써 도전재의 높이를 줄일 수 있다.

도 4는 본 발명의 일 실시예에 의한 랜드(21, 22)와 적층 세라믹 커패시터(10)의 폭, 길이간 상관관계를 나타내기 위한 모식도이다. 상기 적층 세라믹 커패시터(10)의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드(21, 22) 중 어느 하나의 랜드(21)의 바깥쪽 모서리와 다른 하나의 랜드(22)의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_LAND(a), 길이를 L_LAND(a)로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_LAND(a), L_LAND(a) 의 관계는 0 < L_LAND(a) / L_MLCC ≤ 1.2, 0 < W_LAND(a) / W_MLCC ≤ 1.2인 것이 바람직하다. 상기 범위를 벗어나는 경우에는 랜드(21, 22)의 표면에 코팅되는 도전재의 부피가 커지므로 적층 세라믹 커패시터(10)에서 발생하는 진동을 회로 기판(10)에 전달하는 작용이 커지게 되어 바람직하지 않다.
또한,적층 세라믹 커패시터의 회로 기판(20) 실장 시 업계에서는 통상적으로 30dB 미만으로 진동 소음을 제한하고 있으며, 최근 전자제품의 박형화와 소형화 추세에 따라 25dB 까지의 진동 소음을 허용치로 규제하고 있다.
이에 대하여, 아래의 표 2에서와 같이 적층 세라믹 커패시터의 회로 기판(20) 실장 시 회로 기판의 랜드(21, 22)의 바깥쪽 모서리를 기준으로 커패시터의 폭(W_MLCC)과 길이(L_MLCC)는 0.8 ≤ L_LAND(a) / L_MLCC ≤ 1.1, 0.6 ≤ W_LAND(a) / W_MLCC ≤ 1.0 수준으로 유지할 때 진동 소음이 30dB 미만으로 유지될 수 있다.

이때, 앞에서도 언급한 바와 같이 적층 세라믹 커패시터와 랜드를 접합하는 도전재의 면적을 최소화할수록 진동 소음이 감소하는 것을 알 수 있으나, L_LAND(a) / L_MLCC와 W_LAND(a) / W_MLCC가 각가 0.8과 0.6 미만으로 형성될 경우에는 적층 세라믹 커패시터의 외부 전극과 회로 기판의 랜드 간 접합력이 현저히 감소됨에 따라 접합 신뢰성이 저하될 수 있다.

도 5는 본 발명의 또 다른 일 실시예에 의한 랜드 패턴을 갖는 회로 기판의 평면도이다.

여기에서, 회로 기판(20)에 적층 세라믹 커패시터가 실장되는 랜드(21a, 21b, 22a, 22b)를 확인할 수 있는데, 상기 랜드(21a, 21b, 22a, 22b)는 납땜량의 감소를 위해 상기 도 1의 적층 세라믹 커패시터(10)의 외부 단자 전극(14a, 14b)의 각 모서리 부분에 대응하도록, 이격되어 회로 기판의 표면에 복수 개 형성될 수 있다.

도 5에서는 일 실시예로서 사각형 형상의 랜드를 4개 형성한 모습을 나타내었으나, 그 형상에는 제한이 없다. 다만 상기에서 설명한 바와 같이 랜드(21a, 21b, 22a, 22b)의 표면에 코팅되는 도전재(15)가 진동 소음에 영향을 미치는바, 랜드(21a, 21b, 22a, 22b)가 차지하는 면적에는 다음의 도 4에서 보는 바와 같이 일정한 제한이 있다. 이 경우, 적층 세라믹 커패시터(10)의 중앙부의 변위차가 클 것으로 예상되므로 복수 개의 랜드(21a, 21b, 21c, 21d)를 분산시켜 기판으로의 진동 전달을 저감할 수 있게 된다.

도 6은 상기한 본 발명의 또 다른 일 실시예에 의한 랜드(21a, 21b, 22a, 22b)와 적층 세라믹 커패시터(10)의 폭, 길이간 상관관계를 나타내기 위한 모식도이다. 상기 적층 세라믹 커패시터(10)의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드(21a, 21b, 22a, 22b) 중 어느 한 측의 랜드(21a, 22a)의 바깐쪽 모서리와 다른 측의 랜드(21b, 22b)의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (b)}, 어느 한 측의 랜드(21a, 21b)와 다른 측의 랜드(22a, 22b)가 기판에서 차지하는 길이를 L_{LAND (b)}로 정의하는 경우, 상기 W_MLCC, L_MLCC, W_{LAND (b)}, L_{LAND (b)} 의 관계는 0 < L_{LAND (b)} / L_MLCC ≤ 1.2, 0 < W_LAND(b) / W_MLCC ≤ 1.2인 것이 바람직하다. 상기 범위를 벗어나는 경우에는 랜드(21a, 21b, 22a, 22b)의 표면에 코팅되는 도전재의 부피가 커지므로 적층 세라믹 커패시터(10)에서 발생하는 진동을 회로 기판(10)에 전달하는 작용이 커지게 되어 바람직하지 않다.

한편, 이 경우, 상기 외부 단자 전극(14a, 14b)과 랜드(21, 22)를 도전 접속하는 도전재(15)의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만인 것이 바람직하고, 1/4 미만인 경우 더욱 바람직하다. 여기에서, 상기 적층 세라믹 커패시터의 외부전극단자의 하변 부분에만 도전재가 존재하여 도전재의 높이가 거의 0인 경우를 포함할 수 있다. 상기 적층 세라믹 커패시터를 수평방향으로 실장한 상태에서 도전재(15)의 높이(T_s)가 감소할수록, 도전재(15)가 회로 기판(20)에 진동을 전달하는 정도가 적층 세라믹 커패시터를 수직방향으로 실장한 상태보다 현저히 낮아지기 때문이다.

한편, 본 발명에 있어서, 상기 적층 세라믹 커패시터는 수평방향으로 테이핑(taping)하고 폭(W_MLCC), 두께(T_MLCC)가 동일한 것일 수 있다. 폭과 두께가 동일한 경우 테이핑시 일반적으로 같은 방향성을 갖기 힘들지만, 본 발명에 있어서는 수평방향으로 일정하게 테이핑한 것을 사용함으로써 진동 감소 효과를 얻을 수 있다.

적층 세라믹 커패시터 포장체

상기와 같이 수평 방향으로 일정하게 테이핑한 적층 세라믹 커패시터를 제공하기 위하여, 본 발명은 수평 방향으로 일정하게 정렬한 적층 세라믹 커패시터 포장체를 제공한다.

도 7은 본 발명의 일 실시예에 의한 적층 세라믹 커패시터를 수평하게 배치되도록 정렬된 적층 세라믹 커패시터 포장체를 나타낸 것이고, 도 8은 본 발명의 또 다른 일 실시예에 의한 권취된 릴 형태의 적층 세라믹 커패시터 포장체를 나타낸 것이다.

도 7을 참조하면, 본 실시예의 적층 세라믹 커패시터 포장체(40)는 적층 세라믹 커패시터(10)가 수납되는 수납부(45)가 형성된 포장시트(42)를 포함할 수 있다.

상기 포장시트(42)의 수납부(45)는 적층 세라믹 커패시터(10)와 대응되는 형상을 가지며, 상기 수납부(45)의 저면을 기준으로 상기 내부 전극(12)을 수평하게 배치되도록 이송부를 통해 이동될 수 있다.

상기 적층 세라믹 커패시터 포장체(40)는 상기 수납부(45)의 저면을 기준으로 상기 내부 전극(12)이 수평하게 배치된 적층 세라믹 커패시터(10)가 수납된 상기 포장시트(42)를 덮는 포장막(44)을 더 포함할 수 있다.

도 8은 릴 형태로 권취된 형상의 적층 세라믹 커패시터 포장체로, 도 7의 실시예의 적층 세라믹 커패시터 포장체(40)가 수거롤(미도시)에 의해 연속적으로 감겨져서 형성될 수 있다.

적층 세라믹 커패시터의 수평 방향 정렬 방법

상기에서 설명한 본 발명의 수평 방향으로 일정하게 정렬한 적층 세라믹 커패시터 포장체(40)를 제공하기 위하여, 본 발명은 폭과 두께가 동일 또는 유사한 적층 세라믹 커패시터(10)의 수평 방향 정렬 방법을 제공한다.

여기에서 상기 적층 세라믹 커패시터의 폭, 두께의 동일, 유사라고 함은 0.75 ≤ T_MLCC / W_MLCC ≤ 1.25 범위 내일 수 있다.

상기에서 설명한 바와 같이, 폭과 두께가 동일 또는 유사한 적층 세라믹 커패시터의 압전현상에 의한 진동소음을 현저히 저감하기 위해서는 적층 세라믹 커패시터를 회로 기판에 실장시 상기 적층 세라믹 커패시터의 내부 전극면이 회로 기판면과 수평하게 실장될 수 있도록 포장체에의 수납과정에서 적층 세라믹 커패시터를 수평방향으로 정렬하는 것이 필요하다.

이를 위해서, 본 발명에서는 자기력을 이용한 정렬 방법을 제공하는바, 본 발명에서는 도 9에 나타낸 바와 같이, 적층 세라믹 커패시터(10)에 자석을 가까이 가져가면 내부전극도체가 자기 저항이 줄어들도록 도 9(a), (b)에서 나타낸 적층 세라믹 커패시터(10, 10') 형태로만 자석에 붙게 되고, 도 9(c)에서 나타낸 적층 세라믹 커패시터(10") 형태로는 자석에 붙지 않는다는 성질을 이용한다.

상기와 같은 성질을 이용하여 폭과 두께가 동일 또는 유사한 적층 세라믹 커패시터(10)를 포장체에 수평방향으로 수납하기 위해서, 이송 과정 중에 도 10과 같이 자석을 측면에 배치하여 상기 적층 세라믹 커패시터(10)를 수평 정렬한다.

이 경우, 도 9(c)에 나타낸 적층 세라믹 커패시터(10")는 자기력에 의하여 내부 전극면이 이송부(100)와 수평 방향으로 회전하여 정렬하게 된다.

하지만, 도 11에 나타낸 바와 같이, 이송 과정 중 도 9(b)에 나타낸 적층 세라믹 커패시터(10')와 같은 형태로 나열되는 경우가 발생할 수 있는바, 이는 도 12에 나타낸 바와 같이 이송부(100)에 소정의 간격을 갖는 한 쌍의 가이드(110)를 둠으로써 해결할 수 있다.

이 경우 상기 한 쌍의 가이드부(110)간 간격은, 상기 간격을 g, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 두께를 T_MLCC, 길이를 L_MLCC로 정의하는 경우 하기식,

을 만족할 수 있다.

이하에서는, 본 발명의 바람직한 실시예를 도출하기 위한 시험예에 대하여 설명하기로 한다.

시험예 1: 적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우와 수직 실장하는 경우, 도전재의 높이가 진동 소음에 미치는 영향 평가

먼저, 적층 세라믹 커패시터가 수평 실장된 경우와 수직 실장된 경우, 땜납의 높이가 진동 소음에 미치는 영향을 살펴보기 위하여 마이크로 드릴을 이용하여 땜납의 높이를 낮추어 가면서 진동에 의한 소음을 측정하였다.

적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우와 수직 실장하는 경우를 나타낸 모식도는 도 13에 나타내었고, 그 측정결과는 도 14에 그래프로 나타내었다.

도 14에서 나타난 바와 같이, 땜납의 높이가 낮을수록 진동 소음이 감소한다는 사실을 알 수 있었다. 특히 수직 실장하는 경우보다 수평 실장하는 경우 진동 소음의 변화폭이 크다는 사실을 알 수 있었다.

이러한 사실은 상기 땜납 등의 도전재는 적층 세라믹 커패시터와 회로 기판 사이의 진동 매개체로서 역할하며, 도전재의 높이가 낮아지면서 기판으로의 진동 전달이 저하되는데, 수평 실장에서는 적층 세라믹 커패시터의 압전성에 의한 가장자리부분의 진동 중 상면의 진동의 전달이 도전재의 높이저하와 함께 급속히 저하되기 때문에 수평방향으로 실장하는 경우에는 도전재의 높이 변화에 따른 진동 소음의 감소폭이 매우 커지는 반면, 수직방향으로 실장하는 경우에는 상기의 효과가 발생하지 않으므로 도전재의 높이 변화에 따른 진동 소음의 감소폭이 크지 않기 때문에, 적층 세라믹 커패시터는 내부 전극을 기준으로 회로 기판과 수평방향이 되도록 실장하고, 납땜량(높이)을 적게 하는 것이 소음을 줄이는데 바람직하다는 사실을 뒷받침한다.

시험예 2: 적층 세라믹 커패시터를 회로 기판상에 수평 실장하는 경우와 수직 실장하는 경우 랜드의 크기가 진동 소음에 미치는 영향 평가

상기한 시험예 1에서, 땜납의 높이에 따른 진동 소음 변화 결과를 바탕으로, 추가적으로 랜드의 크기에 따른 진동 소음을 측정하고, 이를 도 15의 그래프로 나타내었다.

도 15에서 알 수 있는 바와 같이, 랜드의 크기를 작게 할수록 도전재의 높이가 낮아져 기판으로의 진동전달이 잘 되지 않아 진동 소음이 감소한다는 사실을 알 수 있었고, 마찬가지로 수평 실장하는 경우 진동 소음이 큰 폭으로 저감된다는 사실을 확인할 수 있었다.

한편, 도 2의 적층 세라믹 커패시터의 폭(W)과 길이(L)에 따라 적층 세라믹 커패시터의 크기에는 0603(L×W = 0.6mm ×0.3mm), 1005, 1608, 2012, 3216, 3225 등이 있는데, 상기 모든 크기의 적층 세라믹 커패시터에 대해 수평실장하고 랜드크기를 작게 한 경우 진동소음이 큰 폭으로 저하되는 효과가 있음을 확인하였으나 3216 이상의 크기가 큰 적층 세라믹 커패시터의 경우 적층 세라믹 커패시터의 두께 대비 도전재의 상대적 높이가 낮아도 도전재의 절대적 양이 많으므로 진동소음 저하효과를 크게 하기 위해서는 도전재의 상대적 높이를 더 낮추어야 함을 확인할 수 있었다.

상기에서는 본 발명의 바람직한 실시예 및 시험예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재되는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (31)

1. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 구조에 있어서,
   상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판은 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하며,
   상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만인 적층 세라믹 커패시터의 회로 기판 실장 구조.
   
2. 제 1항에 있어서,
   상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 테이핑(taping)된 것으로 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
   
3. 제 1항 또는 제 2항에 있어서,
   상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
   
4. 제 1항 또는 제 2항에 있어서,
   상기 적층 세라믹 커패시터의 유전체층의 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
   
5. 제 1항 또는 제 2항에 있어서,
   상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이고, 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 구조.
   
6. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서,
   상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치되어 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하며,
   상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만이 되도록 하는 적층 세라믹 커패시터의 회로 기판 실장 방법.
   
7. 제 6항에 있어서,
   상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 정렬하는 테이핑(taping)을 실시하고 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
   
8. 제 6항 또는 제 7항에 있어서,
   상기 적층 세라믹 커패시터의 유전체층의 층수는 200층 이상인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
   
9. 제 6항 또는 제 7항에 있어서,
   상기 적층 세라믹 커패시터의 유전체층의 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
   
10. 제 6항 또는 제 7항에 있어서,
    상기 적층 세라믹 커패시터의 유전체층은 층수가 200층 이상이고, 유전체 두께는 3㎛이하인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
11. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서,
    상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고,
    상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하되,
    상기 랜드는 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성되며,
    상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 하나의 랜드의 바깥쪽 모서리와 다른 하나의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (a)}, 길이를 L_{LAND (a)}로 정의하는 경우,
    상기 W_MLCC, L_MLCC, W_{LAND (a)}, L_{LAND (a)} 의 관계는 하기식,
    0 < L_{LAND (a)} / L_MLCC ≤ 1.2, 0 < W_{LAND (a)} / W_MLCC ≤ 1.2인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
12. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터의 회로 기판에의 실장 방법에 있어서,
    상기 회로 기판의 표면에 상기 적층 세라믹 커패시터가 실장되는 랜드를 형성하고,
    상기 적층 세라믹 커패시터의 내부 전극 층과 상기 회로 기판이 수평 방향이 되도록 배치하여 상기 외부 단자 전극과 회로 기판의 랜드를 도전 접속하되,
    상기 랜드는 남땜량의 감소를 위해 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 모서리 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성된, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
13. 제 12항에 있어서,
    상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 한 측의 랜드의 바깥쪽 모서리와 타측의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (b)}, 길이를 L_{LAND (b)}로 정의하는 경우,
    상기 W_MLCC, L_MLCC, W_{LAND (b)}, L_{LAND (b)} 의 관계는 하기식,
    0 < L_{LAND (b)} / L_MLCC ≤ 1.2, 0 < W_{LAND (b)} / W_MLCC ≤ 1.2인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
14. 제 11항 내지 제 13항 중 어느 한 항에 있어서,
    상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/3 미만이 되도록 하는 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
15. 제 11항 내지 제 13항 중 어느 한 항에 있어서,
    상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 정렬하는 테이핑(taping)을 실시하고, 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
16. 제 14항에 있어서,
    상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 정렬하는 테이핑(taping)을 실시하고, 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
17. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴으로서,
    상기 랜드 패턴은 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성되고,
    상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 하나의 랜드의 바깥쪽 모서리와 다른 하나의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_{LAND (a)}, 길이를 L_{LAND (a)}로 정의하는 경우,
    상기 W_MLCC, L_MLCC, W_{LAND (a)}, L_{LAND (a)} 의 관계는 하기식,
    0 < L_{LAND (a)} / L_MLCC ≤ 1.2, 0 < W_{LAND (a)} / W_MLCC ≤ 1.2인, 회로 기판 상의 랜드 패턴.
    
18. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터가 실장되는 회로 기판 상의 랜드 패턴으로서,
    상기 랜드 패턴은 납땜량의 감소를 위해 상기 적층 세라믹 커패시터의 외부 단자 전극이 형성된 모서리 부분에 대응하도록 이격되어 회로 기판의 표면에 복수 개 형성되고,
    상기 적층 세라믹 커패시터의 폭을 W_MLCC, 길이를 L_MLCC로 정의하고, 상기 이격된 각각의 랜드 중 어느 한 측의 랜드의 바깥쪽 모서리와 타측의 랜드의 바깥쪽 모서리를 기준으로 기판에서 차지하는 폭을 W_LAND(b), 길이를 L_LAND(b)로 정의하는 경우,
    상기 W_MLCC, L_MLCC, W_LAND(b), L_LAND(b) 의 관계는 하기식,
    0 < L_{LAND (b)} / L_MLCC ≤ 1.2, 0 < W_{LAND (b)} / W_MLCC ≤ 1.2인, 회로 기판 상의 랜드 패턴.
    
19. 내부 전극이 형성된 유전체 시트가 적층되고, 상기 내부 전극과 병렬 접속하는 외부 단자 전극이 양단부에 형성된 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터가 수납되는 수납부가 형성되는 포장 시트;를 포함하며,
    상기 내부 전극은 상기 수납부의 저면을 기준으로 수평하게 배치되도록 정렬되고, 상기 적층 세라믹 커패시터가 정렬된 포장시트가 릴 형태로 권취된 적층 세라믹 커패시터 포장체.
    
20. 제 19항에 있어서,
    상기 포장 시트에 결합되며, 상기 적층 세라믹 커패시터를 덮는 포장막을 더 포함하는 적층 세라믹 커패시터 포장체.
    
21. 삭제
22. 제 19항 내지 제20항 중 어느 한 항에 있어서,
    상기 적층 세라믹 커패시터는 수평방향으로 실장되도록 정렬하는 테이핑(taping)을 실시하고, 폭(W_MLCC), 두께(T_MLCC)가 동일, 유사한 것인, 적층 세라믹 커패시터 포장체.
    
23. 삭제
24. 폭(W_MLCC), 두께(T_MLCC)가 동일 또는 유사한 적층 세라믹 커패시터의 수평 방향 테이핑 방법에 있어서,
    상기 적층 세라믹 커패시터를 연속적으로 이송되도록 하며, 상기 적층 세라믹 커패시터가 일정하게 정렬되게 하는 한 쌍의 가이드부가 구비된 이송부에 실장하는 단계;
    상기 이송부에서 이송되는 상기 적층 세라믹 커패시터에 자기장을 제공하여, 상기 적층 세라믹 캐패시터 내의 내부 전극층이 상기 자기장과 자기 저항이 줄어드는 방향으로 정렬되도록 하는 자기장 제공단계;
    를 포함하는 적층 세라믹 커패시터의 수평 방향 정렬 방법.
    
25. 제 24항에 있어서,
    상기 자기장 제공단계를 거친 상기 적층 세라믹 커패시터의 상기 내부 전극층은 상기 이송부의 진행방향을 기준으로 수평하게 배치되는 것인 적층 세라믹 커패시터의 수평 방향 정렬 방법.
    
26. 삭제
27. 제 24항에 있어서,
    상기 한 쌍의 가이드부간 간격은, 상기 간격을 g, 상기 적층 세라믹 커패시터의 폭을 W_MLCC, 두께를 T_MLCC, 길이를 L_MLCC로 정의하는 경우 하기식,
    

    

    
    을 만족하는, 적층 세라믹 커패시터의 수평 방향 정렬 방법.
28. 제1항에 있어서,
    상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/5 미만인 적층 세라믹 커패시터의 회로 기판 실장 구조.
    
29. 제6항에 있어서,
    상기 외부 단자 전극과 랜드를 도전 접속하는 도전재의 높이(T_s)는 상기 적층 세라믹 커패시터의 두께(T_MLCC)의 1/5 미만이 되도록 하는 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
30. 제11항에 있어서,
    상기 W_MLCC, L_MLCC, W_LAND(a), L_LAND(a) 의 관계는 하기식,
    0.8 ≤ L_LAND(a) / L_MLCC ≤ 1.1, 0.6 ≤ W_LAND(a) / W_MLCC ≤ 1.0인, 적층 세라믹 커패시터의 회로 기판 실장 방법.
    
31. 제17항에 있어서,
    상기 W_MLCC, L_MLCC, W_LAND(a), L_LAND(a) 의 관계는 하기식,
    0.8 ≤ L_LAND(a) / L_MLCC ≤ 1.1, 0.6 ≤ W_LAND(a) / W_MLCC ≤ 1.0인, 회로 기판 상의 랜드 패턴.
    

Images