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KR101039878B1 - 전압 발생 회로 - Google Patents

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KR101039878B1
KR101039878B1 KR1020090040711A KR20090040711A KR101039878B1 KR 101039878 B1 KR101039878 B1 KR 101039878B1 KR 1020090040711 A KR1020090040711 A KR 1020090040711A KR 20090040711 A KR20090040711 A KR 20090040711A KR 101039878 B1 KR101039878 B1 KR 101039878B1
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Abstract

본 발명은 파워 온 리셋 신호에 의해 제 1 시간동안 인에이블 신호를 출력하는 구동 제어부; 상기 제 1 시간동안 입력되는 인에이블 신호에 의해 초기 동작이 결정되고, 상기 제 1 시간 이후에 제1 레벨의 기준전압을 출력하는 기준전압 생성부; 및 상기 인에이블 신호가 출력되는 동안 상기 기준전압이 제2 레벨보다 높아지면, 상기 기준전압을 상기 제1 레벨보다 낮은 제3 레벨의 제 1 전압으로 조절하는 기준전압 제어부를 포함하는 기준전압 발생 회로를 제공한다.
기준전압, 파워 온 리셋, 패스트 파워 램프 업

Description

전압 발생 회로{Voltage generating circuit}
본 발명은 비정상적인 파워 업 리셋 신호에 영향을 받지 않는 기준전압을 발생하는 전압 발생 회로에 관한 것이다.
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 경우 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 수행하는데 있어서, F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
현재 메모리 소자 및 모든 칩을 개발하는 부분에 있어서 크기(size)를 줄이는 문제가 큰 이슈가 되고 있다. 그런 이유로 테크(tech)의 전환도 빨라지고 있고, 구동 전압을 낮추어 저전력을 이용하는 방향으로 개발되고 있다.
불휘발성 메모리 소자는 안정적인 동작을 위해서 충분한 전력(Power)이 공급되어야 하므로 드라이버 사이즈를 크게 하는 작업들을 해왔다. 그리고 다른 한편으로는 동작을 위한 전류의 크기를 줄이기 위해서 외부에서 입력되는 외부전원(EXT_VDD)을 모두 공급하지 않고 VDC(Voltage Down Converter)를 통해 전압레벨 을 낮추어 저전력을 공급하여 구동되게 했다.
상기의 VDC 전압을 생성하거나, 동작 전압의 전압 레벨을 일정하게 유지하기 위해서는 일정한 전압 레벨을 유지하도록 하는 기준전압(reference voltage; Vref)을 이용한다.
이를 위해서 일정한 전압 레벨로 유지되는 기준전압(Vref)을 출력하는 회로가 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 파워 온 리셋 신호가 비정상적인 경우에도 기준전압 레벨이 상승되지 않도록 제어할 수 있는 기준전압 발생 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 기준전압 발생 회로는,
파워 온 리셋 신호에 의해 제 1 시간동안 인에이블 신호를 출력하는 구동 제어부; 상기 제 1 시간동안 입력되는 인에이블 신호에 의해 초기 동작이 결정되고, 상기 제 1 시간 이후에 제1 레벨의 기준전압을 출력하는 기준전압 생성부; 및 상기 인에이블 신호가 출력되는 동안 상기 기준전압이 제2 레벨보다 높아지면, 상기 기준전압을 상기 제1 레벨보다 낮은 제3 레벨의 제 1 전압으로 조절하는 기준전압 제어부를 포함한다.
상기 기준전압 레벨은 상기 제 1 시간이 길어짐에 따라 상승되는 것을 특징으로 한다.
상기 제 1 시간은 상기 파워 온 리셋 신호의 전압 레벨이 하이 레벨인 상태를 유지하는 시간인 것을 특징으로 한다.
상기 기준전압 제어부는, 상기 기준전압 생성부의 출력단과 접지노드 사이에 직렬로 연결되는 제 1 다이오드 및 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 상기 파워 온 리셋 신호에 의해 턴온 또는 턴 오프 되는 것을 특징으로 한 다.
상기 제 1 다이오드는 상기 기준전압이 상기 제2 레벨보다 높아지면 턴온 되는 것을 특징으로 한다.
상기 제 1 전압은 상기 제 1 트랜지스터의 문턱전압인 것을 특징으로 한다.
상기 기준전압 제어부는, 상기 기준전압이 상기 제2 레벨보다 높아지면 상기 제 1 전압으로 고정하여 출력하고, 상기 기준전압이 상기 제2 레벨 이하로 낮아지면 상기 기준전압을 그대로 출력하는 것을 특징으로 한다.
본 발명의 특징에 따른 기준전압 발생회로는, 파워 온 리셋 신호에 응답하여 제1 레벨의 기준전압을 생성하는 기준전압 생성부; 및 상기 파워 온 리셋 신호에 응답하여 동작하며, 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 제2 레벨보다 높아지면 상기 제1 레벨보다 낮은 제3 레벨로 상기 기준전압을 트리밍하기 위한 트리밍 유닛을 포함한다.
상기 트리밍 유닛은, 상기 기준전압 생성부의 출력단과 접지노드 사이에 직렬로 연결되는 제 1 다이오드 및 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 상기 파워 온 리셋 신호에 의해 턴온 되는 것을 특징으로 한다.
상기 제 1 다이오드는 상기 기준전압이 상기 제2 레벨보다 높아지면 턴온 되는 것을 특징으로 한다.
상기 트리밍 유닛은 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 상기 제2 레벨보다 높아지면 상기 기준전압을 상기 상기 제 1 트랜지스터의 문턱전압 레벨로 트리밍하는 것을 특징으로 한다.
본 발명의 특징에 따른 전압 발생 회로는,
파워 온 리셋 신호에 응답하여 제1 레벨의 기준전압을 생성하는 기준전압 생성부; 상기 파워 온 리셋 신호에 응답하여 동작하며, 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 제2 레벨보다 높아지면 상기 제1 레벨보다 낮은 제3 레벨로 상기 기준전압을 트리밍하기 위한 트리밍 유닛; 및 상기 기준전압에 응답하여 내부전압을 생성하기 위한 전압 다운 컨버터를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 기준전압 발생 회로는, 비정상적인 파워 온 리셋 신호의 전압 레벨에 영향을 받지 않고 일정한 기준전압을 출력할 수 있어, 기준전압을 이용한 동작 전압의 전압 레벨이 상승되는 것을 방지하여 안정적으로 동작될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 일 실시 예에 따른 VDC 전압을 생성하는 회로를 나타낸다.
도 1을 참조하면, VDC 전압을 생성하기 위한 회로는 구동제어부(110), 기준전압 생성부(120) 및 VDC 생성부(130)를 포함한다.
구동 제어부(110)는 파워 온 리셋(Power On Reset; POR) 신호에 의한 인에이블 신호(EN)를 출력하고, 기준전압 생성부(120)는 인에이블 신호(EN)에 따라 일정 하게 전압 레벨이 유지되는 기준전압(Vref)을 출력한다.
VDC 생성부(130)는 외부전원(EXT_VDD)을 제 2 및 제 3 저항(R2, R3)에 의해 분배하여 VDC 전압(INT_VDD)으로 출력한다. 이때 상기 기준전압(Vref)을 이용하여 VDC 전압(INT_VDD)이 일정한 전압 레벨을 유지하도록 제어한다.
즉 기준전압(Vref)과 제 2 및 제 3 저항(R2, R3)에 의해 분배된 피드백 전압(Vfb)을 비교하여 VDC 전압(INT_VDD) 레벨을 일정하게 유지한다.
상기의 기준전압 발생부(120)가 출력하는 기준전압(Vref)의 전압 레벨은 인에이블 신호(EN)의 전압 레벨에 따라 크기가 달라지는데, 인에이블 신호(EN)는 파워 온 리셋 신호의 전압 레벨에 따라 달라진다.
파워 온 리셋 신호에 따라서 전원이 입력되는 시기가 결정된다 할 수 있다. 일반적인 파워 업(Power Up) 상태라면 정상적으로 동작하지만, 패스트 파워 업(Fast Power ramp UP) 동작을 하게 되면 파워 온 리셋 신호의 전압 레벨이 비정상적으로 변경될 수도 있다.
도 2는 본 발명의 실시 예에 따른 전압 발생회로를 나타낸다.
도 2를 참조하면, 본 발명의 실시 에에 따른 전압 발생회로(200)는 구동 제어부(210), 기준전압 생성부(220), 기준전압 제어부(230) 및 VDC(Voltage Down Converter) 발생부(240)를 포함한다.
구동 제어부(210)는 파워 온 리셋(Power On Reset) 신호에 따른 인에이블 신호(EN)를 출력하고, 기준전압 생성부(220)는 인에이블 신호(EN)에 따라서 기준전압(Vref)을 생성한다.
기준전압 제어부(230)는 파워 온 리셋 신호가 비정상적으로 상승되어 하이 레벨로 유지되는 경우에 기준전압(Vref)이 상승되지 못하도록 기준전압(Vref)의 전압 레벨을 제어한다. 기준전압 제어부(230)는 파워 온 리셋 신호가 비정상으로 상승되어 하이레벨이 유지되는 동안 기준전압(Vref)을 트리밍(Trimming)하여 출력한다.
VDC 발생부(240)는 기준전압(Vref)를 이용해서 내부전압(INT_VDD)을 생성한다.
구동 제어부(210)는 제 1 NMOS 트랜지스터(NM1)를 포함하고, 기준전압 생성부(220)는 제 1 내지 제 3 PMOS 트랜지스터(PM1 내지 PM3), 제 2 내지 제 5 NMOS 트랜지스터(NM2 내지 NM5)와 저항(R)을 포함하고, 기준전압 제어부(230)는 제 6 및 제 7 NMOS 트랜지스터(NM6, NM7)를 포함한다.
제 1 NMOS 트랜지스터(NM1)는 노드(D2)와 접지노드 사이에 연결되고, 제 1 NMOS 트랜지스터(NM1)의 게이트에는 파워 온 리셋 신호가 입력된다. 제 1 NMOS 트랜지스터(NM1)가 턴온 되면, 인에이블 신호(EN)가 로우 레벨로 인가된다. 인에이블 신호(EN)는 노드(D2)로 입력된다.
제 1 PMOS 트랜지스터(PM1)는 노드(D1)와 노드(D2)의 사이에 연결되고, 제 2 PMOS 트랜지스터(PM2)는 노드(D1)와 노드(D2)의 사이에 연결된다. 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)의 게이트는 노드(D2)에 공통 연결된다.
상기 노드(D1)는 외부 전원(EXT_VDD)이 입력되는 노드이다.
제 2 NMOS 트랜지스터(NM2)는 노드(D2)와 노드(D3)의 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)는 노드(D2)와 노드(D4)의 사이에 연결된다. 제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)의 게이트는 노드(D2)에 공통 연결된다.
저항(R)은 노드(D3)와 노드(D4)의 사이에 연결된다.
제 3 PMOS 트랜지스터(PM3)는 노드(D1)와 노드(D5)의 사이에 연결되고, 제 3 PMOS 트랜지스터(PM3)의 게이트는 노드(D2)에 연결된다.
제 4 및 제 5 NMOS 트랜지스터(NM4, NM5)는 노드(D5)와 노드(D4)의 사이에 다이오드 형태로 연결된다. 노드(D4)는 접지노드에 연결된다.
제 6 및 제 7 NMOS 트랜지스터(NM6, NM7)는 노드(D5)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(NM6)는 다이오드 형태로 연결되며, 제 7 NMOS 트랜지스터(NM7)의 게이트에는 파워 온 리셋 신호가 입력된다.
상기 제 6 NMOS 트랜지스터(NM6)는 사이즈가 크게 구성하여 노드(D5)의 전압 레벨이 정상적인 기준전압(Vref)의 전압 레벨 이상으로 커지면 턴온 되게 한다.
노드(D5)로부터 기준전압(Vref)이 출력된다.
상기 기준전압(Vref)을 입력받는 VDC 발생부(240)는 외부에서 입력되는 전압(EXT_VDD)을 기준전압(Vref)에 응답하여 일정 전압 레벨 만큼 다운시켜 내부전압(INT_VDD)으로 생성하여 출력한다.
상기한 기준전압 발생 회로(200)의 동작을 다음의 파워 온 리셋 신호의 전압 레벨을 참고하여 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 기준전압 발생 회로의 동작을 설명하기 위한 파워 온 리셋 신호의 전압 레벨을 나타낸 도면이다.
도 3에 나타난 정상적으로 생성되는 A 형태의 파워 온 리셋 신호와, 비정상적인 B 형태의 파워 온 리셋 신호가 입력되는 각각의 경우에 대해서 기준전압 발생 회로(200)가 동작을 설명하기로 한다.
먼저 정상적으로 생성되는 A 형의 파워 온 리셋 신호는 서서히 상승하여 일정 구간 하이 레벨로 입력되었다가 로우 레벨로 떨어진다.
이때 도 2와 같은 기준전압 발생 회로(200)에 A 형의 정상적인 파워 온 리셋 신호가 입력되면, 파워 온 리셋 신호가 서서히 상승되고 어느 시점에서 제 1 NMOS 트랜지스터(NM1)를 턴온 시킨다. 또한 제 7 NMOS 트랜지스터(NM7)도 턴온 되다.
제 1 NMOS 트랜지스터(NM1)가 턴온 되면, 인에이블 신호(EN)가 로우 레벨이 되고, 노드(D2)가 로우 레벨이 된다.
노드(D2)가 로우 레벨이 되면, 제 1 내지 제 3 PMOS 트랜지스터(PM2 내지 PM3)가 턴온 된다. 그리고 파워 온 리셋 신호는 일정시간 하이 레벨로 상승되다가 다시 로우 레벨로 떨어진다.
제 1 내지 제 3 PMOS 트랜지스터(PM1 내지 PM3)가 턴온 되고, 노드(D5)에는 외부 전원(EXT_VDD)이 입력되고, 노드(D5)의 전압은 외부 전원(EXT_VDD)이 제 3 PMOS 트랜지스터(PM3)와 제 4 및 제 5 NMOS 트랜지스터(NM4, NM5)의 저항에 의해 분배된 기준전압(Vref)이 입력된다.
또한 파워 온 리셋 신호가 일정 시간 이후에 로우 레벨로 떨어지면 제 1 NMOS 트랜지스터(NM1)가 턴 오프 되면 노드(D2)가 플로팅 상태가 되는데 이미 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)가 턴온 되어 있으므로 노드(D2)가 하이 레벨로 변경된다.
노드(D2)가 하이 레벨이 되면, 제 1 내지 제 3 PMOS 트랜지스터(PM1 내지 PM3)는 턴 오프 되고, 제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)가 턴온 된다.
제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)가 턴온 되면, 노드(D2)는 접지노드에 연결되므로 제 2 및 제 3 NMOS 트랜지스터(NM2, NM3)는 다시 턴 오프 되고 또한 노드(D2)가 접지노드에 연결된 동안 제 3 PMOS 트랜지스터(PM3)가 턴온 된다.
상기의 동작이 반복되면서 기준전압(Vref)은 일정한 전압 레벨로 유지되어 출력된다. A 형태의 파워 온 리셋 신호가 입력되는 동안 기준전압(Vref)의 전압 레벨이 비정상적으로 상승되지 않기 때문에 크기가 큰 제 6 NMOS 트랜지스터(NM6)는 턴온 되지 않기 때문에 기준전압 제어부(230)가 동작을 하지 않는다.
그러나 B 형태의 비정상적인 파워 온 리셋 신호가 입력되면 기준전압 발생회로(200)의 동작이 달라진다.
B 형태의 파워 온 리셋 신호는 일정 시간동안 하이 레벨을 유지했다가 다시 로우 레벨로 떨어지는 A 형태의 파워 온 리셋 신호와는 다르게 하이 레벨로 상승하여 유지되는 시간이 A 형태에 비하여 길다. 일반적으로 B 형태의 파워 온 리셋 신호는 패스트 파워 램프 업(Fast Power ramp up)을 하는 경우에 발생될 수 있다.
B 형태의 파워 온 리셋 신호가 입력되고, 파워 온 리셋 신호가 하이 레벨이 되면 제 1 NMOS 트랜지스터(NM1)는 턴온 상태를 유지한다. 앞서 언급한 바와 같이 상기 B 형태의 파워 온 리셋 신호는 비정상적으로 하이 레벨 상태를 유지한다.
따라서 제 1 NMOS 트랜지스터(NM1)도 턴온 상태가 오래 유지된다. 제 1 NMOS 트랜지스터(NM1)가 턴온인 상태에서는 노드(D2)는 접지노드에 연결되어 로우 레벨로 유지된다.
따라서 제 3 PMOS 트랜지스터(PM3)도 제 1 NMOS 트랜지스터(NM1)가 턴온을 유지하는 동안 턴 온 상태를 유지한다.
제 3 PMOS 트랜지스터(PM3)가 턴 온 상태를 계속하여 유지하면 노드(D5)에는 외부 전원(EXT_VDD)이 계속하여 유입되어 기준전압(Vref)의 전압 레벨이 원하는 전압 레벨 이상으로 커지게 된다.
노드(D5)의 전압 레벨이 원하는 전압 레벨 이상으로 높은 전압 레벨이 되면 제 6 NMOS 트랜지스터(NM6)가 턴온 된다. 그리고 파워 온 리셋 신호에 의해 제 7 NMOS 트랜지스터(NM7)도 하이 레벨을 유지한다.
이에 따라 노드(D5)의 전압 레벨은 제 7 NMOS 트랜지스터(NM7)의 문턱전압인 0.7V 정도의 전압 레벨로 유지된다. 즉 기준전압(Vref)이 0.7V로 유지된다.
파워 온 리셋 신호가 정상적으로 로우 레벨로 변경되면 노드(D5)의 전압 레벨이 하강하고 제 6 NMOS 트랜지스터(NM6)는 턴 오프 된다. 그리고 앞서 A 형태의 파워 온 리셋 신호가 입력될 때 설명한 바와 같이 제 1 NMOS 트랜지스터(NM1)도 턴 오프 된다.
이후의 동작은 제 3 PMOS 트랜지스터(PM3)가 턴온과 턴 오프를 반복하면서 노드(D5)의 전압 레벨이 정상적인 기준전압(Vref) 레벨로 유지된다.
따라서 파워 온 리셋 신호가 정상적이지 않을 때는 기준전압(Vref)의 전압 레벨을 0.7V 정도로 유지시켜, 상기 기준전압 발생회로가 출력하는 기준전압(Vref) 을 이용해 동작하는 장치가 높은 기준전압에 의한 영향을 받지 않도록 한다.
도 4는 도 2의 기준전압 발생 회로와 종래의 기준전압 발생 회로의 출력을 비교한 그래프이다.
도 4를 참조하면, 도 3의 B 형태와 같은 파워 온 리셋 신호가 입력되는 경우에 상기 도 2의 기준전압 제어부(230)가 없는 경우에는 제 1 기준전압(Vref1)이 출력되고, 본 발명의 실시 예에 따른 기준전압 발생 회로(200)는 제 2 기준전압(Vref2)을 출력한다.
도 4에 나타난 바와 같이, 기준전압 제어부(230)가 없는 경우에는 파워 온 리셋 신호가 하이 레벨인 동안 제 1 기준전압(Vref1)이 약 2.1V 이상으로 상승된다.
이러한 높은 기준전압레벨은 제 1 기준전압(Vref1)을 이용하여 동작하는 장치들의 에러를 발생시킬 수 있다.
따라서 본 발명의 실시 예에 따른 기준전압 발생 회로(200)는 비정상적으로 파워 온 리셋 신호가 하이 레벨을 유지하는 동안에는 0.7V 정도의 낮은 제 2 기준전압(Verf2) 레벨을 유지시킴으로써 제 2 기준전압(Vref2)을 이용하는 장치에 영향을 주지 않도록 한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이 다.
도 1은 VDC 전압을 생성하는 회로를 나타낸다.
도 2는 본 발명의 실시 예에 따른 기준전압 발생회로를 나타낸다.
도 3은 본 발명의 실시 예에 따른 기준전압 발생 회로의 동작을 설명하기 위한 파워 온 리셋 신호의 전압 레벨을 나타낸 도면이다.
도 4는 도 2의 기준전압 발생 회로와 종래의 기준전압 발생 회로의 출력을 비교한 그래프이다.
*도면의 주요 부분의 간단한 설명*
210 : 구동 제어부
220 : 기준전압 생성부
230 : 기준전압 제어부

Claims (12)

  1. 파워 온 리셋 신호에 의해 제 1 시간동안 인에이블 신호를 출력하는 구동 제어부;
    상기 제 1 시간동안 입력되는 인에이블 신호에 의해 초기 동작이 결정되고, 상기 제 1 시간 이후에 제1 레벨의 기준전압을 출력하는 기준전압 생성부; 및
    상기 인에이블 신호가 출력되는 동안 상기 기준전압이 제2 레벨보다 높아지면, 상기 기준전압을 상기 제1 레벨보다 낮은 제3 레벨의 제 1 전압으로 조절하는 기준전압 제어부
    를 포함하는 기준전압 발생 회로.
  2. 제 1항에 있어서,
    상기 기준전압 생성부가 출력하는 기준전압 레벨은 상기 제 1 시간이 길어짐에 따라 상승되는 것을 특징으로 하는 기준전압 발생 회로.
  3. 제 1항에 있어서,
    상기 제 1 시간은 상기 파워 온 리셋 신호의 전압 레벨이 하이 레벨인 상태를 유지하는 시간인 것을 특징으로 하는 기준전압 발생 회로.
  4. 제 1항에 있어서,
    상기 기준전압 제어부는,
    상기 기준전압 생성부의 출력단과 접지노드 사이에 직렬로 연결되는 제 1 다이오드 및 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 상기 파워 온 리셋 신호에 의해 턴온 또는 턴 오프 되는 것을 특징으로 하는 기준전압 발생 회로.
  5. 제 4항에 있어서,
    상기 제 1 다이오드는 상기 기준전압이 상기 제2 레벨보다 높아지면 턴온 되는 것을 특징으로 하는 기준전압 발생 회로.
  6. 제 5항에 있어서,
    상기 제 1 전압은 상기 제 1 트랜지스터의 문턱전압인 것을 특징으로 하는 기준전압 발생 회로.
  7. 제 1항에 있어서,
    상기 기준전압 제어부는,
    상기 기준전압이 상기 제2 레벨보다 높아지면 상기 제 1 전압으로 고정하여 출력하고, 상기 기준전압이 상기 제2 레벨 이하로 낮아지면 상기 기준전압을 그대로 출력하는 것을 특징으로 하는 기준전압 발생 회로.
  8. 파워 온 리셋 신호에 응답하여 제1 레벨의 기준전압을 생성하는 기준전압 생성부; 및
    상기 파워 온 리셋 신호에 응답하여 동작하며, 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 제2 레벨보다 높아지면 상기 제1 레벨보다 낮은 제3 레벨로 상기 기준전압을 트리밍하기 위한 트리밍 유닛을 포함하는 기준전압 발생 회로.
  9. 제 8항에 있어서,
    상기 트리밍 유닛은,
    상기 기준전압 생성부의 출력단과 접지노드 사이에 직렬로 연결되는 제 1 다이오드 및 제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 상기 파워 온 리셋 신호에 의해 턴온 되는 것을 특징으로 하는 기준전압 발생 회로.
  10. 제 9항에 있어서,
    상기 제 1 다이오드는 상기 기준전압이 상기 제2 레벨보다 높아지면 턴온 되는 것을 특징으로 하는 기준전압 발생 회로.
  11. 제 10항에 있어서,
    상기 트리밍 유닛은 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 상기 제2 레벨보다 높아지면 상기 기준전압을 상기 상기 제 1 트랜지스터의 문턱전압 레벨로 트리밍하는 것을 특징으로 하는 기준전압 발생 회로.
  12. 파워 온 리셋 신호에 응답하여 제1 레벨의 기준전압을 생성하는 기준전압 생성부;
    상기 파워 온 리셋 신호에 응답하여 동작하며, 상기 파워 온 리셋 신호가 하이 레벨을 유지하는 동안 상기 기준전압이 제2 레벨보다 높아지면 상기 제1 레벨보다 낮은 제3 레벨로 상기 기준전압을 트리밍하기 위한 트리밍 유닛; 및
    상기 기준전압에 응답하여 내부전압을 생성하기 위한 전압 다운 컨버터를 포함하는 전압 발생 회로.
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