KR100935757B1

KR100935757B1 - Manufacturing method of CMOS image sensor device

Info

Publication number: KR100935757B1
Application number: KR1020070136255A
Authority: KR
Inventors: 황상일
Original assignee: 주식회사 동부하이텍
Priority date: 2007-12-24
Filing date: 2007-12-24
Publication date: 2010-01-06
Anticipated expiration: 2027-12-24
Also published as: KR20090068578A

Abstract

본 발명은 씨모스 이미지 센서(CIS) 소자의 제조 방법에 관한 것으로, ML과 포토 다이오드 사이에 웨이브 가이드를 형성할 경우, 하부에 질화막을 포함하여 굴절률이 높은 산화막 중 하나가 매립되도록 하고 그 상부에 플래너 타입의 PR을 매립되도록 함으로써, CIS 소자의 감도를 최적화시켜 제품의 품질을 향상시킬 수 있다.The present invention relates to a method for manufacturing a CMOS image sensor (CIS) device, when forming a wave guide between the ML and the photodiode, including a nitride film in the lower portion so that one of the oxide film having a high refractive index is embedded and the upper portion By embedding the planar type PR, the sensitivity of the CIS device can be optimized to improve product quality.

CIS, 웨이브 가이드, 질화막, 산화막 CIS, Wave Guide, Nitride, Oxide

Description

Manufacturing method of CMOS image sensor element {METHOD FOR MANUFACTURING CMOS IMAGE SENSOR DEVICE}

본 발명은 픽셀 어레이를 형성하기 위한 씨모스 이미지 센서(CMOS Image Sensor, 이하, CIS라 함) 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a CMOS image sensor device (hereinafter referred to as CIS) for forming a pixel array.

주지된 바와 같이 이미지 센서는 1차원 또는 2차원 이상의 광학 정보를 전기적 신호로 변환하는 장치로서, 크게 촬상관과 고체 촬상 소자로 분류된다. 여기서, 촬상관은 텔레비전을 중심으로 하여 화상처리기술을 구사하는 계측, 제어, 인식 등의 분야에서 널리 상용되면서 그 응용 기술이 발전된다. As is well known, an image sensor is a device for converting optical information of one or two or more dimensions into an electrical signal, and is largely classified into an imaging tube and a solid-state imaging element. Here, the imaging tube is widely used in the field of measurement, control, recognition, etc., which makes use of image processing technology centering on a television, and its application technology is developed.

그리고, 이미지 센서는 CMOS(Complementary Metal Oxide Semiconductor, 이하, MOS라 함)형과 CCD(Charge Coupled Device, 이하 CCD라 함)형의 2종류가 있다. There are two types of image sensors, a CMOS (Complementary Metal Oxide Semiconductor, hereinafter) type and a CCD (Charge Coupled Device, hereinafter, CCD) type.

이중, CCD형의 이미지 센서는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이다.The CCD-type image sensor is a device in which charge carriers are stored and transported in a capacitor while individual metal-oxide-silicon (MOS) capacitors are located in close proximity to each other.

반면, CMOS형 이미지 센서는 반도체의 CMOS 공정을 적용하여 하나의 단위 화 소에 하나의 포토다이오드와 3개 또는 4개 등의 단위 화소 구동을 위한 트랜지스터를 포함한다. CMOS 이미지 센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여, 화소 수만큼 구동을 위한 MOS 트랜지스터를 만들고, 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한 소자이다.On the other hand, a CMOS image sensor includes a photodiode and a transistor for driving three or four unit pixels in one unit pixel by applying a semiconductor CMOS process. CMOS image sensor uses CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits to make MOS transistors for driving as many pixels, and uses them to sequentially detect the output. It is an element employing a switching method.

이러한 다양한 이미지 센서를 제조함에 있어서, 이미지 센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있으며, 그 중 하나가 집광 기술이다. 예컨대, CMOS 이미지 센서는 빛을 감지하는 포토다이오드를 포함하는 복수의 픽셀을 포함하는 픽셀 어레이(Pixel array)와, 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로로 구성되어 있다.In manufacturing such various image sensors, efforts are being made to increase the photo sensitivity of the image sensor, one of which is a condensing technology. For example, the CMOS image sensor includes a pixel array including a plurality of pixels including a photodiode for detecting light, and a CMOS logic circuit for processing the detected light into an electrical signal and data.

도 1은 종래 기술에 따른 외부 렌즈의 광 굴절에 의해 픽셀 어레이(Pixel Array, 이하, PA라 함)로 입사하는 광의 경로를 도시한 모식도이다. 도 1을 참조하면, 각각 마이크로 렌즈(Micro Lens, 이하, ML이라 함)를 갖는 복수의 단위 픽셀을 포함하는 PA가 제공되며, 그 상부에서 외부로부터 제공되는 빛을 포커싱(Focusing)하는 외부 렌즈(L)가 제공된다. 구체적으로, 이미지 센서는 그 제작 공정이 완료된 후, 패키지(Package) 공정 등을 거치고 그 상부에 외부 렌즈(L)가 부착된다. 1 is a schematic diagram showing a path of light incident on a pixel array (hereinafter referred to as PA) by optical refraction of an external lens according to the prior art. Referring to FIG. 1, a PA including a plurality of unit pixels each having a micro lens (hereinafter, referred to as ML) is provided, and an external lens focusing light provided from the outside thereon. L) is provided. In detail, after the manufacturing process is completed, the image sensor undergoes a package process and the like, and an external lens L is attached to the upper portion thereof.

또한, 도 2는 종래 기술에 따른 픽셀 어레이 외각의 일부 영역을 도시한 단면도로서, 집광에 직접 관련된 종래 CIS 소자의 주요 구조부분이 도시되어 있다.2 is a cross-sectional view showing a partial region of a pixel array outer shell according to the prior art, in which the main structural portion of a conventional CIS element directly related to light collection is shown.

즉, 도 2를 참조하면, 반도체 기판(10) 내에 형성된 필드 산화막(11)과, 필드 산화막(11) 사이의 기판(10) 내에 형성된 적어도 하나 이상의 포토다이오드(12) 와, 필드 산화막(11) 및 포토다이오드(12) 상부를 층간 절연하는 다층의 층간절연막(13)과, 층간절연막(13) 상부에 형성된 패시베이션막(14)과, 칼라필터 어레이(미도시)를 포함한 평탄화막(15) 및 각각의 포토다이오드(12)에 대응되도록 평탄화막(15) 상에 형성된 ML(16)를 포함한다. That is, referring to FIG. 2, the field oxide film 11 formed in the semiconductor substrate 10, at least one photodiode 12 formed in the substrate 10 between the field oxide film 11, and the field oxide film 11 are formed. And a multilayer interlayer insulating film 13 interlayer insulating the upper portion of the photodiode 12, a passivation film 14 formed on the interlayer insulating film 13, a planarization film 15 including a color filter array (not shown), and And an ML 16 formed on the planarization film 15 to correspond to each photodiode 12.

그러나, 상기한 도 2에 도시된 바와 같이 동작되는 종래 기술에 따르면, 도 1에서와 같이 외부 렌즈(L)로 들어오는 빛이 PA에 인접한 ML(16) 간의 스페이스 영역으로 경사각을 갖고 입사되는 경우 빛이 원치 않는 다른 인접한 포토다이오드(12)로 입사되어 간섭현상을 일으키게 된다. However, according to the prior art operating as shown in FIG. 2, when the light entering the external lens L is incident with an inclination angle into the space region between the ML 16 adjacent to the PA, as shown in FIG. This unwanted incident into another adjacent photodiode 12 causes interference.

이는, 외부 렌즈(L)를 통해 인접한 ML(16) 간의 스페이스 영역으로 입사되는 빛이 사선으로도 입사되기 때문에 이미지 센서의 간섭현상(Crosstalk) 및 격자무늬 노이즈 등의 문제점을 유발하게 된다.This causes problems such as crosstalk and lattice noise of the image sensor because light incident to the space region between adjacent MLs 16 through the external lens L is also incident in diagonal lines.

이런 이유로 도 3a에 도시된 바와 같이 빛이 렌즈를 통과하여 다이오드에 이르는 통로를 식각하여 굴절률이 높은 물질로 매립하여 웨이브 가이드를 형성하는 기술이 널리 알려져 있지만, 도 3b에 도시된 바와 같이 그 깊이가 2.5㎛이상 되어 매립하기 어려운 깊이이기에 섬세한 기술이 요구된다. 예컨대, 플래너 타입의 일반 감광막(Photo Resist, PR)으로 매립하려면 일부 장비한계(PR을 도포하는 용량의 한계)로 인하여 1.5㎛이상 매립하기가 어렵다는 문제점이 있다. For this reason, as shown in FIG. 3A, a technique of forming a wave guide by etching light through a lens to a diode and embedding the material with a high refractive index is widely known. However, as shown in FIG. Delicate technology is required because it is more than 2.5 μm and difficult to be embedded. For example, there is a problem in that it is difficult to embed more than 1.5㎛ due to some equipment limitations (limit of the capacity to apply the PR) to fill with a planar type general photoresist (PR).

이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출된 것으로, ML과 포토 다이오드 사이에 웨이브 가이드를 형성할 경우, 하부에 질화막을 포함하여 굴절률이 높은 산화막 중 하나가 매립되도록 하고 그 상부에 플래너 타입의 PR을 매립되도록 하는 CIS 소자의 제조 방법을 제공한다. Therefore, the technical problem of the present invention was devised to solve the above problems, and when forming a wave guide between the ML and the photodiode, one of the oxide film having a high refractive index, including a nitride film in the lower portion is embedded Provided is a method of manufacturing a CIS device in which a planar type PR is buried thereon.

본 발명에 따른 CIS 소자의 제조 방법은, 반도체 기판에 포토 다이오드를 포함하는 로직 부분 상부에 층간 절연층과 제1,2메탈 배선을 형성한 다음에, 제1웨이브 가이드(wave guide)를 위한 감광막(PR) 패턴을 형성하는 단계와, 형성된 제1웨이브 가이드를 위한 PR 패턴을 마스크로 층간 절연층과 제1,2메탈 배선을 식각하여 제1웨이브 가이드 영역을 형성하며, 형성된 제1웨이브 가이드 영역에 절연막을 매립한 다음에 평탄화 공정을 수행하는 단계와, 평탄화 공정을 수행한 상태에서, 층간 절연층과 제3메탈 배선을 형성하고 제2웨이브 가이드(wave guide)를 위한 PR 패턴을 형성하고, 형성된 제2웨이브 가이드를 위한 PR 패턴을 마스크로 층간 절연층과 제3메탈 배선을 식각하여 제2웨이브 가이드 영역을 절연막이 매립된 제1웨이브 가이드 영역 상부에 형성하는 단계와, 형성된 제2웨이브 가이드 영역에 플래너 타입의 PR을 매립한 다음에 평탄화 공정을 수행하고, 패시베이션막과 칼라필터 어레이를 포함한 평탄화막 및 각각의 포토다이오드에 대응되도록 평탄화막 상에 마이크로 렌즈(ML)를 형성하는 단계를 포함한다. In the method of manufacturing a CIS device according to the present invention, after forming an interlayer insulating layer and first and second metal wirings on a logic portion including a photodiode on a semiconductor substrate, a photosensitive film for a first wave guide is formed. Forming a first wave guide region by etching the interlayer insulating layer and the first and second metal wires using a PR pattern for forming the first wave guide, and forming a first wave guide region. Filling the insulating film with the insulating film and performing a planarization process, and in the state where the planarization process is performed, an interlayer insulating layer and a third metal wiring are formed, and a PR pattern for a second wave guide is formed. Etching the interlayer insulating layer and the third metal wiring by using the PR pattern for the formed second wave guide as a mask to form a second wave guide region on the first wave guide region in which the insulating film is embedded; After embedding the planar type PR in the formed second wave guide region, the planarization process is performed, and the microlens ML is formed on the planarization layer so as to correspond to each photodiode and a planarization layer including a passivation layer and a color filter array. Forming a step.

상기 절연막은, PMD(Pre Metal Dielectric, PMD)와 ILD(Inter Layer Dielectric, ILD) 보다 굴절률이 큰 막인 것을 특징으로 한다. The insulating film is characterized in that the film has a larger refractive index than PMD (Pre Metal Dielectric, PMD) and ILD (Inter Layer Dielectric, ILD).

상기 굴절률이 큰 막은, SiO_xN_1-x의 산화막과 SiC_xN_1-x(0〈x〈1)의 산화막 중 하나인 것을 특징으로 한다. The film having a large refractive index is _one of an oxide film of SiO _x N _{1-x and} an oxide film of SiC _x N _1-x (0 <x <1).

상기 평탄화 공정 각각은, CMP(Chemical Mechanical Polishing) 방식으로 진행하는 것을 특징으로 한다. Each of the planarization processes may be performed by a chemical mechanical polishing (CMP) method.

상기 제1웨이브 가이드를 위한 PR 패턴은, 제1웨이브 가이드 영역을 형성한 다음에 어싱(Ashing) 및 클리닝(Cleaning) 공정으로 제거하고, 상기 제2웨이브 가이드를 위한 PR 패턴은, 제2웨이브 가이드 영역을 형성한 다음에 어싱 및 클리닝 공정으로 제거하는 것을 특징으로 한다. After the PR pattern for the first wave guide is formed, the first wave guide region is formed and then removed by an ashing and cleaning process. The PR pattern for the second wave guide is a second wave guide. The area is formed and then removed by an earthing and cleaning process.

본 발명은 ML과 포토 다이오드 사이에 웨이브 가이드를 형성할 경우, 하부에 질화막을 포함하여 굴절률이 높은 산화막 중 하나가 매립되도록 하고 그 상부에 플래너 타입의 PR을 매립되도록 함으로써, CIS 소자의 감도를 최적화시켜 제품의 품질을 향상시킬 수 있는 효과가 있다. In the present invention, when the wave guide is formed between the ML and the photodiode, one of the oxide films having a high refractive index including a nitride film is buried in the lower portion, and the planar type PR is buried therein, thereby optimizing the sensitivity of the CIS device. It has the effect of improving the quality of the product.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, the operating principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification.

도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 CIS 소자의 제조 방법에 대한 각 공정별 수직 단면도이다.4A to 4E are vertical cross-sectional views of respective processes of a method of manufacturing a CIS device according to a preferred embodiment of the present invention.

즉, 반도체 기판에 포토 다이오드(401)를 포함하는 로직 부분 상부에 널리 알리어진 반도체 메탈 형성을 위한 공정 과정을 통해 제1메탈 배선(403)과 제2메탈 배선(405)(예컨대, 도 4a에 도시된 바와 같이 포토 다이오드(401)를 포함하는 반도체 기판과 제1메탈 배선(403) 사이와 제1메탈 배선(403)과 제2메탈 배선(405)사이 각각에 층간 절연층이 포함되어 있음)까지 순차적으로 형성한 다음에, 제1웨이브 가이드(wave guide) 형성을 위한 PR 패턴(407)을 형성하고, 이 형성된 PR 패턴(407)을 마스크로 층간 절연층과 제1메탈 배선(403)과 제2메탈 배선(405)을 식각하여 일 예로 도 4a에 도시된 바와 같이 제1웨이브 가이드 영역(409)을 형성한다. 여기서, PR 패턴(407)은 어싱(Ashing) 및 클리닝(Cleaning) 공정을 진행하여 제1웨이브 가이드 영역(409)이 형성된 다음에 제거하는 것이 바람직하다. That is, the first metal wiring 403 and the second metal wiring 405 (for example, FIG. 4A) are formed through a process for forming a semiconductor metal that is widely known on a logic portion including a photodiode 401 on a semiconductor substrate. As illustrated, an interlayer insulating layer is included between each of the semiconductor substrate including the photodiode 401 and the first metal wiring 403 and between the first metal wiring 403 and the second metal wiring 405. After the sequential formation, the PR pattern 407 for forming the first wave guide is formed, and the interlayer insulating layer and the first metal wiring 403 are formed using the formed PR pattern 407 as a mask. The second metal wire 405 is etched to form the first wave guide region 409 as shown in FIG. 4A, for example. In this case, the PR pattern 407 may be removed after the first wave guide region 409 is formed by the ashing and cleaning processes.

다음으로, 형성된 제1웨이브 가이드 영역(409)에 질화막과 산화막 중 굴절률이 높은 막을 매립한 다음에 평탄화 공정인 CMP(Chemical Mechanical Polishing, 이하, CMP라 함)를 진행하여 일 예로, 도 4b에 도시된 바와 같이 평탄화된 질화막 또는 산화막(411)을 형성한 후 널리 알리어진 반도체 메탈 형성을 위한 후속 공정을 진행한다. 이때, 질화막과 산화막은 PMD(Pre Metal Dielectric, PMD)와 ILD(Inter Layer Dielectric, ILD) 보다 굴절률이 큰 막(일 예로, SiO_xN_1-x의 산화막과 SiC_xN_1-x(여기서, x의 범위는 0〈x〈1)의 산화막 중 하나)으로 매립하는 것이 바람직하다. Next, a buried film having a high refractive index among the nitride film and the oxide film is buried in the formed first wave guide region 409, and then a planarization process, CMP (Chemical Mechanical Polishing, hereinafter referred to as CMP), is performed. As described above, after the planarized nitride film or the oxide film 411 is formed, a subsequent process for forming a well-known semiconductor metal is performed. In this case, the nitride film and the oxide film have a refractive index larger than that of the PMD (Pre Metal Dielectric) and the Inter Layer Dielectric (ILD) (eg, SiO _x N _1-x oxide film and SiC _x N _1-x (where, It is preferable to fill the range of x with one of the oxide films of 0 <x <1).

다음에, 반도체 메탈 형성을 위한 공정 과정을 통해 제3메탈 배선(413)(예컨대, 도 4c에 도시된 바와 같이 제2메탈 배선(405)와 제3메탈 배선(413)사이에 층간 절연층이 포함되어 있음)을 형성한 다음에, 제2웨이브 가이드(wave guide) 형성을 위한 PR 패턴(415)을 형성하고, 이 형성된 PR 패턴(415)을 마스크로 층간 절연층과 제3메탈 배선(413)을 식각하여 일 예로 도 4c에 도시된 바와 같이 질화막과 산화막 중 굴절률이 높은 막이 매립된 제1웨이브 가이드 영역(409) 상부에 제2웨이브 가이드 영역(417)을 형성한다. 여기서, PR 패턴(415)은 어싱(Ashing) 및 클리닝(Cleaning) 공정을 진행하여 제2웨이브 가이드 영역(417)이 형성된 다음에 제거하는 것이 바람직하다. Next, an interlayer insulating layer is formed between the third metal wiring 413 (for example, as shown in FIG. 4C) and the third metal wiring 413 through a process for forming a semiconductor metal. And a PR pattern 415 for forming a second wave guide, and the interlayer insulating layer and the third metal wiring 413 using the formed PR pattern 415 as a mask. As an example, as illustrated in FIG. 4C, a second wave guide region 417 is formed on the first wave guide region 409 in which a high refractive index film is embedded between the nitride layer and the oxide layer. In this case, the PR pattern 415 may be removed after the second wave guide region 417 is formed by performing an ashing and cleaning process.

다음으로, 형성된 제2웨이브 가이드 영역(417)에 플래너 타입의 PR을 매립한 다음에 평탄화 공정인 CMP를 진행하여 일 예로, 도 4d에 도시된 바와 같이 평탄화된 PR(419)을 형성한 후 널리 알리어진 반도체 메탈 형성을 위한 후속 공정을 진행한다. Next, the planar type PR is buried in the formed second wave guide region 417, followed by CMP, which is a planarization process. For example, as shown in FIG. 4D, the planarized PR 419 is widely used. A subsequent process for forming the known semiconductor metal is carried out.

마지막으로, 도 4e에 도시된 바와 같이 평탄화된 PR(419)을 포함하는 제3메탈 배선(413) 상부에 패시베이션막(421)과, 빨강(red), 녹색(green), 파랑(blue)의 칼라필터 어레이를 포함한 평탄화막(423) 및 각각의 포토다이오드(401)에 대응되도록 평탄화막(423) 상에 ML(425)을 형성한다. Finally, as shown in FIG. 4E, the passivation film 421 and the red, green, and blue colors are formed on the third metal wiring 413 including the planarized PR 419. The ML 425 is formed on the planarization film 423 to correspond to the planarization film 423 including the color filter array and each photodiode 401.

이상 설명한 바와 같이, 본 발명은 ML(425)과 포토 다이오드(401) 사이에 웨이브 가이드를 형성할 경우, 하부에 질화막을 포함하여 굴절률이 높은 산화막 중 하나가 매립되도록 하고 그 상부에 플래너 타입의 PR을 매립되도록 함으로써, CIS 소자의 감도를 최적화시켜 제품의 품질을 향상시킬 수 있다.As described above, when the wave guide is formed between the ML 425 and the photodiode 401, one of the oxide films having a high refractive index including a nitride film is embedded in the lower portion of the wave guide, and the planar type PR is disposed thereon. By embedding it, it is possible to optimize the sensitivity of the CIS device to improve the quality of the product.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다. Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be defined not only by the scope of the following claims, but also by those equivalent to the scope of the claims.

도 1은 종래 기술에 따른 외부 렌즈의 광 굴절에 의해 픽셀 어레이(Pixel Array, 이하, PA라 함)로 입사하는 광의 경로를 도시한 모식도,1 is a schematic diagram showing a path of light incident on a pixel array (hereinafter referred to as PA) by optical refraction of an external lens according to the prior art;

도 2는 종래 기술에 따른 픽셀 어레이 외각의 일부 영역을 도시한 단면도,2 is a cross-sectional view showing a portion of a pixel array outer shell according to the prior art;

도 3a는 종래 기술에 따른 굴절률이 높은 물질로 매립하여 웨이브 가이드를 형성한 도면,3A is a view illustrating a wave guide embedded in a material having a high refractive index according to the prior art;

도 3b는 종래 기술에 따른 웨이브 가이드에 깊이가 2.5㎛이상 되어 매립하기 어려운 상황을 도시한 도면, 3b is a view showing a situation where it is difficult to embed a depth of 2.5㎛ or more in the wave guide according to the prior art,

도 4a 내지 도 4e는 본 발명의 바람직한 실시예에 따른 CIS 소자의 제조 방법에 대한 각 공정별 수직 단면도.Figures 4a to 4e is a vertical cross-sectional view for each process of the manufacturing method of the CIS device according to a preferred embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

401 : 포토 다이오드 403 : 제1메탈 배선401 photodiode 403 first metal wiring

405 : 제2메탈 배선 407, 415 : PR 패턴405: Second metal wiring 407, 415: PR pattern

409 : 제1웨이브 가이드 영역 411 : 질화막 또는 산화막409: first wave guide region 411: nitride film or oxide film

413 : 제3메탈 배선 417 : 제2웨이브 가이드 영역413: third metal wiring 417: second wave guide region

419 : 평탄화된 PR 421 : 패시베이션막419: planarized PR 421: passivation film

423 : 평탄화막 425 : ML423: planarization film 425: ML

Claims

Forming an interlayer insulating layer and first and second metal wires on the logic portion including the photodiode on the semiconductor substrate, and then forming a photoresist film pattern for the first wave guide;

The interlayer insulating layer and the first and second metal wires are etched using the PR pattern for the formed first wave guide as a mask to form a first wave guide region, and an insulating film is buried in the formed first wave guide region. Performing a planarization process,

In the state where the planarization process is performed, an interlayer insulating layer and a third metal wiring are formed, a PR pattern for a second wave guide is formed, and the PR pattern for the formed second wave guide is used as a mask. Etching the interlayer insulating layer and the third metal wiring to form a second wave guide region on the first wave guide region in which the insulating layer is embedded;

After the planar type PR is buried in the formed second wave guide region, a planarization process is performed, and the microlens ML is disposed on the planarization layer corresponding to each photodiode and a planarization layer including a passivation layer and a color filter array. Forming steps

Method for producing a CIS device comprising a.

The method of claim 1,

The insulating film is a film having a refractive index larger than that of PMD (Pre Metal Dielectric, PMD) and ILD (Inter Layer Dielectric, ILD).

The method of claim 2,

The film having a large refractive index is _one of an oxide film of SiO _x N _{1-x and} an oxide film of SiC _x N _1-x (0 <x <1).

The method of claim 1,

Each of the planarization steps is performed by a chemical mechanical polishing (CMP) method.

The method of claim 1,

The PR pattern for the first wave guide is removed by an ashing and cleaning process after forming the first wave guide region, and the PR pattern for the second wave guide is the second wave guide. A method of manufacturing a CIS device, wherein the wave guide region is formed and then removed by an earthing and cleaning process.