KR100934799B1 - Inductor of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
실시예는 반도체 소자에서 사용하는 인덕터 및 그 제조 방법을 제공하는 데 있다. 실시예에 따른 반도체 소자의 인덕터는, 기판 상에 형성된 하부 배선, 상기 하부 배선을 덮는 절연막, 상기 절연막 상에서 상기 하부 배선을 따라 형성된 상부 배선 및 상기 하부 배선 및 상기 상부 배선과 접촉하며, 상기 절연막의 비아에 형성된 비아 배선을 포함하는 것을 특징으로 한다. 이로써, 금속 배선의 유효 표면적을 증가시켜 인덕터의 충실도를 향상시킬 수 있는 효과가 있다.Embodiments provide an inductor for use in a semiconductor device and a method of manufacturing the same. An inductor of a semiconductor device according to an embodiment may include a lower wiring formed on a substrate, an insulating film covering the lower wiring, an upper wiring formed along the lower wiring on the insulating film, and contacting the lower wiring and the upper wiring, And via vias formed in the vias. As a result, the fidelity of the inductor can be improved by increasing the effective surface area of the metal wiring.
인덕터 Inductor
Description
실시예는 반도체 소자에서 사용하는 인덕터 및 그 제조 방법을 제공하는 데 있다.Embodiments provide an inductor for use in a semiconductor device and a method of manufacturing the same.
최근 무선 이동 통신 분야의 급속한 기술 발전에 따라 고주파 자원이 필요하게 되었고, 고주파에서 동작하는 소자 및 회로의 요구가 증대되었다. 이들은 주파수가 높은 영역에서 사용되므로 RF(Radio Frequency) 부품 및 IC로 분류되고 있다.Recently, with the rapid technological development in the field of wireless mobile communication, high frequency resources are required, and the demand for devices and circuits operating at high frequencies has increased. They are classified as radio frequency (RF) components and ICs because they are used in high frequency areas.
또한, CMOS(Complementary Metal-Oxide Semiconductor)는 미세 가공 기술이 발전함에 따라 양호한 고주파 특성을 갖게 되었다. 이는 실리콘을 기반으로 하므로 잘 개발된 공정 기술을 이용하여 저가격의 칩을 제작할 수 있을 뿐만 아니라, SOC(System ON Chip)의 경우 시스템의 중간 주파수 밴드, 디지털 부까지 집적화할 수 있어서 단일 칩으로 제조하는데 가장 적합한 기술로 부상되고 있다.In addition, CMOS (Complementary Metal-Oxide Semiconductor) has a good high-frequency characteristics with the development of microfabrication technology. Since it is based on silicon, it is possible to manufacture low-cost chips using well-developed process technology, and in the case of SOC (System ON Chip), it is possible to integrate the middle frequency band and digital part of the system to manufacture it as a single chip. Emerging as the most suitable technology.
한편, RF IC 기술은 소자 제작 기술, 회로 설계 기술 및 고주파 패키지 기술의 조합으로 이루어지며, 각 기술이 균형적으로 발전하여야만 경쟁력있는 RF-CMOS 소자를 개발할 수 있으며, 가장 중요한 것은 제조 단가를 줄이는 것이다. 이를 위 하여, 공정을 단순화하고 안정화하는 것이 요구되는데, RF-CMOS 또는 바이폴라/BiCMOS 소자의 주된 구성요소들은 RF MOSFET, 인덕터(Inductor), 버랙터(Varactor), MIM 캐패시터, 저항(Risistor)으로 되어 있다. On the other hand, RF IC technology is a combination of device fabrication technology, circuit design technology, and high frequency package technology, and each technology must be balanced to develop competitive RF-CMOS devices, and most importantly, to reduce manufacturing costs. . To this end, it is necessary to simplify and stabilize the process. The main components of an RF-CMOS or bipolar / BiCMOS device are RF MOSFETs, inductors, varactors, MIM capacitors, and resistors. have.
종래 인덕터는 기판 상부에 절연막이 형성되고, 상기 절연막 상에 형성된 금속 배선으로 이루어진다.In the conventional inductor, an insulating film is formed on the substrate, and the metal inductor is formed on the insulating film.
그런데, 초 고주파에서 금속 배선의 표면을 따라 흐르는 전류가 금속 배선 내부로 침투하여 흐르는 표피 효과 발생으로 인덕터의 금속 층에서 손실이 발생하게 되고 이로 인해 충실도(Quality Factor)가 낮아져 온 칩 인덕터의 성능을 열화시키는 문제가 발생한다. However, at a very high frequency, the current flowing along the surface of the metal wiring penetrates into the metal wiring, causing skin loss to occur in the metal layer of the inductor, thereby reducing the quality factor of the chip inductor. The problem of deterioration occurs.
실시예는 금속 배선 유효 표면적을 증가시켜 인덕터의 충실도를 향상시키는 반도체 소자의 인덕터 및 그 제조 방법을 제공한다.The embodiment provides an inductor of a semiconductor device and a method of manufacturing the same, which increase the metal wiring effective surface area to improve the fidelity of the inductor.
일 실시예에 따른 반도체 소자의 인덕터는, 기판 상에 형성된 하부 배선, 상기 하부 배선을 덮는 절연막, 상기 절연막 상에서 상기 하부 배선을 따라 형성된 상부 배선 및 상기 하부 배선 및 상기 상부 배선과 접촉하며, 상기 절연막의 비아에 형성된 비아 배선을 포함하는 것을 특징으로 한다.An inductor of a semiconductor device according to an embodiment may include a lower wiring formed on a substrate, an insulating film covering the lower wiring, an upper wiring formed along the lower wiring on the insulating film, and contacting the lower wiring and the upper wiring, and the insulating film Via vias formed in the via are characterized in that it comprises a.
일 실시예에 따른 반도체 소자의 인덕터 제조 방법은, 기판 상에 하부 배선을 형성하는 단계, 상기 하부 배선 상에 절연막을 형성하는 단계, 상기 절연막에 상기 하부 배선의 길이 방향을 따라 비아를 형성하는 단계, 상기 비아 내에 매립되어 상기 하부 배선과 접촉된 비아 배선을 형성하는 단계 및 상기 비아 배선 및 상기 절연막 상에 형성되며 상기 하부 배선을 따라 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In accordance with an embodiment, a method of manufacturing an inductor of a semiconductor device may include forming a lower wiring on a substrate, forming an insulating film on the lower wiring, and forming a via in the insulating film along a length direction of the lower wiring. And forming via wirings embedded in the vias and in contact with the lower wirings and formed on the via wirings and the insulating layer and forming upper wirings along the lower wirings.
다른 실시예에 따른 반도체 소자의 인덕터는, 기판 상에 적어도 두 줄로 형성된 하부 배선들, 상기 하부 배선들 상에 형성된 상부 배선 및 상기 하부 배선들 사이에 형성된 절연막을 포함하는 것을 특징으로 한다.An inductor of a semiconductor device according to another embodiment may include lower wirings formed on at least two lines on a substrate, an upper wiring formed on the lower wirings, and an insulating film formed between the lower wirings.
다른 실시예에 따른 반도체 소자의 인덕터 제조 방법은, 기판 상에 적어도 두 줄로 이루어진 하부 배선들을 형성하는 단계, 상기 하부 배선들 사이에 절연막 을 형성하는 단계 및 상기 하부 배선들과 접촉하며 상기 하부 배선들 및 상기 절연막 상에 상부 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In another embodiment, a method of manufacturing an inductor of a semiconductor device may include forming lower wirings having at least two lines on a substrate, forming an insulating layer between the lower wirings, and contacting the lower wirings. And forming an upper wiring on the insulating film.
실시예는 금속 배선의 유효 표면적을 증가시켜 인덕터의 충실도를 향상시킬 수 있는 효과가 있다.The embodiment has the effect of improving the fidelity of the inductor by increasing the effective surface area of the metal wiring.
실시예는 인덕터가 칩 상에서 차지하는 면적을 유지하면서 금속 배선의 유효 표면적을 증가시킬 수 있어 효율성을 향상시킬 수 있는 효과가 있다.The embodiment can increase the effective surface area of the metal wiring while maintaining the area occupied by the inductor, thereby improving efficiency.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 인덕터에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다. Hereinafter, an inductor of a semiconductor device according to an embodiment will be described in detail with reference to the accompanying drawings. However, one of ordinary skill in the art who understands the spirit of the present invention may easily propose another embodiment by adding, adding, deleting, or modifying elements within the scope of the same spirit, but this also belongs to the scope of the present invention. I will say.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 인덕터 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.An inductor of a semiconductor device and a method of manufacturing the same according to embodiments will be described in detail with reference to the accompanying drawings. Hereinafter, when referred to as "first", "second", and the like, this is not intended to limit the members but to show that the members are divided and have at least two. Thus, when referred to as "first", "second", etc., it is apparent that a plurality of members are provided, and each member may be used selectively or interchangeably. In addition, the size (dimensions) of each component of the accompanying drawings are shown in an enlarged manner to help understanding of the invention, the ratio of the dimensions of each of the illustrated components may be different from the ratio of the actual dimensions. In addition, not all components shown in the drawings are necessarily included or limited to the present invention, and components other than the essential features of the present invention may be added or deleted. In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure is "on / above / over / upper" of the substrate, each layer (film), region, pad or patterns or In the case described as being formed "down / below / under / lower", the meaning is that each layer (film), region, pad, pattern or structure is a direct substrate, each layer (film), region, It may be interpreted as being formed in contact with the pad or patterns, or may be interpreted as another layer (film), another region, another pad, another pattern, or another structure formed in between. Therefore, the meaning should be determined by the technical spirit of the invention.
도 1은 실시예에 따른 인덕터를 보여주는 상면도이고, 도 2는 도 1의 'a' 영역을 분리하여 보여주는 사시도이다. FIG. 1 is a top view illustrating an inductor according to an embodiment, and FIG. 2 is a perspective view separately showing an area 'a' of FIG. 1.
그리고, 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이고, 도 4는 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line II ′ of FIG. 2, and FIG. 4 is a cross-sectional view taken along the line II-II ′ of FIG. 2.
실시예에 따른 인덕터는 반도체 소자 제조시에 구현할 수 있다. 예를 들어, 상기 반도체 소자는 CMOS 소자, NMOS 소자, PMOS 소자 등이 있다. The inductor according to the embodiment may be implemented at the time of manufacturing a semiconductor device. For example, the semiconductor device may be a CMOS device, an NMOS device, a PMOS device, or the like.
도 1에 도시한 바와 같이, 상기 인덕터(110)는 기판(100) 상에 형성된 금속 배선으로 구현될 수 있으며, 상기 금속 배선은 나선 모양으로 형성될 수 있다. 예를 들어, 상기 금속 배선은 평면상에서 보았을 때, 태엽 형상 또는 코일 형상으로 형성될 수 있다. 구체적으로, 상기 금속 배선은 중간에서 끊어짐 없이 하나로 길게 형성되며, 태엽 형상으로 감긴 형상을 갖는다. 상기 금속 배선은 나선 형태이면서 여러 개의 절곡부를 가질 수도 있다.As shown in FIG. 1, the
상기 기판은 반도체 기판일 수도 있고, 절연막일 수도 있으며, 상기 기판에는 여러가지 반도체 구조물들이 형성되어 있을 수 있다.The substrate may be a semiconductor substrate or an insulating film, and various semiconductor structures may be formed on the substrate.
상기 인덕터는 상기 반도체 소자 제조를 위한 금속 배선 형성 공정, 비아 형성 공정 등으로 형성될 수 있다.The inductor may be formed by a metal wiring forming process, a via forming process, or the like for manufacturing the semiconductor device.
도 2 내지 도 4에 도시한 바와 같이, 인덕터(110)는 하부 배선(111), 비아 배선(115), 상부 배선(112)으로 이루어진다.As shown in FIGS. 2 to 4, the
상기 비아 배선은 상기 하부 배선과 상기 상부 배선 사이에 개재된 층간 절연막(120) 내에 형성된 것으로 상기 하부 배선과 상기 상부 배선에 각각 접촉되어 형성된다.The via wiring is formed in the
상기 하부 배선, 상부 배선 및 상기 비아 배선은 Al, Cu, Ti, Ta, W 및 이들의 합금으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The lower wiring, the upper wiring and the via wiring may include at least one selected from the group consisting of Al, Cu, Ti, Ta, W, and alloys thereof.
상기 하부 배선, 상기 상부 배선 및 상기 비아 배선의 길이는 서로 동일할 수 있다.The lower wiring, the upper wiring and the via wiring may have the same length.
상기 하부 배선 및 상기 상부 배선의 폭은 서로 동일할 수 있다.Widths of the lower interconnection and the upper interconnection may be the same.
상기 비아 배선은 상기 하부 배선 및 상기 상부 배선의 폭보다 작게 형성되며, 상기 비아 배선은 상기 하부 배선 및 상기 상부 배선의 모서리를 따라 형성될 소 있다.The via wiring may be formed to be smaller than the width of the lower wiring and the upper wiring, and the via wiring may be formed along edges of the lower wiring and the upper wiring.
예를 들어, 상기 비아 배선은 상기 하부 배선 및 상기 상부 배선의 길이 방향의 양 모서리를 따라 서로 이격된 제 1 및 제 2 비아 배선으로 이루어질 수 있다. For example, the via wires may be formed of first and second via wires spaced apart from each other along both edges of the lower wire and the upper wire in the longitudinal direction.
상기 제 1 및 제 2 비아 배선 사이에는 층간 절연막 물질이 형성되어 있다.An interlayer insulating film material is formed between the first and second via wirings.
상기 제 1 및 제 2 비아 배선은 상기 하부 배선이 형성된 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부 배선의 일부를 노출시키는 비아를 형성한 후, 상기 비아에 금속 물질을 매립함으로써 형성할 수 있다.The first and second via wirings are formed by forming an interlayer insulating film on a substrate on which the lower wiring is formed, forming a via exposing a portion of the lower wiring in the interlayer insulating film, and then filling a metal material in the via. can do.
상기 하부 배선, 상기 비아 배선 및 상기 상부 배선으로 상기 인덕터의 금속 배선의 표면적이 증가하여 인덕터의 충실도를 향상시킬 수 있다.The surface area of the metal wiring of the inductor may be increased by the lower wiring, the via wiring and the upper wiring, thereby improving the fidelity of the inductor.
초고주파에서 인덕터의 금속 배선은 표피 효과가 발생하게 되는데, 이 표피 효과란 금속과 같은 도체에 고주파 전류를 인가 시 전류가 도체의 표면 부근으로만 흐르는 현상을 말한다. 이와 같은 표피 효과가 발생하는 이유는 도체를 흐르는 전류의 방향이 급속히 변화하기 때문에 도체 내부에 유도기전력이 발생하여, 도체의 중심부에 전류를 흐르기 어렵게 하기 때문이다. 표피 효과 발생시 전류가 도체 내부로 침투할 수 있는 두께를 표피두께라고 하며, 다음과 같은 수학식으로 표현된다.At very high frequencies, the metal wiring of the inductor has a skin effect, which is a phenomenon in which a current flows only near the surface of a conductor when a high frequency current is applied to a conductor such as metal. This skin effect occurs because the direction of the current flowing through the conductor changes rapidly, causing induced electromotive force inside the conductor, making it difficult to flow the current in the center of the conductor. The thickness that the current can penetrate into the conductor when the skin effect occurs is called the skin thickness, and is expressed by the following equation.
(δ:표피두께, f:주파수, μ0:진공에서의 투자율, σ:도체의 전도도)(δ: skin thickness, f: frequency, μ 0 : permeability in vacuum, σ: conductivity of conductor)
도체의 저항은 그 도체의 길이와 단면적에 대해 일정한 관계를 가진다. 그 관계는 다음과 같다.The resistance of a conductor has a constant relationship with its length and cross-sectional area. The relationship is as follows.
R = L / A R = L / A
(R:도체의 저항, L:도체의 길이, A:도체의 단면적)(R: resistance of conductor, L: length of conductor, A: cross-sectional area of conductor)
인덕터의 충실도(Quality Factor)는 저장된 에너지와 손실된 에너지의 비로서 다음과 같은 수식으로 표현된다.The quality factor of an inductor is a ratio of stored energy and lost energy, which is expressed by the following equation.
충실도(Quality Factor) = 저장된 에너지 / 소모된 에너지Fidelity Factor = stored energy / consumed energy
= 인덕턴스에 의해 저장된 에너지 / 저항에 의해 소모된 에너지 = Energy stored by inductance / energy consumed by resistance
따라서, 상기와 같은 수식들을 통해서 인덕터의 충실도를 향상시키기 위해서는, 저항에 의해 소모된 에너지를 줄여야 하며, 저항을 줄이기 위해서는 도체의 단면적을 넓혀 표피두께를 줄여야 함을 알 수 있다.Therefore, in order to improve the fidelity of the inductor through the above equations, it can be seen that the energy consumed by the resistor should be reduced, and in order to reduce the resistance, the thickness of the skin should be reduced by increasing the cross-sectional area of the conductor.
실시예에 따른 인덕터는 하부 배선, 비아 배선 및 상부 배선을 이용하여 단면적을 넓혀 표피두께를 줄임으로써 인덕터의 충실도를 향상시킬 수 있다.The inductor according to the embodiment can improve the fidelity of the inductor by reducing the skin thickness by increasing the cross-sectional area using the lower wiring, the via wiring and the upper wiring.
도 5는 인덕터의 다른 실시예로서, 인덕터의 금속 배선의 일부를 보여주는 사시도이고, 도 6은 도 5의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.FIG. 5 is a perspective view illustrating a part of metal wiring of the inductor as another embodiment of the inductor, and FIG. 6 is a cross-sectional view taken along line III-III ′ of FIG. 5.
도 5 및 도 6에 도시한 바와 같이, 인덕터(210)는 적어도 두개의 하부 배선들(211)과, 상기 하부 배선들(211)을 덮는 상부 배선(212)으로 이루어진다.As shown in FIGS. 5 and 6, the
상기 하부 배선들은 서로 이격되어 배치되며, 상기 하부 배선들 사이의 이격 공간에는 절연 물질(220)이 채워져 있다.The lower interconnections are spaced apart from each other, and the insulating
상기 하부 배선들 사이에 절연 물질을 채우는 방법은 여러가지가 있을 수 있으나, 화학적기계적연마(CMP) 공정을 이용하여 형성할 수 있다.There may be various methods for filling the insulating material between the lower interconnections, but may be formed using a chemical mechanical polishing (CMP) process.
즉, 상기 하부 배선들이 형성된 상기 기판 상에 절연막을 충분한 두께로 덮는다. 상기 절연막을 화학적기계적연마 공정으로 상기 하부 배선들의 상면이 노출될때까지 연마한다. 이로써, 상기 하부 배선들 사이의 이격 공간에 절연 물질을 형성할 수 있다.That is, an insulating film is covered with a sufficient thickness on the substrate on which the lower wirings are formed. The insulating layer is polished by a chemical mechanical polishing process until the upper surfaces of the lower interconnections are exposed. As a result, an insulating material may be formed in the spaced spaces between the lower interconnections.
상기 하부 배선들과 상기 상부 배선은 서로 접촉되어 전기적으로 연결된다.The lower lines and the upper line are in contact with each other and electrically connected.
상기 하부 배선들의 폭은 상기 상부 배선의 폭보다 작다.The width of the lower interconnections is smaller than the width of the upper interconnections.
상기 하부 배선들의 폭의 총합은 상기 상부 배선의 폭보다 작을 수 있다.The sum of the widths of the lower interconnections may be smaller than the width of the upper interconnections.
상기 하부 배선들의 길이는 상기 상부 배선의 길이와 일치한다.The length of the lower interconnections coincides with the length of the upper interconnections.
상기 하부 배선들 및 상부 배선은 Al, Cu, Ti, Ta, W 및 이들의 합금으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.The lower interconnections and the upper interconnections may include at least one selected from the group consisting of Al, Cu, Ti, Ta, W, and alloys thereof.
상기 하부 배선들의 이격 공간은 상기 인덕터 금속 배선에 형성된 요철과 같은 형상을 가지므로 전체적인 유효 표면적을 증가시켜 표피 효과를 감소시킨다.Since the space between the lower interconnections has a shape like the unevenness formed in the inductor metal interconnection, the overall effective surface area is increased to reduce the skin effect.
인덕터는 금속 배선이 나선 형태로 회전하여 형성되는데, 금속 배선의 회전 수가 증가할수록 인접한 두 금속 배선간의 간섭이 커져 전류가 배선의 바깥 쪽으로 쏠림으로써 고주파 저항이 증가하는 현상이 발생될 수 있으나, 실시예에 따른 인덕 터는 하부 배선과 상부 배선 사이의 절연층을 생략하고 상부 배선 아래에 작은 폭의 하부 배선들을 이격하여 배치함으로써 전류 쏠림을 줄여 고주파 저항 증가 현상을 방지할 수 있다.The inductor is formed by rotating metal wires in a spiral form. As the number of turns of the metal wires increases, interference between two adjacent metal wires increases, so that a high frequency resistance may increase due to a current being drawn out of the wires. The inductor according to the present invention can reduce the current draw by omitting the insulating layer between the lower wiring and the upper wiring and spaced apart the lower wirings below the upper wiring to prevent the increase of the high frequency resistance.
따라서, 실시예에 따른 인덕터는 금속 배선의 표피 효과와 근접 효과에 의한 인덕터 충실도 저하를 방지할 수 있다.Therefore, the inductor according to the embodiment can prevent the inductor fidelity degradation due to the skin effect and the proximity effect of the metal wiring.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiments, which are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains are not exemplified above without departing from the essential characteristics of the present invention. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment of the present invention can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.
도 1은 일 실시예에 따른 인덕터를 보여주는 상면도이다. 1 is a top view illustrating an inductor according to an embodiment.
도 2는 도 1의 'a' 영역을 분리하여 보여주는 사시도이다. FIG. 2 is a perspective view separately showing an area 'a' of FIG. 1.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다. 3 is a cross-sectional view taken along the line II ′ of FIG. 2.
도 4는 도 2의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.4 is a cross-sectional view taken along the line II-II 'of FIG. 2.
도 5는 다른 실시예에 따른 인덕터의 금속 배선의 일부를 보여주는 사시도이다. 5 is a perspective view illustrating a portion of a metal wire of an inductor according to another embodiment.
도 6은 도 5의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.FIG. 6 is a cross-sectional view taken along line III-III ′ of FIG. 5.
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