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KR100911900B1 - Semiconductor device - Google Patents

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KR100911900B1
KR100911900B1 KR1020070023981A KR20070023981A KR100911900B1 KR 100911900 B1 KR100911900 B1 KR 100911900B1 KR 1020070023981 A KR1020070023981 A KR 1020070023981A KR 20070023981 A KR20070023981 A KR 20070023981A KR 100911900 B1 KR100911900 B1 KR 100911900B1
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강길옥
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주식회사 하이닉스반도체
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Abstract

본 발명은 제1 데이터라인에 실린 데이터를 제2 데이터라인 쌍에 전달하며, 영역별로 그룹핑된 다수의 데이터라인 구동수단과, 상기 제2 데이터라인 쌍을 프리차지하기 위한 리셋신호를 해당 그룹에 대응하는 지연시간만큼 지연시켜 출력하기 위한 지연수단을 구비하는 반도체 소자를 제공한다.The present invention transfers data carried on a first data line to a second data line pair, and includes a plurality of data line driving means grouped by regions and a reset signal for precharging the second data line pair to the corresponding group. Provided is a semiconductor device having a delay means for delaying and outputting a delay time.

라이트 드라이버, 프리차지, 로컬 입출력 라인 Light Driver, Precharge, Local I / O Line

Description

반도체 소자{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

도 1은 일반적인 반도체 소자의 일부 내부구성을 설명하기 위한 블록도. 1 is a block diagram for explaining a part of internal structure of a general semiconductor device.

도 2는 도 1의 라이트 드라이버를 설명하기 위한 회로도.FIG. 2 is a circuit diagram for describing the write driver of FIG. 1. FIG.

도 3은 본 발명에 따른 반도체 소자의 일부 내부구성을 설명하기 위한 블록도.3 is a block diagram for explaining a part of internal configuration of a semiconductor device according to the present invention.

도 4는 본 발명에 따라 코어전류의 전류소모를 나타내기 위한 그래프.Figure 4 is a graph for showing the current consumption of the core current in accordance with the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

180 : 코어 회로 300 : 라이트 드라이버180: core circuit 300: light driver

320 : 지여부 320: Whether or not

GIO_BUS : 글로벌 입출력 버스GIO_BUS: Global I / O Bus

LIO_BUS : 로컬 입출력 버스LIO_BUS: Local I / O Bus

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 버스의 프리차지(precharge) 동작에 관한 것으로, 더 자세히는 로컬 입출력 버스의 프리차지 동작에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to precharge of data buses, and more particularly to precharge of local input / output buses.

반도체 소자 중 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 다수개의 메모리 뱅크로 구성되고, 각각의 메모리 뱅크는 메모리 셀(cell)들의 집합으로 구성되는 것이 일반적이다. 여기서, 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크에 데이터를 입/출력하기 위해 구성된 영역을 페리영역이라 한다. 쓰기(write) 동작시 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버(write driver)를 통해 코어영역 내부로 입력되고, 읽기(read) 동작시 출력할 데이터는 코어영역 경계에 위치하는 입출력 감지 증폭기를 통해 페리영역으로 출력된다. 그리고, 통상적으로 데이터 입출력 핀과 라이트 드라이버 및 입출력 감지 증폭기에 연결된 데이터 버스를 글로벌 입출력 버스(GIO_BUS)라 하며, 라이트 드라이버 및 입출력 감지 증폭기와 코어영역 내부와 연결되는 데이터 버스를 로컬 입출력 버스(LIO_BUS)라고 한다.Among semiconductor devices, semiconductor memory devices including DDR SDRAM (Double Data Rate Synchronous DRAM) are generally composed of a plurality of memory banks, and each memory bank is composed of a set of memory cells. The region in which the memory bank is located is called a core region, and the region configured for inputting / outputting data into the memory bank is called a ferry region. Data transferred from the ferry area during write operation is input into the core area through a write driver located at the core area boundary, and data to be output during read operation is located at the core area boundary. Output to the ferry area through input and output sense amplifiers. In general, a data bus connected to a data input / output pin, a write driver, and an input / output sense amplifier is called a global input / output bus (GIO_BUS). It is called.

한편, 최근의 반도체 메모리 소자 스펙(spec)은 입출력 데이터가 별도로 설정된 데이터 옵션(data option)에 따라 특정 입출력 핀을 통해서만 출력되는 것을 요구하고 있다. 이에 따르면, 만약 16개의 입출력 핀을 가지는 반도체 메모리 소자의 경우, x16 데이터 옵션이 설정되면 16개의 입출력 핀을 통해 데이터가 입출력되고, x8 데이터 옵션이 설정되면 8개의 입출력 핀을 통해 데이터가 입출력되며, x4 데이터 옵션이 설정되면, 4개의 입출력 핀을 통해 데이터가 입출력된다.On the other hand, the recent semiconductor memory device specification (spec) requires that the input and output data is output only through a specific input and output pin according to the data option (data option) set separately. According to this, in case of a semiconductor memory device having 16 input / output pins, data is inputted and outputted through 16 input / output pins when the x16 data option is set, and data is inputted and outputs through 8 input / output pins when the x8 data option is set. When the x4 data option is set, data is input and output through the four input and output pins.

도 1은 일반적인 반도체 소자의 일부 내부구성을 설명하기 위한 블록도로서, 특히, DDR2 SDRAM을 예로 들어 설명하기로 한다. 참고로, DDR2 SDRAM은 x16 데이터 옵션이 가능하며 4-비트 프리페치(prefetch) 방식을 사용하고 있다. 때문에, 데이터 옵션 16 × 프리페치 수 4인 64개의 라이트 드라이버(100)를 구비한다.FIG. 1 is a block diagram for explaining a part of an internal structure of a general semiconductor device. In particular, a description will be given using DDR2 SDRAM as an example. For reference, DDR2 SDRAM is available with x16 data options and uses 4-bit prefetch. For this reason, 64 write drivers 100 having a data option of 16 x prefetch number 4 are provided.

도 1을 참조하면, 64개의 라이트 드라이버(100)는 각각 글로벌 입출력 버스(GIO_BUS)와 로컬 입출력 버스(LIO_BUS) 사이에 연결되어 있다. 여기서, 로컬 입출력 버스(LIO_BUS)는 다수의 로컬 입출력 라인 쌍(LIO, /LIO)을 구비하고 있으며, 각각의 로컬 입출력 라인 쌍(LIO, /LIO)은 대응하는 라이트 드라이버와 연결되어 있다. 다시 말하면, 제1 로컬 입출력 라인 쌍(LIO1, /LIO1)은 제1 라이트 드라이버(101)와 연결되고, 제2 로컬 입출력 라인 쌍(LIO2, /LIO2)은 제2 라이트 드라이버(102)와 연결되며, 제64 로컬 입출력 라인 쌍(LIO64, /LIO64)은 제64 라이트 드라이버(164)와 연결된다. 그리고, 각 라이트 드라이버(101, 102, ... , 164)는 동일한 리셋 신호(RST)에 응답하여 각 라이트 드라이버(101, 102, ... , 164)에 대응되는 로컬 입출력 라인을 리셋(reset) 시킨다.Referring to FIG. 1, 64 write drivers 100 are connected between a global input / output bus GIO_BUS and a local input / output bus LIO_BUS, respectively. Here, the local I / O bus LIO_BUS includes a plurality of local I / O line pairs LIO and / LIO, and each local I / O line pair LIO and / LIO is connected to a corresponding write driver. In other words, the first local input / output line pairs LIO1 and / LIO1 are connected to the first write driver 101, and the second local input / output line pairs LIO2 and / LIO2 are connected to the second write driver 102. The 64 th local input / output line pair LIO64 and / LIO64 are connected to the 64 th write driver 164. Each write driver 101, 102, ..., 164 resets a local input / output line corresponding to each write driver 101, 102, ..., 164 in response to the same reset signal RST. )

여기서, 리셋은 로컬 입출력 라인(LIO, /LIO)의 프리차지 동작을 의미하며, 이 프리차지 동작은 쓰기 동작을 하기 위한 준비 동작이다. 즉, 글로벌 입출력 버스(GIO_BUS)를 통해 입력된 데이터에 의해 라이트 드라이버(100)가 구동되기 전에 리셋 신호(RST)가 활성화(enalbe)되어 로컬 입출력 버스(LIO_BUS)를 프리차지시켜 준다. 이후, 리셋 신호(RST)가 비활성화(disable)되고 로컬 입출력 버스(LIO_BUS)는 글로벌 입출력 버스(GIO_BUS)에 인가된 데이터에 따라 논리레벨값을 가지게 되 며 그 값들은 코어회로(180)에 입력된다.Here, the reset means a precharge operation of the local input / output lines LIO and / LIO, and this precharge operation is a preparation operation for a write operation. That is, the reset signal RST is activated before the write driver 100 is driven by data input through the global input / output bus GIO_BUS to precharge the local input / output bus LIO_BUS. Thereafter, the reset signal RST is disabled and the local input / output bus LIO_BUS has a logic level value according to data applied to the global input / output bus GIO_BUS, and the values are input to the core circuit 180. .

도 1의 라이트 드라이버(100)에 대한 설명은 도 2를 통해 하도록 한다. 설명의 편의를 위해 도 2에서는 라이트 드라이버(100) 중 제1 라이트 드라이버(101)를 대표하여 설명하기로 한다.The description of the write driver 100 of FIG. 1 will be made with reference to FIG. 2. For convenience of description, in FIG. 2, the first write driver 101 of the write driver 100 will be described.

도 2에는 리셋 신호(RST)에 응답하여 제1 로컬 입출력 라인 쌍(LIO1, /LIO1)을 코어전압단(VCORE)의 전압레벨로 프리차지시켜 주기 위한 프리차징부(200)와, 글로벌 입출력 버스(GIO_BUS)를 통해 전달되는 데이터에 대응하는 제1 및 제2 구동제어신호(CTR_PD1, CTR_PD2)에 응답하여 제1 로컬 입출력 라인 쌍(LIO1, /LIO1)을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동부(210)가 도시되어 있다.2 shows a precharging unit 200 for precharging the first local input / output line pairs LIO1 and / LIO1 to the voltage level of the core voltage terminal VCORE in response to the reset signal RST, and a global input / output bus. Pull-up / pull-down driving unit for driving pull-up / pull-down of the first local input / output line pair LIO1 and / LIO1 in response to the first and second driving control signals CTR_PD1 and CTR_PD2 corresponding to data transmitted through the GIO_BUS. 210 is shown.

프리차지 동작시 리셋 신호(RST)는 논리'로우'(low)로 활성화되고, 프리차징부(200)의 3개의 PMOS 트랜지스터(PM1, PM2, PM3)가 턴 온(turn on)되어 제1 로컬 입출력 라인 쌍(LIO, /LIO)은 코어전압단(VCORE)의 전압레벨로 프리차지된다. 이후 쓰기 동작시 리셋 신호(RST)는 논리'하이'(high)로 비활성화되고, 글로벌 입출력 버스(GIO_BUS)를 통해 전달된 데이터에 따라 제1 로컬 입출력 라인 쌍(LIO1, /LIO1)은 풀업/풀다운 구동부(210)에 의해 구동되는데, 예컨대, 글로벌 데이터 버스(GIO_BUS)에 인가된 데이터가 논리'로우'인 경우 제1 구동제어신호(CTR_PD1)가 논리'하이'가 되고 제2 구동제어신호(CTR_PD2)가 논리'로우'가 된다고 가정하면, 정 제1 로컬 입출력 라인(LIO1)은 접지전압단(VSS)의 전압레벨로 구동되고 부 제1 로컬 입출력 라인(/LIO1)은 코어전압단(VCORE)의 전압레벨로 구동된다. 반대로, 글로벌 데이터 버스(GIO_BUS)에 인가된 데이터가 논리'하이'인 경우 제1 구동제어신 호(CTR_PD1)가 논리'로우'가 되고 제2 구동제어신호(CTR_PD2)가 논리'하이'가 된다고 가정하면, 정 제1 로컬 입출력 라인(LIO1)은 코어전압단(VCORE)의 전압레벨로 구동되고 부 제1 로컬 입출력 라인(/LIO1)은 접지전압단(VSS)의 전압레벨로로 구동된다.In the precharge operation, the reset signal RST is activated at a logic 'low', and the three PMOS transistors PM1, PM2, and PM3 of the precharge unit 200 are turned on to turn on the first local. The input / output line pairs LIO and / LIO are precharged to the voltage level of the core voltage terminal VCORE. After the write operation, the reset signal RST is deactivated to logic 'high', and the first local I / O line pair LIO1 and / LIO1 are pulled up and pulled down according to the data transmitted through the global I / O bus GIO_BUS. For example, when the data applied to the global data bus GIO_BUS is logic 'low', the first driving control signal CTR_PD1 becomes logic 'high' and the second driving control signal CTR_PD2 is driven by the driver 210. Is assumed to be logic 'low', the positive first local I / O line LIO1 is driven at the voltage level of the ground voltage terminal VSS and the sub-local local I / O line / LIO1 is the core voltage terminal VCORE. It is driven at the voltage level of. On the contrary, when the data applied to the global data bus GIO_BUS is logic 'high', the first drive control signal CTR_PD1 becomes logic 'low' and the second drive control signal CTR_PD2 becomes logic 'high'. Assuming that the first local input / output line LIO1 is driven to the voltage level of the core voltage terminal VCORE and the sub-first local input / output line / LIO1 is driven to the voltage level of the ground voltage terminal VSS.

다시 도 1과 도 2를 참조하면 상술한 바와 같이, 프리차지 동작은 쓰기 동작을 하기 위한 준비 동작이다. 때문에, 쓰기 동작 이후에 로컬 입출력 라인 쌍(LIO, /LIO)이 서로 상반되는 논리 레벨을 가지게 되고 다음 쓰기 동작을 하기 위해서 프리차지 동작이 수행되어야 한다. 그래서, 64개의 라이트 드라이버(100)의 프리차징부(200)는 리셋 신호(RST)에 응답하여 각각 연결된 로컬 입출력 라인 쌍(LIO, /LIO)을 동시에 코어전압단(VCORE)의 전압레벨로 프리차지시킨다. 이와 같은 상황에서, 코어전압단(VCORE)에서 생성되는 코어전류를 급격하게 사용하게 된다. 즉, 프리차지 동작시 피크 전류(peak current)가 증가하게 된다.1 and 2, as described above, the precharge operation is a preparation operation for a write operation. Therefore, after the write operation, the local input / output line pairs LIO and / LIO have opposite logic levels, and a precharge operation must be performed to perform the next write operation. Thus, the precharging unit 200 of the 64 write drivers 100 simultaneously pre-connects the connected local input / output line pairs LIO and / LIO to the voltage level of the core voltage terminal VCORE in response to the reset signal RST. Take it up. In such a situation, the core current generated at the core voltage terminal VCORE is suddenly used. That is, the peak current increases during the precharge operation.

한편, 라이트 드라이버의 개수는 SDRAM의 동작 능력에 따라 결정된다. DDR3 SDARM의 경우 x16 데이터 옵션이 가능하고 8-비트 프리페치 방식을 사용함으로서 128개의 라이트 드라이버가 필요로 할 것이고 그에 대응하는 로컬 입출력 라인 쌍(LIO, /LIO) 역시 필요로 할 것이다. 결국, 로컬 입출력 라인 쌍(LIO, /LIO)을 프리차지하는데 사용되는 코어전류는 더욱 급격히 증가할 것이며, 더 나아가 프리차지를 하여야 하는 로컬 입출력 라인(LIO, /LIO)의 개수가 증가하면 증가할수록 급격하게 소모되는 전류는 더욱 증가할 것이고 이는 반도체 소자의 불량을 야기한다.The number of write drivers is determined according to the operating capability of the SDRAM. For the DDR3 SDARM, the x16 data option is available and 8-bit prefetching will require 128 write drivers and corresponding local I / O line pairs (LIO, / LIO). As a result, the core current used to precharge the local input / output line pairs (LIO, / LIO) will increase more rapidly, and further, as the number of local input / output lines (LIO, / LIO) to be precharged increases, increases. The suddenly consumed current will increase further, which causes the failure of the semiconductor device.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 다수의 라이트 드라이버를 영역별로 그룹핑하여 서로 다른 타이밍에 해당 그룹에 대응하는 로컬 입출력 라인 쌍이 프리차지될 수 있는 반도체 소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor device capable of precharging a pair of local input / output lines corresponding to a corresponding group at different timings by grouping a plurality of write drivers by region. There is a purpose.

상기 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 로컬 입출력 버스를 프리차지하는데 있어서 급격한 전류소모를 방지할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.According to another aspect of the present invention for achieving the above object, it is an object of the present invention to provide a semiconductor device that can prevent a sudden current consumption in precharging the local input and output bus.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제1 데이터라인에 실린 데이터를 제2 데이터라인 쌍에 전달하며, 영역별로 그룹핑된 다수의 데이터라인 구동수단과, 상기 제2 데이터라인 쌍을 프리차지하기 위한 리셋신호를 해당 그룹에 대응하는 지연시간만큼 지연시켜 출력하기 위한 지연수단을 구비하는 반도체 소자가 제공된다.According to an aspect of the present invention for achieving the above object, the data carried on the first data line to the second data line pair, a plurality of data line driving means grouped by area and the second data line pair There is provided a semiconductor device having delay means for delaying and outputting a reset signal for precharging by a delay time corresponding to a corresponding group.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제1 데이터라인에 실린 데이터를 제2 데이터라인 쌍에 전달하기 위한 제1 및 제2 데이터라인 구동수단과, 상기 제1 데이터라인 구동수단에 대응하는 제2 데이터라인 쌍을 프리차지하기 위한 제1 리셋신호를 예정된 시간만큼 지연시켜 제2 데이터라인 구동수단에 대응하는 제2 리셋신호를 생성하기 위한 지연수단을 구비하는 반도체 소자가 제공 된다.According to another aspect of the present invention for achieving the above object, the first and second data line driving means for transferring the data carried on the first data line to the second data line pair, and the first data line driving means There is provided a semiconductor device comprising delay means for generating a second reset signal corresponding to a second data line driving means by delaying a first reset signal for precharging a second data line pair corresponding to a predetermined time. .

본 발명에서는 다수의 라이트 드라이버를 영역별로 그룹핑하고, 해당 그룹에 대응하는 지연시간을 가지는 다수의 리셋 신호에 응답하여 해당 그룹에 연결된 로컬 입출력 라인 쌍을 서로 다른 타이밍에 프리차지시켜 줌으로써 급격하게 전류를 소모하던 문제점을 개선할 수 있다.In the present invention, a plurality of write drivers are grouped by region, and in response to a plurality of reset signals having a delay time corresponding to the group, the current is rapidly charged by precharging a pair of local input / output lines connected to the group at different timings. You can improve the problem you are consuming.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3은 본 발명에 따른 반도체 소자의 일부 내부구성을 설명하기 위한 블록도로서, 설명의 편의를 위해 도 1과 동일한 DDR2 SDRAM을 예로 들어 설명하기로 한다. 참고로, DDR2 SDRAM은 x16 데이터 옵션이 가능하며 4-비트 프리페치 방식을 사용하고 있다. 때문에, 데이터 옵션 16 × 프리페치 수 4인 64개의 라이트 드라이버(300)를 구비하며, 도면에는 16개의 라이트 드라이버를 그룹핑하고 대표되는 라이트 드라이버만 도시하였다. 즉, 제1 그룹(301)은 제1 내지 제16 라이트 드라이버를 구비하고, 제2 그룹(303)은 제17 내지 제32 라이트 드라이버를 구비하고, 제3 그룹(305)은 제33 내지 제48 라이트 드라이버를 구비하며, 제4 그룹(307)은 제49 내지 제64 라이트 드라이버를 구비한다.FIG. 3 is a block diagram illustrating a partial internal structure of a semiconductor device according to the present disclosure. For convenience of description, the same DDR2 SDRAM as FIG. 1 will be described as an example. For reference, DDR2 SDRAM is available with x16 data options and uses 4-bit prefetch. Therefore, 64 write drivers 300 having a data option of 16 × prefetch number 4 are provided. In the figure, only 16 write drivers are grouped and only representative light drivers are shown. That is, the first group 301 includes first to sixteenth light drivers, the second group 303 includes seventeenth to thirty-second light drivers, and the third group 305 includes thirty-third to 48th drivers. The write driver is provided, and the fourth group 307 includes the 49th to 64th write drivers.

도 3에는 글로벌 입출력 버스(GIO_BUS)에 실린 데이터를 각각의 로컬 입출력 라인 쌍(LIO, /LIO)에 전달하며 영역별로 그룹핑된 제1 내지 제4 그룹(301, 303, 305, 307)과, 제1 내지 제4 그룹(301, 303, 305, 307)에 대응하는 지연시간만큼 지연시켜 제1 내지 제3 리셋 신호(RST1, RST2, RST3)로서 출력하는 지연부(320)가 도시되어 있다. In FIG. 3, the first to fourth groups 301, 303, 305, and 307, which are grouped by area and transmit data loaded on the global input / output bus GIO_BUS to respective local input / output line pairs LIO and / LIO, The delay unit 320 is delayed by a delay time corresponding to the first to fourth groups 301, 303, 305, and 307 and output as the first to third reset signals RST1, RST2, and RST3.

본 명세서에서는 로컬 입출력 버스(LIO_BUS)를 리셋시키기 위한 리셋 신호(RST)를 생성하는 리셋신호 생성부(310)를 더 구비할 수 있으며, 지연부(320)는 리셋 신호(RST)를 입력으로 하여 제2 그룹(303)에 대응하는 로컬 입출력 라인 쌍을 프리차지 하기 위한 제1 리셋 신호(RST1)를 출력하는 제1 딜레이부(321)와, 제1 리셋 신호(RST1)를 입력으로 하여 제3 그룹(305)에 대응하는 로컬 입출력 라인 쌍을 프리차지 하기 위한 제2 리셋 신호(RST2)를 출력하는 제2 딜레이부(323), 및 제2 리셋 신호(RST2)를 입력으로 하여 제4 그룹(307)에 대응하는 로컬 입출력 라인 쌍을 프리차지 하기 위한 제3 리셋 신호(RST3)를 출력하는 제3 딜레이부(325)를 구비하고 있다. 여기서, 제1 내지 제3 딜레이부(321, 323, 325)는 각각 해당 그룹에 대응하는 지연시간만큼 지연시킬 수 있는 지연소자를 구비한다.The present disclosure may further include a reset signal generator 310 for generating a reset signal RST for resetting the local input / output bus LIO_BUS, and the delay unit 320 may be configured as an input of the reset signal RST. A third delay unit 321 for outputting a first reset signal RST1 for precharging a local input / output line pair corresponding to the second group 303, and a third reset signal RST1 as an input; The second delay unit 323 for outputting the second reset signal RST2 for precharging the local input / output line pair corresponding to the group 305, and the second reset signal RST2 are input as the fourth group ( A third delay unit 325 for outputting a third reset signal RST3 for precharging a local input / output line pair corresponding to 307 is provided. Here, the first to third delay units 321, 323, and 325 include delay elements that can delay the delay time corresponding to the corresponding group, respectively.

다시 말하면, 제1 그룹(301)은 리셋 신호(RST)에 응답하여 제1 로컬 입출력 라인 쌍(LIO1, /LIO1) 내지 제16 로컬 입출력 라인 쌍(LIO16, /LIO16)에 프리차지 동작을 수행하고, 제2 그룹(303)은 제1 리셋 신호(RST1)에 응답하여 제17 로컬 입출력 라인 쌍(LIO17, /LIO17) 내지 제32 로컬 입출력 라인 쌍(LIO32, /LIO32)을 프리차지 동작을 수행하고, 제3 그룹(305)은 제2 리셋 신호(RST2)에 응답하여 제33 로컬 입출력 라인 쌍(LIO33, /LIO33) 내지 제48 로컬 입출력 라인 쌍(LIO48, /LIO48)을 프리차지 동작을 수행하며, 제4 그룹(307)은 제3 리셋 신호(RST3)에 응 답하여 제49 로컬 입출력 라인 쌍(LIO49, /LIO49) 내지 제64 로컬 입출력 라인 쌍(LIO64, /LIO64)을 프리차지 동작을 수행한다.In other words, the first group 301 performs a precharge operation on the first local input / output line pairs LIO1 and / LIO1 to the sixteenth local input / output line pairs LIO16 and / LIO16 in response to the reset signal RST. The second group 303 performs a precharge operation on the seventeenth local input / output line pairs LIO17 and / LIO17 to the 32nd local input / output line pairs LIO32 and / LIO32 in response to the first reset signal RST1. The third group 305 performs a precharge operation on the 33rd local input / output line pairs LIO33 and / LIO33 to the 48th local input / output line pairs LIO48 and / LIO48 in response to the second reset signal RST2. The fourth group 307 performs a precharge operation on the 49 th local I / O line pairs LIO49 and / LIO49 to the 64 th local I / O line pairs LIO64 and / LIO64 in response to the third reset signal RST3. .

한편, 제1 내지 제64 라이트 드라이버 각각의 회로적 구현은 도 2와 실질적으로 동일하다. 예컨대, 제1 라이트 드라이버의 경우 제1 로컬 입출력 라인 쌍(LIO1, /LIO1)을 프리차지하기 위한 프리차징부(200, 도 2 참조)와, 글로벌 입출력 버스(GIO_BUS)를 통해 전달되는 데이터에 대응하는 제1 및 제2 구동제어신호(CTR_PD1, CTR_PD2)에 응답하여 해당 로컬 입출력 라인 쌍(LIO1, /LIO1)을 구동하기 위한 풀업/풀다운 구동부(210)를 구비한다.Meanwhile, the circuit implementation of each of the first to sixty-fourth write drivers is substantially the same as that of FIG. 2. For example, the first write driver corresponds to a precharge unit 200 (see FIG. 2) for precharging the first local input / output line pairs LIO1 and / LIO1 and data transmitted through the global input / output bus GIO_BUS. And a pull-up / pull-down driving unit 210 for driving the corresponding local input / output line pairs LIO1 and / LIO1 in response to the first and second driving control signals CTR_PD1 and CTR_PD2.

여기서, 프리차징부(200)는 코어전압단(VCORE)과 정 로컬 입출력 라인(LIO1) 사이에 소스-드레인 연결되고 리셋 신호(RST)를 게이트 입력받는 제1 PMOS 트랜지스터(PM1)와, 코어전압단(VCORE)과 부 로컬 입출력 라인(/LIO1) 사이에 소스-드레인 연결되고 리셋 신호(RST)를 게이트 입력받는 제2 PMOS 트랜지스터(PM2), 및 정 로컬 입출력 라인(LIO)과 부 로컬 입출력 라인(/LIO) 사이에 소스-드레인 연결되고 리셋 신호(RST)를 게이트 입력받는 제3 PMOS 트랜지스터(PM3)를 구비한다.Here, the precharging unit 200 is source-drain connected between the core voltage terminal VCORE and the positive local input / output line LIO1, and the first PMOS transistor PM1 receives a reset signal RST, and a core voltage. A second PMOS transistor PM2 source-drain connected between the stage VCORE and the sub-local I / O line / LIO1 and receiving a reset signal RST, and a positive local I / O line LIO and a sub-local I / O line A third PMOS transistor PM3 is source-drain connected between the (/ LIO) and gate-input of the reset signal RST.

그래서, 프리차지 동작시 리셋 신호(RST)는 논리'로우'로 활성화되면, 로컬 입출력 라인 쌍(LIO, /LIO)은 코어전압단(VCORE)의 전압레벨로 프리차지된다. 이후 쓰기 동작시 리셋 신호(RST)는 논리'하이'로 비활성화되고, 글로벌 입출력 버스(GIO_BUS)를 통해 전달된 데이터에 따라 로컬 입출력 라인 쌍(LIO1, /LIO1)이 풀업/풀다운 구동부(210)에 의해 구동된다.Thus, when the reset signal RST is activated to logic 'low' during the precharge operation, the local input / output line pairs LIO and / LIO are precharged to the voltage level of the core voltage terminal VCORE. After the write operation, the reset signal RST is deactivated to logic 'high', and the local input / output line pairs LIO1 and / LIO1 are applied to the pull-up / pull-down driving unit 210 according to data transmitted through the global input / output bus GIO_BUS. Driven by.

다시 도 3을 참조하면, 프리차지 동작시 리셋 신호(RST)가 활성화되어 제1 그룹(301)에 연결된 로컬 입출력 라인 쌍을 프리차지 시키고, 제2 그룹(303)에 대응하는 지연시간 이후 제1 리셋 신호(RST1)가 활성화되어 제2 그룹(303)에 연결된 로컬 입출력 라인 쌍을 프리차지 시키고, 제3 그룹(305)에 대응하는 지연시간 이후 제2 리셋 신호(RST2)가 활성화되어 제3 그룹(305)에 연결된 로컬 입출력 라인 쌍을 프리차지 시키며, 제4 그룹(307)에 대응하는 지연시간 이후 제3 리셋 신호(RST3)가 활성화되어 제4 그룹(307)에 연결된 로컬 입출력 라인 쌍을 프리차지 시킨다. 결국, 제1 내지 제4 그룹(301, 303, 305, 307)의 프리차지 동작 타이밍이 서로 다르기 때문에 급격한 코어 전류 소모를 방지할 수 있다.Referring to FIG. 3 again, during the precharge operation, the reset signal RST is activated to precharge the local input / output line pairs connected to the first group 301 and after the delay time corresponding to the second group 303, the first signal. The reset signal RST1 is activated to precharge the local input / output line pairs connected to the second group 303, and after the delay time corresponding to the third group 305, the second reset signal RST2 is activated to the third group. Precharges the local input / output line pair connected to the 305, and after the delay time corresponding to the fourth group 307, the third reset signal RST3 is activated to pre-free the local input / output line pair connected to the fourth group 307. To occupy. As a result, since the precharge operation timings of the first to fourth groups 301, 303, 305, and 307 are different from each other, abrupt core current consumption can be prevented.

도 4는 본 발명에 따라 코어전류의 전류소모를 나타내기 위한 그래프이다.4 is a graph showing the current consumption of the core current according to the present invention.

도 4에는 프리차지 동작시 종래의 구성으로 라이트 드라이버에 의해 소모되던 전류를 나타낸 그래프(I_OLD)와 본 발명에 따른 구성으로 라이트 드라이버에 의해 소모되는 전류를 나타낸 그래프(I_NEW)가 도시되어 있다. 종래에는 로컬 입출력 버스(LIO_BUS)를 동일한 리셋 신호(RST)에 응답하여 프리차지 하기 때문에 전류 소모가 급격한 것을 볼 수 있다. 하지만, 본 발명에 따르면, 로컬 입출력 버스(LIO_BUS)에 연결된 다수의 라이트 드라이버(300)를 제1 내지 제4 그룹(301, 303, 305, 307)으로 그룹핑하고 서로 활성화 시점이 다른 리셋 신호(RST, RST1, RST2, RST3)에 응답하여 프리차지 되기 때문에 전류 소모가 급격하지 않은 것을 볼 수 있다. 즉, 피크 전류(peak current)가 증가하는 문제점을 방지 할 수 있다.4 is a graph I_OLD showing the current consumed by the light driver in the conventional configuration during the precharge operation, and a graph I_NEW showing the current consumed by the write driver in the configuration according to the present invention. Conventionally, since the local input / output bus LIO_BUS is precharged in response to the same reset signal RST, it can be seen that current consumption is sharp. However, according to the present invention, the plurality of write drivers 300 connected to the local input / output bus LIO_BUS are grouped into the first to fourth groups 301, 303, 305, and 307, and the reset signals RST having different activation points are different from each other. , RST1, RST2, and RST3 are precharged in response to the current consumption. That is, it is possible to prevent the problem that the peak current (peak current) increases.

다시 말하면, 본 발명에서는 두 개 이상의 로컬 입출력 라인 쌍에 프리차지 동작을 하기 위한 두 개의 라이트 드라이버 중 어느 하나를 리셋 신호에 응답하여 먼저 구동하고 리셋 신호를 예정된 시간만큼 지연시켜 다른 라이트 드라이버를 구동함으로써, 피크 전류를 줄여 주었다.In other words, in the present invention, by first driving any one of two write drivers for precharging two or more local input / output line pairs in response to a reset signal, and delaying the reset signal by a predetermined time to drive another write driver. The peak current is reduced.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예를 들면, 전술한 실시예에서는 64개의 라이트 드라이버를 16개씩 4개의 그룹으로 나누고 활성화 타이밍이 다른 리셋 신호를 생성하는 경우를 일예로 들어 설명하였으나, 본 발명은 다수의 라이트 드라이버를 설계자가 원하는 만큼 그룹을 나누고 그룹별로 서로 다른 타이밍에 활성화되는 리셋 신호를 생성하는 경우에서도 적용할 수 있다.For example, in the above-described embodiment, a case in which 64 write drivers are divided into four groups of 16 units each and generating reset signals having different activation timings is described as an example. However, the present invention provides a plurality of write drivers as many as the designer desires. The same applies to dividing groups and generating reset signals that are activated at different timings.

상술한 본 발명은 전류 소모를 효율적으로 할 수 있고, 피크 전류에 의해 발생되는 문제점을 미연에 방지하여 반도체 소자의 안정적이고 신뢰성있는 동작을 확보할 수 있는 효과를 얻을 수 있다.According to the present invention, the current consumption can be efficiently used, and the problems caused by the peak current can be prevented in advance, thereby obtaining an effect of ensuring stable and reliable operation of the semiconductor device.

Claims (16)

제1 데이터라인에 실린 데이터를 제2 데이터라인 쌍에 전달하며, 영역별로 그룹핑된 다수의 데이터라인 구동수단과,A plurality of data line driving means for transferring data carried in the first data line to the second data line pair and grouped by area; 상기 제2 데이터라인 쌍을 프리차지하기 위한 리셋신호를 해당 그룹에 대응하는 지연시간만큼 지연시켜 출력하기 위한 지연수단Delay means for delaying and outputting a reset signal for precharging the second data line pair by a delay time corresponding to a corresponding group; 을 구비하는 반도체 소자.A semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 리셋신호를 생성하기 위한 리셋신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.And a reset signal generation unit for generating the reset signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 지연수단은 상기 그룹핑된 다수의 데이터라인 구동수단 중 적어도 하나 이상에 대응하는 리셋신호를 출력하는 것을 특징으로 하는 반도체 소자.And the delay means outputs a reset signal corresponding to at least one or more of the grouped data line driving means. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 지연수단은,The delay means, 제1 그룹에 대응하는 리셋신호를 입력으로 하여 제2 그룹에 대응하는 리셋신호를 출력하기 위한 제1 딜레이와,A first delay for inputting a reset signal corresponding to the first group and outputting a reset signal corresponding to the second group; 상기 제2 그룹에 대응하는 리셋신호를 입력으로 하여 제3 그룹에 대응하는 리셋신호를 출력하기 위한 제2 딜레이를 구비하는 것을 특징으로 하는 반도체 소자.And a second delay for inputting a reset signal corresponding to the second group and outputting a reset signal corresponding to the third group. 제4항에 있어서,The method of claim 4, wherein 상기 제1 딜레이는 상기 제2 그룹에 대응하는 지연시간을 가지는 것을 특징으로 하는 반도체 소자.And the first delay has a delay time corresponding to the second group. 제4항에 있어서,The method of claim 4, wherein 상기 제2 딜레이는 상기 제3 그룹에 대응하는 지연시간을 가지는 것을 특징으로 하는 반도체 소자.And the second delay has a delay time corresponding to the third group. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 다수의 데이터라인 구동수단은 각각,The plurality of data line driving means, respectively, 상기 제1 데이터라인에 실린 데이터에 따라 상기 제2 데이터라인 쌍을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동부와,A pull-up / pull-down driving unit configured to pull-up / pull-down the second pair of data lines according to data loaded on the first data line; 해당 그룹에 대응하는 리셋신호에 응답하여 상기 제2 데이터라인 쌍을 프리차지하기 위한 프리차징부를 구비하는 것을 특징으로 하는 반도체 소자.And a precharging unit for precharging the second pair of data lines in response to a reset signal corresponding to the corresponding group. 제7항에 있어서,The method of claim 7, wherein 상기 프리차징부는 상기 제2 데이터라인 쌍을 동일한 전압레벨로 구동하는 것을 특징으로 하는 반도체 소자.And the precharging unit drives the second pair of data lines at the same voltage level. 제7항에 있어서,The method of claim 7, wherein 상기 제2 데이터라인 쌍은 정 데이터라인과 부 데이터라인을 구비하는 것을 특징으로 하는 반도체 소자.And the second data line pair includes a positive data line and a sub data line. 제9항에 있어서,The method of claim 9, 상기 프리차징부는,The precharging unit, 전원전압단과 상기 정 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제1 MOS 트랜지스터;A first MOS transistor having a source-drain connected between a power supply voltage terminal and the positive data line and receiving a reset signal corresponding to the corresponding group; 상기 전원전압단과 상기 부 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제2 MOS 트랜지스터; 및A second MOS transistor having a source-drain connected between the power supply voltage terminal and the sub data line and receiving a reset signal corresponding to the corresponding group; And 상기 정 데이터라인과 상기 부 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.And a third MOS transistor connected between the positive data line and the sub data line and source-drain connected to receive a reset signal corresponding to the corresponding group. 제1 데이터라인에 실린 데이터를 제2 데이터라인 쌍에 전달하기 위한 제1 및 제2 데이터라인 구동수단과,First and second data line driving means for transferring data carried in the first data line to the second data line pair; 상기 제1 데이터라인 구동수단에 대응하는 제2 데이터라인 쌍을 프리차지하기 위한 제1 리셋신호를 예정된 시간만큼 지연시켜 제2 데이터라인 구동수단에 대응하는 제2 리셋신호를 생성하기 위한 지연수단Delay means for generating a second reset signal corresponding to the second data line driving means by delaying the first reset signal for precharging the second data line pair corresponding to the first data line driving means by a predetermined time; 을 구비하는 반도체 소자.A semiconductor device comprising a. 제11항에 있어서,The method of claim 11, 상기 제1 리셋신호를 생성하기 위한 리셋신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 소자.And a reset signal generator for generating the first reset signal. 제11항 또는 제12항에 있어서,The method according to claim 11 or 12, wherein 상기 제1 및 제2 데이터라인 구동수단은 각각,The first and second data line driving means, respectively, 상기 제1 데이터라인에 실린 데이터에 따라 상기 제2 데이터라인 쌍을 풀업/풀다운 구동하기 위한 풀업/풀다운 구동부와,A pull-up / pull-down driving unit configured to pull-up / pull-down the second pair of data lines according to data loaded on the first data line; 해당 데이터라인 구동수단에 대응하는 리셋신호에 응답하여 상기 제2 데이터라인 쌍을 프리차지하기 위한 프리차징부를 구비하는 것을 특징으로 하는 반도체 소자.And a precharging unit for precharging the second pair of data lines in response to a reset signal corresponding to the data line driving means. 제13항에 있어서,The method of claim 13, 상기 프리차징부는 상기 제2 데이터라인 쌍을 동일한 전압레벨로 구동하는 것을 특징으로 하는 반도체 소자.And the precharging unit drives the second pair of data lines at the same voltage level. 제13항에 있어서,The method of claim 13, 상기 제2 데이터라인 쌍은 정 데이터라인과 부 데이터라인을 구비하는 것을 특징으로 하는 반도체 소자.And the second data line pair includes a positive data line and a sub data line. 제15항에 있어서,The method of claim 15, 상기 프리차징부는,The precharging unit, 전원전압단과 상기 정 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제1 MOS 트랜지스터;A first MOS transistor having a source-drain connected between a power supply voltage terminal and the positive data line and receiving a reset signal corresponding to the corresponding group; 상기 전원전압단과 상기 부 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제2 MOS 트랜지스터; 및A second MOS transistor having a source-drain connected between the power supply voltage terminal and the sub data line and receiving a reset signal corresponding to the corresponding group; And 상기 정 데이터라인과 상기 부 데이터라인 사이에 소스-드레인 연결되고 상기 해당 그룹에 대응하는 리셋신호를 게이트 입력받는 제3 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 소자.And a third MOS transistor connected between the positive data line and the sub data line and source-drain connected to receive a reset signal corresponding to the corresponding group.
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