KR100909543B1

KR100909543B1 - 패킷 데이터 전송을 지원하는 이동통신 시스템에서 제어정보를 송수신하는 방법 및 장치

Info

Publication number: KR100909543B1
Application number: KR1020050007437A
Authority: KR
Inventors: 김영범; 장유지엔; 이주호; 곽용준; 허윤형; 조준영
Original assignee: 삼성전자주식회사
Priority date: 2004-12-01
Filing date: 2005-01-27
Publication date: 2009-07-27
Anticipated expiration: 2025-01-27
Also published as: RU2304840C1; KR20060061199A; RU2005137244A

Abstract

본 발명은 패킷 데이터 서비스를 지원하는 이동통신시스템에 관한 것으로서, 특히 복합 자동 재전송(Hybrid Automatic Repeat Request: HARQ)을 위한 제어정보를 송수신하는 방법 및 장치에 관한 것이다. 본 발명에 따른 이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 송신하는 방법은 상기 제어정보의 오류 검출을 위해 생성된 CRC(Cyclic Redundancy Check code)와 상기 제어정보를 적용할 단말을 식별하기 위한 단말 식별자(UE-ID)를 결합하여, 16비트의 단말 특정 CRC(UE-ID specific CRC)를 생성하는 과정과, 6 비트의 제어정보에 상기 단말 특정 CRC와 8비트의 테일비트를 추가한 후 1/3의 부호율로 부호화하여 90비트의 부호화된 비트들을 생성하는 과정과, 상기 부호화된 비트들을 래이트 매칭 패턴에 따라 래이트 매칭하여, 60비트의 래이트 매칭된 블록을 생성하는 과정과, 상기 래이트 매칭된 블록을 상기 단말에게 전송하는 과정을 포함하며, 여기서 상기 부호화된 비트들의 천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은, {1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함한다.

WCDMA, E-DCH, Rate matching, Convolutional code

Description

패킷 데이터 전송을 지원하는 이동통신 시스템에서 제어정보를 송수신하는 방법 및 장치{METHOD AND APPARATUS FOR TRANSMITTING/RECEIVING CONTROL INFORMATION IN MOBILE TELECOMMUNICATION SYSTEM FOR PACKET DATA TRANSMISSION}

도 1은 E-DCH를 통한 전형적인 데이터 송수신 절차를 나타낸 메시지 흐름도

도 2a와 2b는 각각 부호율 1/3, 1/2인 컨벌루셔널 부호화기를 나타낸 도면

도 3은 본 발명의 바람직한 실시예에 따른 기지국의 송신장치를 나타낸 도면

도 4는 본 발명의 바람직한 실시예에 따른 단말의 수신장치를 나타낸 도면

본 발명은 패킷 데이터 서비스를 지원하는 이동통신시스템에 관한 것으로서, 특히 복합 자동 재전송(Hybrid Automatic Repeat Request: HARQ)을 위한 제어정보를 송수신하는 방법 및 장치에 관한 것이다.

유럽식 이동통신 시스템인 GSM(Global System for Mobile Communications)과 GPRS(General Packet Radio Services)을 기반으로 하고 광대역(Wideband) 부호분할 다중접속(Code Division Multiple Access: 이하 CDMA라 칭함)을 사용하는 제3 세대 이동통신 시스템인 UMTS(Universal Mobile Telecommunication Service) 시스템은, 이동 전화나 컴퓨터 사용자들이 전 세계 어디에 있든지 간에 패킷 기반의 텍스트, 디지털화된 음성이나 비디오 및 멀티미디어 데이터를 2 Mbps 이상의 고속으로 전송할 수 있는 일관된 서비스를 제공한다.

특히 UMTS 시스템에서는 사용자 단말(User Equipment: UE)로부터 기지국(Base Station: BS, Node B)으로의 역방향, 즉 상향링크(Uplink: UL) 통신에 있어서 패킷 전송의 성능을 좀더 향상시킬 수 있도록 향상된 상향링크 전용채널(Enhanced Uplink Dedicated Channel: 이하 EUDCH 또는 E-DCH라 칭함)이라는 전송채널을 사용한다. E-DCH는 보다 안정된 고속의 데이터 전송을 지원하기 위하여, 적응적 변조/부호화(Adaptive Modulation and Coding: AMC), 복합 자동 재전송 요구(Hybrid Automatic Retransmission Request: HARQ), 짧은 TTI(Shorter Transmission Time Interval), 기지국 제어 스케쥴링 등의 기술을 지원한다.

AMC는 기지국과 단말기 사이의 채널 상태에 따라 데이터 채널의 변조방식과 코딩방식을 결정해서, 자원의 사용효율을 높여주는 기술이다. 변조방식과 코딩방식의 조합은 MCS(Modulation and Coding Scheme)라고 하며, 지원 가능한 변조 방식과 코딩 방식에 따라서 여러 가지 MCS 레벨의 정의가 가능하다. 즉, AMC는 MCS의 레벨을 단말과 기지국 사이의 채널 상태에 따라 적응적으로 결정해서, 자원의 사용효율을 높여준다.

HARQ는 초기에 전송된 데이터 패킷에 오류가 발생했을 경우 상기 오류 패킷을 보상해 주기 위해서 초기전송에서 오류가 발생한 패킷을 재전송하는 기법을 의미한다. 짧은 TTI는, 현재 Rel.5의 최소 TTI인 10ms 보다 작은 TTI로 패킷 데이터의 전송을 허용함으로써 재전송 지연시간을 줄여서, 결과적으로 높은 시스템 성능을 가능하게 한다. 현재 상기 짧은 TTI로서 2ms 를 고려하고 있다.

기지국 제어 스케쥴링은, E-DCH를 이용하여 데이터를 전송하는 경우 상향 데이터의 전송 여부 및 가능한 데이터 레이트의 상한치 등을 기지국이 결정하고, 상기 결정된 정보를 단말에게 전송하면, 단말이 상기 스케쥴링 명령을 참조하여 데이터 레이트를 결정하여 E-DCH를 전송하는 방식을 의미한다.

상기 기지국 제어 스케쥴링은 시스템 전체의 성능을 높이기 위해 기지국의 측정 잡음증가(Noise Rise 또는 Rise over thermal: RoT, 이하 RoT) 값이 목표 값을 넘지 않도록 하면서 기지국에서 멀리 있는 단말들에게는 낮은 데이터 전송률을 할당하고, 가까이 있는 단말들에게는 높은 데이터 전송률을 할당하는 방식으로 수행된다. RoT는 기지국이 상향 링크에서 사용하는 무선자원을 나타내며, 하기 <수학식 1>과 같이 정의된다.

RoT = I₀ / N₀

상기에서 I₀은 기지국 전체 수신 대역에서 전력 스펙트럼 밀도(power spectral density)로서 기지국이 수신하는 전체 상향링크 신호의 양을 나타낸다. N₀ 은 기지국의 열잡음 전력 스펙트럼 밀도이다. 따라서, 허용되는 최대 RoT는 기지국이 상향 링크에서 사용할 수 있는 전체 무선자원이 된다. 기지국의 전체 RoT는 셀간 간섭, 음성 트래픽 그리고 E-DCH 트래픽의 합으로 나타내어진다. 기지국 제어 스케쥴링을 사용한다면 여러 단말들이 동시에 높은 데이터 전송율로 패킷 데이터를 전송하는 현상을 방지할 수 있어서 수신 RoT를 목표(target) RoT로 유지하여 수신 성능을 보장할 수 있게 된다.

도 1은 E-DCH를 통한 전형적인 데이터 송수신 절차를 나타낸 흐름도이다. 여기서 단말은 E-DCH를 통해 상향링크 데이터를 송신하며, 기지국은 상기 단말에 대해 기지국 스케줄링을 수행한다.

도 1을 참조하면, 상기 기지국과 단말은 과정(102)에서 E-DCH를 설정한다. 상기 설정은 전용 전송 채널(dedicated transport channel)을 통한 메시지들의 전달 과정을 포함한다. 상기 E-DCH 설정이 이루어지면, 과정(104)에서 단말은 기지국에게 스케쥴링 정보를 알려준다. 상기 스케쥴링 정보로는 상향링크 채널 정보를 알 수 있는 단말 송신 전력 정보 및 여분의 전력 정보, 및 단말의 버퍼에 쌓여 있는 송신되어야 할 데이터들의 양이 될 수 있다.

기지국은 과정(106)에서 여러 단말들로부터 수신되는 스케쥴링 정보를 모니터링 하면서 각 단말들을 스케쥴링한다. 기지국이 상기 단말에게 상향링크 패킷 전송을 허용하려고 결정한 경우 기지국은 단말에게 과정(108)과 같이 스케쥴링 할당(Scheduling Assignment) 정보를 포함하는 스케쥴링 명령(Scheduling Grant)을 전송한다. 상기 스케쥴링 할당 정보에는 최대 허용 데이터 레이트와 허용 타이밍, 또는 이전 데이터 레이트에 대한 증가/유지/감소 정보 등이 포함될 수 있다. 상기 단말은 상기 스케쥴링 할당 정보를 이용하여 과정(110)에서 E-DCH의 전송 형식(E-DCH Transport Format: E-TF)을 결정하고, 과정(112) 및 과정(114)에서 E-TF 정보를 E-DCH 패킷 데이터와 함께 기지국으로 전송한다.

기지국은 과정(116)에서 상기 E-TF 정보와 상기 E-DCH 패킷 데이터에서 오류가 있는지 판단하여, 둘 중 하나라도 오류가 있을 경우 NACK를, 모두 오류가 없을 경우는 ACK를 과정(118)에서 ACK/NACK 채널을 통해 단말에게 전송한다. 상기 과정(118)에서 ACK가 전송되는 경우 단말은 상기 E-DCH 패킷 데이터에 대한 전송이 완료되어 새로운 데이터를 전송하며, NACK가 전송되는 경우 단말은 상기 E-DCH 패킷 데이터를 E-DCH를 통해 재전송 한다.

상기와 같은 환경에서 기지국은 스케쥴링을 효율적으로 수행하기 위하여, 단말의 버퍼상태와 파워 상태와 같은 스케쥴링 정보를 단말로부터 전달 받아서 멀리 있는 단말 또는 채널 상황이 좋지 않은 단말, 서비스하려는 데이터의 우선 순위가 낮은 단말에게는 낮은 데이터 레이트를 할당하고, 가까이 있는 단말 또는 채널 상황이 좋거나 서비스하려는 데이터의 우선 순위가 높은 단말에게는 높은 데이터 레이트를 할당한다.

그러나 E-DCH에서 기지국이 단말한테 스케쥴링 명령으로서 단말의 최대 허용 가능한 데이터 레이트의 절대값을 지시하는 AG(absolute grant)와 이전 최대 허용 데이터 레이트에 대한 증가/유지/감소를 지시하는 RG(Relative grant)를 전송함에 있어서, 상기 스케줄링 명령의 신뢰도 높은 송수신을 위한 기술을 필요로 하게 되었다.

상기한 요구를 충족하기 위한 본 발명은, E-DCH의 스케쥴링 명령과 같이 작은 블록 사이즈를 가지는 제어정보의 송수신 방법 및 장치를 제공한다.

본 발명은, 단말의 최대 허용 데이터 레이트를 지시하는 AG(absolute grant)와 같이, 높은 신뢰도가 요구되는 제어정보의 송수신 방법 및 장치를 제공한다.

본 발명에 따른 이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 송신하는 방법은 상기 제어정보의 오류 검출을 위해 생성된 CRC(Cyclic Redundancy Check code)와 상기 제어정보를 적용할 단말을 식별하기 위한 단말 식별자(UE-ID)를 결합하여, 16비트의 단말 특정 CRC(UE-ID specific CRC)를 생성하는 과정과, 6 비트의 제어정보에 상기 단말 특정 CRC와 8비트의 테일비트를 추가한 후 1/3의 부호율로 부호화하여 90비트의 부호화된 비트들을 생성하는 과정과, 상기 부호화된 비트들을 래이트 매칭 패턴에 따라 래이트 매칭하여, 60비트의 래이트 매칭된 블록을 생성하는 과정과, 상기 래이트 매칭된 블록을 상기 단말에게 전송하는 과정을 포함하며, 여기서 상기 부호화된 비트들의 천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은, {1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함한다.

또한 본 발명에 따른 이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 송신하는 장치는, 상기 제어정보의 오류 검출을 위해 생성된 CRC와 상기 제어정보를 적용할 단말을 식별하기 위한 단말 식별자(UE-ID)를 결합하여, 16비트의 단말 특정 CRC(UE-ID specific CRC)를 생성하는 단말 특정 CRC 결합기와, 6 비트의 제어정보에 상기 단말 특정 CRC와 8비트의 테일비트를 추가한 후 1/3의 부호율로 부호화하여 90비트의 부호화된 비트들을 생성하는 채널 부호화기와, 상기 부호화된 비트들을 래이트 매칭 패턴에 따라 래이트 매칭하여, 60비트의 래이트 매칭된 블록을 생성하는 래이트 매칭부와, 상기 래이트 매칭된 블록을 상기 단말에게 전송하는 물리채널 매핑부를 포함하며, 여기서 상기 부호화된 비트들의 천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은, {1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함한다.
또한 본 발명에 따른 이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 수신하는 방법은, 기지국으로부터 수신된 신호에서 60비트의 래이트 매칭된 블록을 추출하는 과정과, 상기 래이트 매칭된 블록을 래이트 매칭 패턴에 따라 역 래이트 매칭하여 90비트의 부호화된 비트들을 출력하는 과정과, 상기 부호화된 비트들을 1/3의 부호율로 복호화하여 6비트의 제어정보와 16비트의 단말 특정 CRC를 출력하는 과정과, 상기 단말 특정 CRC를 검사하여 상기 제어정보를 출력하는 과정을 포함하며, 여기서 상기 래이트 매칭된 블록의 역천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은, {1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함한다.
이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 수신하는 장치는, 기지국으로부터 수신된 신호에서 60비트의 래이트 매칭된 블록을 추출하는 역 물리채널 매핑부와, 상기 래이트 매칭된 블록을 래이트 매칭 패턴에 따라 역 래이트 매칭하여 90비트의 부호화된 비트들을 출력하는 역 래이트 매칭부와, 상기 부호화된 비트들을 1/3의 부호율로 복호화하여 6비트의 제어정보와 16비트의 단말 특정 CRC를 출력하는 채널 복호화기와, 상기 단말 특정 CRC 를 검사하여 상기 제어정보를 출력하는 CRC 검사기를 포함하며, 여기서 상기 래이트 매칭된 블록의 역천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은, {1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명에서는 구체적으로 UMTS 통신 시스템의 향상된 상향링크 전용 채널(E-DCH)을 바탕으로 한 실시예를 제시한다.

E-DCH에서 기지국이 단말한테 절대 그랜트(absolute grant, 이하 AG라 칭함) 정보를 전송하기 위한 물리채널은 E-AGCH(E-DCH Absolute Grant Channel)이라고 한다. 상기 AG 정보는 기지국의 스케쥴러에 의해서, 단말들로부터 수신한 스케쥴링 정보들과 기지국의 상향링크 무선자원에 따라 결정된다.

상기 AG정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋, 상기 AG 정보가 얼마 동안 유효한지를 지시하는 AG 유효시간 지시자, 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 AG 유효 프로세스 지시자 등의 정보로 구성될 수 있다. 여기서 상기 파워오프셋은, 전력제어되는 기준 물리채널(구체적으로 전용 물리 제어 채널(Dedicated Physical Control Channel: DPCCH)에 대한, E-DCH가 매핑되는 전용 물리 데이터 채널(Enhanced Dedicated Physical Data Channel: E-DPDCH)의 최대 전력 비(power ratio)를 의미한다. (maximum E-DPDCH/DPCCH power ratio) 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋은 4 내지 8비트, 상기 AG 유효시간 지시자는 1비트, 그리고 상기 AG 유효 프로세스 지시자는 1비트로 구성되는 것이 고려되고 있다. 또한 상기 E-AGCH는, 공통채널상에서 단말의 식별을 위한 UE-ID와 상기 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 필요로 한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산되어, UE-ID로 마스킹된 16 비트 CRC의 형태로 AG 정보와 함께 E-AGCH를 통해 전송되는 제어정보에 포함된다.

따라서 상기 E-AGCH을 통해 전송되는 상기 제어정보는 총 21 내지 26 비트로 고려된다. 상기와 같이 구성되는 제어정보, 특히 AG 정보는 효율적인 무선자원의 할당을 제어하기 위한 것으로서 전송과정에서 높은 신뢰도를 필요로 한다.

일반적인 통신시스템에서 데이터의 신뢰도 높은 송수신을 위해 채널 부호화 방법을 사용한다. 상기 채널 부호화는 전송하고자 하는 데이터에 부가적인 정보를 덧붙임으로써 수신측에서 전송과정에서 발생한 오류를 복구 가능하도록 한다.

E-AGCH의 신뢰도 높은 송수신을 위한 채널 부호화 방법으로, 3GPP 표준규격에 정의되어 있는, 구속장(Constraint length)이 9이고 부호율이 1/3인 컨벌루셔널 부호(Convolutional code)를 고려할 수 있다. E-AGCH로 전송되는 총 21 내지 26비트의 제어정보는 상기 컨벌루셔널 부호화를 통해, 8비트의 테일 비트(tail bits)가 덧붙여진 후 1/3의 부호율을 적용하여 총 87 내지 102개의 부호화 비트들(coded bits)((21+8)*3=87, (26+8)*3=102)로 부호화된다.

도 2a는 3GPP 표준규격에 정의되어 있는 구속장(Constraint length)이 9이고, 부호율이 1/3인 컨벌루셔널 부호(Convolutional code)의 부호화기(200)를 나타낸다.

도 2a를 참조하면, 상기 부호화기(200)는 8개의 직렬 연결된 쉬프트 레지스터들(202, 204, 206, 208, 210, 212, 214, 216)과, 입력 비트 혹은 상기 쉬프트 레지스터들(202 내지 216)의 출력 비트를 입력으로 하는 복수의 가산기들(202b/c, 204a/c, 206a/b, 208b, 210a/c, 212a, 214a/b, 216a/b/c)로 구성되며, 8개의 테일비트를 포함하는 입력 정보는 첫번째 비트부터 쉬프트 레지스터들(202 내지 216)을 순차적으로 통과하여 output0, output1, output2, output0, output1, output2,..의 순서로 부호화 비트들을 생성한다.

채널 부호화된 제어정보는 E-AGCH의 2ms TTI 동안 전송된다. E-AGCH에서 확산지수(Spreading Factor: SF) 256과 QPSK(Quadrature Phase Shift Keying)의 변조방식을 적용할 때, 상기 2ms TTI 동안 전송 가능한 비트 수는 총 60비트가 된다. 따라서 상기 E-AGCH로 전송되는 부호화된 제어정보 중에서 최소 27비트(=87-60) 내지 최대 42비트(=102-60)는 천공(puncturing)된다. 레이트 매칭은, 상기 천공을 위해 레이트 매칭(rate matching)을 적용할 수 있다. 상기 레이트 매칭은 상기 확산지수와 변조 방식 등을 고려하여, 한 블록의 채널 부호화된 비트열에서 특정 위치의 비트들을 천공 또는 반복함으로써, 채널 부호화된 비트 수와 물리채널로 전송 가능한 비트 수를 동일하게 맞춰주는 역할을 한다. 통상 레이트 매칭은 상기 채널 부호화된 비트열에서 천공 또는 반복되는 비트들의 위치들을 가능한 한 등간격으로 유지한다.

그러나 작은 크기(예, 20여 비트)의 제어 정보를 전송하는 E-AGCH에 상기와 같은 레이트 매칭 규칙을 적용할 경우, 최적의 블록오류율(Block Error Rate; BLER)을 얻기 힘들게 된다. 왜냐하면 상기와 같이 상대적으로 적은 수의 비트들로 구성되는 블록을 컨벌루셔널 부호로 부호화 하고 상기 레이트 매칭 동작을 적용하게 되면, 상기 한 블록 내에서 시작부분과 끝 부분의 비트 오류율(Bit Error Rate; BER)은 낮게 나타나고 블록의 가운데 부분의 비트오류율은 높게 나타나게 되어, 이는 곧 블록오류율(Block Error Rate; BLER)을 높이게 되고 E-AGCH의 신뢰도를 떨어뜨리게 된다. 여기서, 블록오류는 한 블록 내에서 적어도 하나 이상의 비트에 대해 오류가 발생할 경우 나타나는 것으로, 한 블록 내에서 특정 부분의 비트오류율이 낮아도 나머지 부분들의 비트오류율이 높다면 블록오율 관점에서는 성능개선의 효과가 없고 오히려 성능악화를 가져올 수 있다.

즉, E-AGCH 제어정보의 신뢰도 높은 즉, 오류가 적은 송수신을 위해서는 E-AGCH 제어정보의 블록오류율을 낮춰야 하는데, 종래 레이트 매칭 동작은 블록 내의 비트 위치별로 비트오류율의 편차가 커서 최적의 블록오류율 성능을 얻을 수 없다.

따라서 본 발명본 발명의 바람직한 실시예들에서는 블록오류율을 최소하면서 작은 블록 크기로 제어정보를 전송할 수 있는 레이트매칭을 제공한다. 즉, 약 20여 비트의 작은 제어 정보를 컨벌루셔널 부호로 채널 부호화하여 전송하는 E-AGCH에 있어서, 한 블록의 제어 정보내에서 비트 위치별 비트오류율의 변화를 최소화 함으로써 블록오류율을 낮출 수 있는 레이트 매칭 패턴을 제안한다.

후술되는 본 발명의 바람직한 실시 예들은 상기 E-AGCH로 전송되는 제어정보의 블록오류율의 성능을 개선시키는 레이트 매칭 패턴을 나타낸다. 즉, 실시예 1은 AG 정보가 6 비트로 구성되는 경우, 실시예 2는 AG 정보가 7 비트로 구성되는 경우, 실시예 3은 AG 정보가 8 비트로 구성되는 경우, 실시예 4는 AG 정보가 9 비트로 구성되는 경우, 실시예 5는 AG 정보가 10 비트로 구성되는 경우, 실시예 6은 AG 정보가 5비트로 구성되는 경우에 대한 각각의 레이트 매칭 패턴을 제시하고 송수신 동작을 설명한다.

<실시 예 1>

실시 예 1은 AG 정보가 6 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 4 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 5 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 5 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 6비트의 제어정보로 구성될 수 있다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 6비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 22비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면, 90비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 90비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 30비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 =

{1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 18, 24, 48, 51, 54, 57, 60, 63, 66, 75, 78, 80, 81, 83, 84, 86, 87, 89, 90}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 18, 21, 24, 57, 60, 66, 69, 75, 78, 80, 81, 83, 84, 85, 86, 87, 88, 89, 90}, 또는

{1, 2, 3, 5, 6, 7, 8, 12, 14, 15, 18, 23, 25, 48, 50, 52, 57, 59, 61, 71, 75, 77, 79, 80, 82, 84, 86, 87, 88, 89}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 24, 42, 48, 54, 57, 60, 66, 75, 78, 80, 81, 83, 84, 85, 86, 87, 88, 89, 90}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 18, 24, 48, 50, 52, 57, 59, 61, 66, 75, 78, 80, 81, 83, 84, 86, 87, 89, 90}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 24, 42, 54, 57, 60, 66, 69, 75, 78, 80, 81, 83, 84, 85, 86, 87, 88, 89, 90}, 또는

{1, 2, 3, 5, 6, 7, 8, 10, 12, 14, 15, 18, 23, 25, 50, 52, 57, 59, 61, 71, 75, 77, 79, 80, 82, 84, 86, 87, 88, 89}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 90번까지의 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현한다.

도 3은 실시예 1을 구현하기 위한 E-AGCH의 기지국 송신장치를 나타낸다.

도 3을 참조하면, 6비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID 를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 22비트의 제어정보를 채널 부호화기(308)로 인가한다. 상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 22비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 90개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.

레이트 매칭부(310)에서는 상기 90비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다. 이때, 제어정보 송신 제어기(316)는 UE-ID specific CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는, 채널 부호화기(308)를 위한 채널 부호율, 래이트 매칭부(310)를 위한 래이트 매칭 패턴 등을 관리한다. 특히 제어정보 송신 제어기(316)는 앞서 개시한 복수의 래이트 매칭 패턴들 중 적어도 하나를 저장하며, 상기 레이트 매칭부(310)에게 상기 레이트 매칭 패턴들 중 하나를 적용한다. 여기서 상기 적용되는 래이트 매칭 패턴은 송신측과 수신측에서 사전에 약속된다. 상기 제어정보 송신 제어기(316)는, E-DCH를 통한 패킷 데이터의 수신을 제어하는 패킷 데이터 수신 제어기(도시하지 않음)에 포함될 수 있다.

도 4는 실시예 1을 구현하기 위한 E-AGCH의 단말의 수신장치를 나타낸다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 상기 신호로부터 2ms TTI 구간 동안의 래이트 매칭된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 천공된 비트들을 복구(역천공)하여 부호화된 블록을 구성한다. 여기서 천공된 비트들의 위치는 비트 '0'으로 채워진다. 한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.

채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 6비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC 에, 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다.

상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.
이때, 제어정보 수신 제어기(418)는 역물리채널 매핑부(404), 역 레이트 매칭부(406), 레이트 매칭부(310), 채널 복호화기(408), UE-ID specific CRC 분리기(410), CRC 검사기(414) 등에 의한, E-DCH를 위한 제어 정보의 수신을 제어한다. 구체적으로 상기 제어정보 수신 제어기(418)는 역 레이트 매칭부(406)를 위한 래이트 매칭 패턴, 채널 복호화기(408)를 위한 채널 부호율 등을 관리한다. 특히 제어정보 수신 제어기(418)는, 앞서 개시한 복수의 래이트 매칭 패턴들 중 적어도 하나를 저장하며, 상기 역 래이트 매칭부(406)에게 상기 래이트 매칭 패턴들 중 하나를 적용한다. 상기 제어정보 수신 제어기(418)는, E-DCH를 통한 패킷 데이터의 송신을 제어하는 패킷 데이터 송신 제어기(도시하지 않음)에 포함될 수 있다.

<실시 예 2>

실시 예 2는 AG 정보가 7 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 일 예로서 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 5 비트와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에 대해서만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 7비트로 구성된다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 7비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 23비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면, 93비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 93비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 33비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 =

{1, 3, 4, 5, 7, 9, 11, 12, 13, 15, 17, 20, 23, 42, 45, 46, 50, 54, 70, 71, 74, 77, 80, 81, 82, 83, 85, 86, 87, 89, 90, 91, 93}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 21, 24, 42, 47, 54, 56, 58, 66, 68, 78, 81, 83, 84, 86, 87, 88, 89, 90, 91, 92, 93}, 또는

{1, 2, 3, 5, 6, 7, 8, 10, 12, 14, 15, 16, 21, 23, 42, 47, 49, 54, 56, 58, 66, 68, 73, 78, 80, 82, 83, 85, 87, 89, 90, 91, 92}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 21, 23, 25, 42, 47, 54, 56, 58, 66, 68, 73, 78, 80, 82, 83, 85, 87, 89, 90, 91, 92}, 또는

{1, 2, 3, 5, 6, 7, 8, 12, 14, 15, 16, 21, 23, 25, 42, 47, 49, 54, 56, 58, 66, 68, 75, 77, 79, 82, 83, 85, 87, 89, 90, 91, 92}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 21, 24, 42, 48, 54, 57, 60, 66, 69, 78, 81, 83, 84, 86, 87, 88, 89, 90, 91, 92, 93}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 16, 21, 23, 28, 42, 49, 54, 56, 58, 66, 68, 74, 78, 80, 82, 83, 85, 87, 89, 90, 91, 92}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 18, 21, 24, 27, 54, 57, 60, 66, 69, 78, 81, 83, 84, 86, 87, 88, 89, 90, 91, 92, 93}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 21, 24, 42, 48, 54, 57, 60, 63, 66, 69, 78, 81, 83, 84, 86, 87, 88, 89, 90, 91, 92, 93}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 21, 24, 42, 48, 54, 57, 60, 63, 66, 69, 72, 75, 78, 81, 83, 84, 86, 87, 89, 90, 92, 93}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 93번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 2을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.
도 3을 참조하면, 7비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID 를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 23비트의 제어정보를 채널 부호화기(308)로 인가한다.

삭제

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 23비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 93개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 93비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 구성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID specific CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는 앞서 개시한 복수의 래이트 매칭 패턴들 중 적어도 하나를 저장하며, 상기 레이트 매칭부(310)에게 상기 레이트 매칭 패턴들 중 사전에 약속된 하나를 적용한다.

앞서 개시한 도 4를 참조하여 본 발명의 실시예 2을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 상기 신호로부터 2ms TTI 구간 동안의 래이트 매칭된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 천공된 비트들을 복구(역천공)하여 부호화된 블록을 구성한다. 한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.

채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 7비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에, 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.
이때, 제어정보 수신 제어기(418)는 역물리채널 매핑부(404), 역 레이트 매칭부(406), 레이트 매칭부(310), 채널 복호화기(408), UE-ID specific CRC 분리기(410), CRC 검사기(414) 등에 의한, E-DCH를 위한 제어 정보의 수신을 제어한다.

삭제

<실시 예 3>

실시 예 3은 AG 정보가 8 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 일 예로서 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트와, 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와, 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 8비트의 제어정보로 구성될 수 있다.

상기 8비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 24비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 96비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 96비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 36비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 =

{1, 3, 4, 6, 7, 8, 11, 13, 14, 20, 22, 23, 24, 25, 32, 36, 40, 44, 47, 50, 58, 64, 70, 73, 76, 77, 79, 80, 83, 86, 88, 89, 92, 93, 94, 96}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 19, 24, 29, 35, 37, 45, 47, 50, 54, 58, 62, 68, 75, 82, 85, 86, 87, 89, 90, 91, 92, 93, 94, 95, 96}, 또는

{1, 2, 3, 5, 6, 7, 9, 11, 13, 15, 21, 23, 25, 32, 41, 43, 48, 50, 52, 57, 59, 64, 69, 75, 77, 79, 82, 83, 86, 87, 88, 90, 92, 93, 94, 95}, 또는

{1, 2, 3, 5, 6, 7, 9, 11, 13, 15, 21, 23, 25, 30, 32, 41, 43, 48, 50, 52, 57, 59, 64, 69, 77, 79, 82, 83, 86, 87, 88, 90, 92, 93, 94, 95}, 또는

{1, 2, 3, 5, 6, 7, 9, 11, 13, 15, 21, 23, 25, 32, 48, 50, 52, 57, 59, 61, 66, 68, 70, 75, 77, 79, 82, 83, 86, 87, 88, 90, 92, 93, 94, 95}, 또는

{1, 2, 3, 5, 6, 7, 9, 11, 13, 15, 21, 23, 25, 30, 32, 34, 41, 43, 48, 50, 52, 57, 59, 64, 69, 79, 82, 83, 86, 87, 88, 90, 92, 93, 94, 95}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 24, 27, 30, 33, 42, 45, 48, 51, 54, 57, 60, 66, 69, 81, 84, 86, 87, 89, 90, 91, 92, 93, 94, 95, 96}, 또는

{2, 3, 4, 5, 7, 9, 11, 13, 15, 21, 23, 25, 30, 32, 34, 39, 41, 43, 48, 50, 52, 57, 59, 64, 69, 80, 82, 84, 86, 87, 88, 90, 92, 93, 94, 95}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 20, 21, 24, 27, 57, 60, 63, 66, 69, 72, 81, 84, 86, 87, 89, 90, 91, 92, 93, 94, 95, 96}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 24, 26, 28, 33, 42, 44, 46, 51, 53, 55, 60, 66, 69, 81, 84, 86, 87, 89, 90, 91, 92, 93, 94, 95, 96}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 24, 27, 30, 33, 42, 45, 48, 51, 54, 57, 60, 66, 81, 84, 86, 87, 89, 90, 91, 92, 93, 94, 95, 96}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 96번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하며, 본 발명의 실시예 3을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 8비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 24비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 24비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 96개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 96비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID specific CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는 앞서 개시한 복수의 래이트 매칭 패턴들 중 적어도 하나를 저장하며, 상기 레이트 매칭부(310)에게 상기 레이트 매칭 패턴들 중 사전에 약속한 하나를 적용한다.

앞서 개시한 도 4를 참조하여 본 발명의 실시예 3을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 상기 신호로부터 2ms TTI 구간 동안의 래이트 매칭된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 천공된 비트들을 복구(역천공)하여 부호화된 블록을 구성한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 8비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다.

상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에, 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

이때, 제어정보 수신 제어기(418)는 역물리채널 매핑부(404), 역 레이트 매칭부(406), 레이트 매칭부(310), 채널 복호화기(408), UE-ID specific CRC 분리기(410), CRC 검사기(414) 등에 의한, E-DCH를 위한 제어정보의 수신 동작을 제어한다.

<실시 예 4>

실시 예 4는 AG 정보가 9 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 8 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 8 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 8비트의 제어정보로 구성될 수 있다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 9비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 25비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 99비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 99비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 39비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 =

{2, 3, 4, 5, 6, 9, 10, 12, 14, 17, 18, 21, 27, 32, 33, 36, 37, 41, 49, 51, 52, 55, 62, 71, 72, 73, 78, 80, 85, 86, 88, 89, 91, 93, 94, 95, 96, 97, 98}, 또는

{2, 3, 4, 5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 30, 31, 35, 42, 44, 46, 51, 53, 55, 60, 62, 64, 69, 71, 83, 85, 86, 89, 90, 91, 93, 95, 96, 97, 98}, 또는

{2, 3, 4, 5, 6, 7, 8, 12, 13, 15, 17, 19, 21, 24, 26, 31, 35, 42, 44, 46, 51, 53, 55, 60, 62, 64, 69, 71, 82, 85, 86, 89, 90, 91, 93, 95, 96, 97, 98}, 또는

{1, 2, 3, 4, 6, 7, 8, 12, 13, 15, 17, 19, 21, 24, 26, 31, 35, 42, 44, 46, 51, 53, 55, 60, 62, 64, 69, 71, 82, 85, 86, 89, 90, 91, 93, 95, 96, 97, 98}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 19, 21, 24, 42, 47, 54, 56, 58, 66, 68, 71, 72, 73, 75, 84, 86, 87, 89, 90, 92, 93, 95, 96, 98, 99}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 20, 21, 24, 42, 48, 54, 57, 60, 66, 69, 71, 72, 74, 75, 84, 86, 87, 89, 90, 92, 93, 95, 96, 98, 99}, 또는

{1, 2, 3, 5, 6, 7, 8, 12, 13, 15, 17, 18, 19, 21, 24, 26, 34, 42, 44, 46, 51, 53, 55, 60, 62, 64, 69, 71, 83, 85, 86, 89, 90, 91, 93, 95, 96, 97, 98}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 18, 21, 24, 30, 33, 39, 42, 48, 54, 57, 60, 63, 66, 69, 72, 75, 84, 87, 89, 90, 92, 93, 94, 95, 96, 97, 98, 99}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 21, 24, 27, 54, 57, 60, 63, 66, 69, 72, 75, 78, 81, 84, 86, 87, 89, 90, 92, 93, 95, 96, 97, 98, 99}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 20, 21, 24, 27, 30, 60, 66, 69, 72, 75, 78, 80, 81, 83, 84, 86, 87, 89, 90, 92, 93, 95, 96, 98, 99}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 99번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 4를 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 9비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specificCRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 25비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 25비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 99개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 99비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

앞서 개시한 도 4를 참조하여 본 발명의 실시예 4를 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 9비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다.

이때, 제어정보 수신 제어기(418)는 역물리채널 매핑부(404), 역 레이트 매칭부(406), 레이트 매칭부(310), 채널 복호화기(408), UE-ID specific CRC 분리기(410), CRC 검사기(414) 등에 의한, E-DCH에 대한 제어정보의 수신 동작을 제어한다.

<실시 예 5>

실시 예 5는 AG 정보가 10 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 8 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 9 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 9 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 8비트의 제어정보로 구성될 수 있다.

한편 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 10비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 26비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 102비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 102비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 42비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공되는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 =

{1, 2, 3, 4, 5, 6, 10, 13, 14, 16, 19, 26, 28, 30, 31, 36, 38, 39, 41, 42, 45, 50, 52, 57, 68, 69, 71, 77, 79, 81, 82, 83, 85, 86, 88, 91, 95, 96, 97, 98, 100, 101}, 또는

{1, 3, 5, 6, 7, 9, 10, 12, 13, 15, 16, 17, 20, 21, 30, 32, 34, 42, 43, 44, 50, 52, 54, 55, 57, 61, 75, 78, 79, 82, 84, 87, 88, 90, 92, 93, 94, 97, 98, 99, 101, 102}, 또는

{1, 2, 3, 5, 6, 7, 8, 12, 13, 15, 17, 18, 19, 21, 23, 25, 33, 35, 37, 42, 44, 52, 57, 59, 61, 66, 68, 70, 75, 77, 84, 86, 88, 89, 92, 93, 94, 96, 98, 99, 100, 101}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 17, 18, 19, 21, 23, 25, 33, 36, 38, 40, 54, 56, 58, 63, 65, 67, 72, 74, 76, 84, 86, 88, 89, 92, 93, 94, 96, 98, 99, 100, 101}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 20, 21, 24, 27, 36, 39, 42, 54, 57, 60, 63, 66, 69, 72, 75, 78, 84, 87, 89, 90, 92, 93, 95, 96, 98, 99, 101, 102}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 19, 21, 23, 25, 36, 38, 40, 54, 56, 58, 63, 65, 67, 72, 74, 76, 84, 87, 89, 90, 92, 93, 95, 96, 98, 99, 101, 102}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 12, 14, 15, 17, 18, 19, 21, 23, 25, 33, 36, 38, 40, 45, 47, 54, 56, 58, 63, 65, 67, 72, 84, 86, 88, 89, 92, 93, 94, 96, 98, 99, 100, 101}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 18, 21, 24, 33, 36, 39, 42, 48, 54, 57, 60, 66, 69, 72, 75, 78, 84, 87, 89, 90, 92, 93, 95, 96, 97, 98, 99, 100, 101, 102}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 17, 18, 21, 24, 27, 36, 39, 42, 54, 57, 60, 66, 69, 72, 75, 78, 84, 87, 89, 90, 92, 93, 95, 96, 97, 98, 99, 100, 101, 102}, 또는

{1, 2, 3, 4, 5, 6, 7, 8, 10, 12, 14, 15, 18, 21, 24, 33, 36, 39, 42, 48, 54, 57, 60, 66, 69, 72, 75, 87, 89, 90, 91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 102번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하며, 본 발명의 실시예 5를 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 10비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후 상기 생성된 UE-ID specific CRC를 상기 AG정보와 함께 총 26비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 26비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 102개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 102비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

삭제

앞서 개시한 도 4를 참조하여, 본 발명의 실시예 5를 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 10비트의 AG정보와 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

<실시 예 6>

실시예 6은 AG 정보가 총 5 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 일 예로서 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 4 비트와, 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 4 비트와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성된다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 5비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 21비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/3이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 87비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 87비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 27비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공되는 비트들 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, E-AGCH에서 2ms TTI가 사용되는 경우 다음과 같은 래이트 매칭 패턴이 사용된다.

레이트 매칭 패턴 =

{1, 2, 3, 6, 7, 10, 12, 14, 17, 19, 20, 21, 39, 45, 48, 59, 65, 67, 74, 75, 76, 80, 81, 83, 85, 86, 87}

상기 레이트 매칭 패턴의 각 성분은 1번부터 87번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 6을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 5비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후 상기 생성된 UE-ID specific CRC를상기 AG정보와 함께 총 21비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/3인 컨벌루셔널 부호를 이용함으로서, 상기 21비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/3의 부호율을 적용하여 총 87개의 부호화된 비트들로 이루어지는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 87비트 크기의 부호화된 블록에 대해 상기한 래이트 매칭 패턴에 따라 천공을 수행하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID specific CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는 앞서 개시한 래이트 매칭 패턴을 저장하며, 상기 래이트 매칭부(310)에게 상기 래이트 매칭 패턴을 적용한다.

삭제

앞서 개시한 도 4를 참조하여, 본 발명의 실시예 6을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 2ms TTI 구간 동안의 래이트 매칭된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 상기 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 천공된 비트들을 복구(역천공)하여 부호화된 블록을 구성한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 5비트의 AG정보와 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

상기 실시예 1 내지 실시예 6은 E-AGCH 의 채널 부호화 방법으로 현재 3GPP 표준규격에 정의되어 있는 구속장(Constraint length)이 9이고, 부호율이 1/3인 컨벌루셔널 부호(Convolutional code)를 고려하였다. 이하 후술되는 실시예 7내지 실 시예 11은 현재 3GPP 표준규격에 정의되어 있는 구속장(Constraint length)이 9이고, 부호율이 1/2인 컨벌루셔널 부호(Convolutional code)를 고려할 경우의 E-AGCH의 레이트 매칭 동작을 설명한다.

상기 E-AGCH로 전송되는 총 21 내지 26비트의 제어정보는 상기 컨벌루셔널 부호화를 통해, 8비트의 테일 비트가 덧붙여진 후 1/2의 부호율을 적용하여 총 58 내지 68개의 부호화 비트들((21+8)*2=58, (26+8)*2=68)로 부호화된다.

도 2b는 상기 현재 3GPP 표준규격에 정의되어 있는 구속장(Constraint length)이 9이고, 부호율이 1/2인 컨벌루셔널 부호(Convolutional code)의 부호화기를 나타낸다.

도 2b를 참조하면, 상기 부호화기(220)는 8개의 직렬 연결된 쉬프트 레지스터들(222, 224, 226, 228, 230, 232, 234, 236)과, 입력 정보 비트 혹은 상기 쉬프트 레지스터들(222 내지 236)의 출력 비트를 입력으로 하는 복수의 가산기들(222b, 224a/b, 226a/b, 228a, 230b, 234b, 236a/b)로 구성되며, 0의 값을 갖는 8개의 테일비트를 포함하는 입력정보 첫번째 비트부터 쉬프트 레지스터들(222 내지 236)을 순차적으로 통과하여 output0, output1, output0, output1, output0, output1... 의 순서로 부호화 비트들을 생성한다.

채널 부호화된 제어정보는 E-AGCH의 2ms TTI 동안 전송된다. E-AGCH에서 확산지수(SF) 256과 QPSK의 변조방식을 적용할 때, 상기 2ms TTI 동안 전송 가능한 비트 수는 총 60비트가 된다. 따라서 상기 E-AGCH로 전송되는 부호화된 제어정보 중에서 최소 2비트(=58-60)는 반복(repetition)되거나, 최대 8비트(=68-60)는 천공(puncturing)된다. 단, AG 정보가 총 6비트인 경우에는, 상기 6비트의 AG 정보와 16비트의 UE_specific_CRC와 8비트의 테일비트를 포함하는 제어정보를 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호로 부호화하면 총 60비트의 채널 부호화된 비트들이 생성되어, 상기 2ms TTI 동안 전송 가능한 비트 수와 같게 되므로 별도의 레이트 매칭 동작이 필요없게 된다.
후술되는 본 발명의 바람직한 실시예들은 상기 E-AGCH로 전송되는 제어정보의 블록오류율의 성능을 개선시키는 레이트 매칭 패턴들을 나타낸다. 후술되는 실시예 7은 AG 정보가 5 비트로 구성되는 경우, 실시예 8은 AG 정보가 7 비트로 구성되는 경우, 실시예 9는 AG 정보가 8 비트로 구성되는 경우, 실시예 10은 AG 정보가 9 비트로 구성되는 경우, 실시예 11은 AG 정보가 10 비트로 구성되는 경우에 대한, 각각의 레이트 매칭 패턴들을 제시하고 송수신 동작을 설명한다.

삭제

<실시 예 7>

실시 예 7은 AG 정보가 총 5 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 일 예로서 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 4 비트와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 4 비트와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ의 전체 프로세스들에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성된다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID_specific_CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 제어정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 5비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 21비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/2이고 구속장 9인 컨벌루셔널 부호로 부호화 하면, 58비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 58비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 2비트의 반복을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 반복하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로 다음과 같은 래이트 매칭 패턴이 사용된다.

레이트 매칭 패턴 = {23, 57}

상기 레이트 매칭 패턴은 1번부터 58번까지 채널 부호화된 비트 중에서 반복되어야 하는 비트의 위치를 나타낸다. 만약 상기 E-AGCH의 TTI가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 언급한 도 3을 참조하여, 본 발명의 실시예 7을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면 5비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 21비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호를 이용함으로서, 상기 21비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/2의 부호율을 적용하여 총 58개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 58비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 반복을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID_specific_CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는, 앞서 개시한 래이트 매칭 패턴을 저장하며 상기 래이트 매칭 패턴을 상기 래이트 매칭부(310)에게 적용한다.

삭제

앞서 개시한 도 4를 참조하여 본 발명의 실시예 7을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 상기 신호로부터 2ms TTI 구간 동안의 래이트 매칭된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 반복된 비트들을 복구(즉 결합)한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구한 후 상기 부호화된 서브를록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 5비트의 AG정보와 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID_specific_CRC에 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

<실시 예 8>

실시 예 8은 AG 정보가 7 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 5 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 7비트의 제어정보로 구성될 수 있다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 정보를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 7비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 23비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/2이고 구속장 9인 컨벌루셔널 부호로 부호화 하면, 62비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 62비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 2비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴이 사용된다.

레이트 매칭 패턴 = {2, 62}

상기 레이트 매칭 패턴의 각 성분은 1번부터 62번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 상기 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 8을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 7비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID 를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 23비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호를 이용함으로서, 상기 23비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/2의 부호율을 적용하여 총 62개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 62비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 구성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID_specific_CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는 앞서 개시한 복수의 래이트 매칭 패턴을 저장하며, 상기 래이트 매칭 패턴을 상기 래이트 매칭부(310)에 적용한다.

앞서 개시한 도 4를 참조하여, 본 발명의 실시예 8을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

도 4를 참조하면, 단말은 E-AGCH(402)를 통해 신호를 수신하며, 역물리채널 매핑부(404)에서는 상기 신호로부터 2ms TTI 구간 동안의 래이트 매치된 블록을 추출하여 역 레이트 매칭부(406)로 인가한다. 상기 역 레이트 매칭부(406)에서는 기지국의 레이트 매칭부(310)에서 적용한 것과 동일한 레이트 매칭 패턴을 적용하여, 상기 래이트 매칭된 블록에 대해 상기 래이트 매칭부(310)에서 천공된 비트들을 복구(역천공)하여 부호화된 블록을 구성한다. 한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대하여 수행한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 7비트의 AG정보와 16비트의 UE specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 오류 여부를 확인한다. 상기 C RC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

삭제

<실시 예 9>

실시 예 9는 AG 정보가 8 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 6 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효 시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 7비트의 제어정보로 구성될 수 있다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC(Cyclic Redundancy Check code)를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 제어정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 8비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 24비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/2이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 64비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 64비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 4비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 = {2, 10, 60, 63}, 또는 {2, 6, 60, 63}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 64번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 9를 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 8비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성한 UE-ID specific CRC를 상기 AG정보와 결합하여 총 24비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호를 이용함으로서, 상기 24비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/2의 부호율을 적용하여 총 64개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 64비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

이때, 제어정보 송신 제어기(316)는 UE-ID specific CRC 결합기(304), 채널 부호화기(308), 레이트 매칭부(310), 물리채널 매핑부(312) 등에 의한, E-DCH를 위한 제어정보의 전송을 제어한다. 구체적으로 제어정보 송신 제어기(316)는 앞서 개시한 래이트 매칭 패턴들 중 적어도 하나를 저장하며, 상기 레이트 매칭부(310)에게 상기 레이트 매칭 패턴들 중 사전에 약속한 하나를 적용한다.

앞서 개시한 도 4를 참조하여 본 발명의 실시예 9를 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 8비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다.

<실시 예 10>

실시 예 10은 AG 정보가 9 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 7 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 8 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성된다.

상기 9비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 25비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/2이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 66비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 66비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 6비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 = {1, 3, 7, 59, 63, 66}, 또는 {1, 4, 10, 59, 63, 66}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 66번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 상기 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 10을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 9비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 25비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호를 이용함으로서, 상기 25비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/2의 부호율을 적용하여 총 66개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다. 레이트 매칭부(310)에서는 상기 99비트 크기의 채널 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

앞서 개시한 도 4를 참조하여, 본 발명의 실시예 10을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 9비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다.

<실시 예 11>

실시 예 11은 AG 정보가 10 비트로 구성되는 경우에 대한 레이트 매칭 패턴을 제시한다. 상기 AG 정보는 단말이 사용 가능한 최대 상향링크 무선자원의 양을 나타내는 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 8 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자와 그리고 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 9 비트정보와 상기 AG 정보가 얼마 동안 유효한지를 지시하는 1비트의 AG 유효시간 지시자로 구성 구성된다.

또 다른 경우에 상기 AG 정보는 상기 단말의 최대 허용 데이터 레이트 또는 그에 상응하는 파워오프셋을 나타내는 9 비트정보와 상기 AG정보가 HARQ 의 하나의 프로세스에만 유효한지 아니면 HARQ 전체 프로세스에 유효한지를 지시하는 1비트의 AG 유효 프로세스 지시자로 구성되거나, 또는 상기 단말의 최대 허용 데이터 레이 트 또는 그에 상응하는 파워오프셋을 나타내는 정보와 상기 AG 유효시간 지시자와 상기 AG 유효 프로세스 지시자와 기타 E-AGCH의 제어를 위한 비트를 포함하여 총 8비트의 제어정보로 구성될 수 있다.

한편 상기 E-AGCH는 상기 AG 정보와 함께, 공통채널상에서 각 단말을 식별하는 UE-ID 및 AG 정보의 오류 검출을 위한 CRC를 운반한다. 상기 UE-ID 및 CRC는 각각 16비트로서 비트 별로 modulo-2 연산을 통해 UE-ID로 마스킹된 16 비트 CRC 형태로 전송된다. 상기와 같이 생성된 16비트 CRC를 UE-ID specific CRC 라고 하는데, 단말은 상기 UE-ID specific CRC를 통해, 수신한 AG 정보가 자신한테 할당됐는지의 여부를 확인한다.

상기 10비트의 AG정보와 상기 16비트의 UE-ID specific CRC를 연접시킨 총 26비트의 제어정보에 8비트의 테일비트를 부가한 후 부호율 1/2이고 구속장 9인 컨벌루셔널 부호로 부호화 하면 68비트의 부호화된 비트열로 구성되는 하나의 채널 부호화된 블럭이 생성된다. 상기 68비트의 채널 부호화된 블록은, 확산지수 256 및 QPSK 변조 방식을 사용하는 E-AGCH 2ms TTI 동안 전송되기 위해서 8비트의 천공을 거쳐 60비트의 래이트 매칭된 블록으로 만들어진다. 상기 천공하는 비트들의 위치를 나타내는 레이트 매칭 패턴은 시뮬레이션을 통해, 상기 래이트 매칭된 블록 내의 각 비트위치별 비트오류율의 변화를 적게 만들어줌으로써 블록오류율의 성능을 개선시키기 위한 것으로, 다음과 같은 래이트 매칭 패턴들 중 하나가 사용된다.

레이트 매칭 패턴 = {1, 2, 3, 8, 49, 65, 67, 68}, 또는 {2, 5, 6, 10, 54, 59, 63, 68}

상기 레이트 매칭 패턴들의 각 성분은 1번부터 68번까지 채널 부호화된 비트들 중에서 천공되어야 하는 비트들의 위치를 나타낸다. 만약 E-AGCH의 TTI 길이가 10ms 이면 상기 2ms TTI의 E-AGCH의 구조를 5번 반복하여 10ms TTI E-AGCH를 구현할 수 있다.

앞서 개시한 도 3을 참조하여, 본 발명의 실시예 11을 구현하기 위한 E-AGCH의 기지국 송신장치를 설명한다.

도 3을 참조하면, 10비트로 구성되는 AG정보(302)는 UE-ID specific CRC 결합기(304)로 인가되며, 상기 UE-ID specific CRC 결합기(304)는 상기 AG정보로부터 16비트의 CRC를 생성한다. 상기 UE-ID specific CRC 결합기(304)는 상기 16비트의 CRC와 상기 AG정보가 적용될 단말을 식별하기 위한 16비트의 UE-ID를 비트별로 모듈로-2 연산하여 UE-ID specific CRC를 생성한 후, 상기 생성된 UE-ID specific CRC를 상기 AG정보와 결합하여 총 26비트의 제어정보를 채널 부호화기(308)로 인가한다.

상기 채널 부호화기(308)는 구속장이 9이고 부호율이 1/2인 컨벌루셔널 부호를 이용함으로서, 상기 26비트의 제어정보에 대해 8비트의 테일비트를 추가한 후 1/2의 부호율을 적용하여 총 68개의 부호화된 비트들로 구성되는 부호화된 블록을 출력한다.
레이트 매칭부(310)에서는 상기 68비트 크기의 부호화된 블록에 대해 미리 정해지는 래이트 매칭 패턴에 따라 천공을 수행하여 래이트 매칭된 블록을 생성하며, 물리채널 매핑부(312)에서는 상기 래이트 매칭된 블록을 E-AGCH(314)의 2ms TTI 구조에 맞는 물리채널 프레임으로 매핑시켜 E-AGCH(314)를 통해 전송한다.

상기 레이트 매칭부의 레이트 매칭 패턴은 상기 레이트 매칭 패턴 중 하나를 적용하고 상기 패턴은 송신측과 수신측에서 사전에 정의하도록 한다.

앞서 개시한 도 4를 참조하여 본 발명의 실시예 11을 구현하기 위한 E-AGCH의 단말의 수신장치를 설명한다.

한편 상기 E-AGCH가 2ms TTI를 5번 반복하여 구성된 10ms TTI를 사용한다면, 상기 역 물리채널 매핑부(404)와 역 레이트 매칭부(406)는 2ms TTI에 대한 것과 동일한 동작을 5번 반복 수행하여 부호화된 서브블록들을 구성한 후 상기 부호화된 서브블록들을 하나의 부호화된 블록으로 결합한다.
채널 복호화기(408)는 상기 부호화된 블록을 복호하여 UE-ID specific CRC 분리기(410)으로 인가한다. 상기 복호된 블록은 10비트의 AG정보와 16비트의 UE-ID specific CRC로 분리된다. 상기 UE-ID specific CRC 분리기(410)는 상기 16비트의 UE-ID specific CRC에 상기 단말의 16비트 UE-ID(412)를 비트별로 모듈로-2연산하여 16비트 CRC를 추출해 내고, 상기 추출한 CRC와 상기 AG정보를 CRC 검사기(414)로 인가한다. 상기 CRC 검사기(414)는 상기 16비트 CRC를 검사하여 상기 AG 정보의 오류 여부를 확인한다. 상기 CRC 검사에 성공하면, 상기 CRC 검사기(414)는 상기 AG 정보를 오류가 없는 AG 정보(416)로서 출력하며, 상기 AG 정보(416)는 E-DCH를 통한 패킷 데이터의 최대 허용 데이터 레이트를 결정하는데 이용된다. 반면 상기 CRC 검사에 실패하면, 상기 AG 정보는 폐기된다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어 본 명세서에서는 E-AGCH의 AG 정보에 대한 레이트 매칭 패턴을 설명하였으나, 이러한 동작 및 구조는 유사한 블록 크기를 갖는 다른 물리채널에도 적용할 수 있음은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은, 블록 내의 비트위치별 비트오류율의 변화를 적게 만들어 블록오류율의 성능을 개선시키는 레이트 매칭 패턴을 제공함으로써, 단말의 최대 허용 가능한 데이터 레이트의 절대값을 지시하는 AG 정보의 전송 신뢰도를 높일 수 있다. 또한 동일한 블록오류율을 얻기 위해 필요한 전력소모를 줄일 수 있게 되어 하향링크 간섭을 최소화하는 효과를 가져올 수 있다.

Claims

이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 송신하는 방법에 있어서,

상기 제어정보의 오류 검출을 위해 생성된 CRC(Cyclic Redundancy Check code)와 상기 제어정보를 적용할 단말을 식별하기 위한 단말 식별자(UE-ID)를 결합하여, 16비트의 단말 특정 CRC(UE-ID specific CRC)를 생성하는 과정과,

6 비트의 제어정보에 상기 단말 특정 CRC와 8비트의 테일비트를 추가한 후 1/3의 부호율로 부호화하여 90비트의 부호화된 비트들을 생성하는 과정과,

상기 부호화된 비트들을 래이트 매칭 패턴에 따라 래이트 매칭하여, 60비트의 래이트 매칭된 블록을 생성하는 과정과,

상기 래이트 매칭된 블록을 상기 단말에게 전송하는 과정을 포함하며,

여기서 상기 부호화된 비트들의 천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은,

{1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함함을 특징으로 하는, 제어정보의 송신 방법.
제 1 항에 있어서, 상기 제어정보는,

상기 상향링크 패킷 데이터의 전송을 위해 사용 가능한 최대 허용 데이터 레이트를 나타냄을 특징으로 하는, 제어정보의 송신 방법.
제 2 항에 있어서, 상기 제어정보는,

상기 최대 허용 데이터 레이트에 상응하는 5비트의 파워오프셋 및 상기 제어정보가 복합 자동 재전송 요구(HARQ)의 전체 프로세스에 유효한지 여부를 지시하는 1비트의 유효 프로세스 지시자로 구성됨을 특징으로 하는, 제어정보의 송신 방법.
제 1 항에 있어서, 상기 단말 특정 CRC는,

상기 제어정보의 오류검출을 위한 16비트의 CRC와 상기 16비트의 단말 식별자를 비트별로 모듈로-2 연산하여 생성됨을 특징으로 하는, 제어정보의 송신 방법.
이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 송신하는 장치에 있어서,

상기 제어정보의 오류 검출을 위해 생성된 CRC와 상기 제어정보를 적용할 단말을 식별하기 위한 단말 식별자(UE-ID)를 결합하여, 16비트의 단말 특정 CRC(UE-ID specific CRC)를 생성하는 단말 특정 CRC 결합기와,

6 비트의 제어정보에 상기 단말 특정 CRC와 8비트의 테일비트를 추가한 후 1/3의 부호율로 부호화하여 90비트의 부호화된 비트들을 생성하는 채널 부호화기와,

상기 부호화된 비트들을 래이트 매칭 패턴에 따라 래이트 매칭하여, 60비트의 래이트 매칭된 블록을 생성하는 래이트 매칭부와,

상기 래이트 매칭된 블록을 상기 단말에게 전송하는 물리채널 매핑부를 포함하며,

여기서 상기 부호화된 비트들의 천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은,

{1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함함을 특징으로 하는, 제어정보의 송신 장치.
제 5 항에 있어서, 상기 제어정보는,

상기 상향링크 패킷 데이터의 전송을 위해 사용 가능한 최대 허용 데이터 레이트를 나타냄을 특징으로 하는, 제어정보의 송신 장치.
제 6 항에 있어서, 상기 제어정보는,

상기 최대 허용 데이터 레이트에 상응하는 5비트의 파워오프셋 및 상기 제어정보가 복합 자동 재전송 요구(HARQ)의 전체 프로세스들에 유효한지 여부를 지시하는 1비트의 유효 프로세스 지시자로 구성됨을 특징으로 하는, 제어정보의 송신 장치.
제 5 항에 있어서, 상기 단말 특정 CRC는,

상기 제어정보의 오류검출을 위한 16비트의 CRC와 상기 16비트의 단말 식별자를 비트별로 모듈로-2 연산하여 생성됨을 특징으로 하는, 제어정보의 송신 장치.
이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 수신하는 방법에 있어서,

기지국으로부터 수신된 신호에서 60비트의 래이트 매칭된 블록을 추출하는 과정과,

상기 래이트 매칭된 블록을 래이트 매칭 패턴에 따라 역 래이트 매칭하여 90비트의 부호화된 비트들을 출력하는 과정과,

상기 부호화된 비트들을 1/3의 부호율로 복호화하여 6비트의 제어정보와 16비트의 단말 특정 CRC를 출력하는 과정과,

상기 단말 특정 CRC를 검사하여 상기 제어정보를 출력하는 과정을 포함하며,

여기서 상기 래이트 매칭된 블록의 역천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은,

{1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함함을 특징으로 하는, 제어정보의 수신 방법.
제 9 항에 있어서, 상기 제어정보는,

상기 상향링크 패킷 데이터의 전송을 위해 사용 가능한 최대 허용 데이터 레이트를 나타냄을 포함함을 특징으로 하는, 제어정보의 수신 방법.
제 10 항에 있어서, 상기 제어정보는,

상기 최대 허용 데이터 레이트에 상응하는 5비트의 파워오프셋 및 상기 제어정보가 복합 자동 재전송 요구(HARQ)의 전체 프로세스들에 유효한지 여부를 지시하는 1비트의 유효 프로세스 지시자로 구성됨을 특징으로 하는, 제어정보의 수신 방법.
제 9 항에 있어서, 상기 단말 특정 CRC는,

상기 제어정보의 오류검출을 위한 16비트의 CRC와 상기 16비트의 단말 식별자를 비트별로 모듈로-2 연산하여 생성됨을 특징으로 하는, 제어정보의 수신 방법.
이동통신 시스템에서 상향링크 패킷데이터의 전송에 관련된 제어정보를 수신하는 장치에 있어서,

기지국으로부터 수신된 신호에서 60비트의 래이트 매칭된 블록을 추출하는 역 물리채널 매핑부와,

상기 래이트 매칭된 블록을 래이트 매칭 패턴에 따라 역 래이트 매칭하여 90비트의 부호화된 비트들을 출력하는 역 래이트 매칭부와,

상기 부호화된 비트들을 1/3의 부호율로 복호화하여 6비트의 제어정보와 16비트의 단말 특정 CRC를 출력하는 채널 복호화기와,

상기 단말 특정 CRC 를 검사하여 상기 제어정보를 출력하는 CRC 검사기를 포함하며,

여기서 상기 래이트 매칭된 블록의 역천공하는 비트들의 위치를 나타내는 상기 래이트 매칭 패턴은,

{1, 2, 5, 6, 7, 11, 12, 14, 15, 17, 23, 24, 31, 37, 44, 47, 61, 63, 64, 71, 72, 75, 77, 80, 83, 84, 85, 87, 88, 90}을 포함함을 특징으로 하는, 제어정보의 수신 장치.
제 13 항에 있어서, 상기 제어정보는,

상기 상향링크 패킷 데이터의 전송을 위해 사용 가능한 최대 허용 데이터 레이트를 나타냄을 특징으로 하는, 제어정보의 수신 장치.
제 14 항에 있어서, 상기 제어정보는,

상기 최대 허용 데이터 레이트에 상응하는 5비트의 파워오프셋 및 상기 제어정보가 복합 자동 재전송 요구(HARQ)의 전체 프로세스들에 유효한지 여부를 지시하는 1비트의 유효 프로세스 지시자로 구성됨을 특징으로 하는, 제어정보의 수신 장치.
제 13 항에 있어서, 상기 단말 특정 CRC는,

상기 제어정보의 오류검출을 위한 16비트의 CRC와 상기 16비트의 단말 식별자를 비트별로 모듈로-2 연산하여 생성됨을 특징으로 하는, 제어정보의 수신 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제