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KR100886778B1 - 컴플라이언트 전기 단자들을 갖는 장치 및 그 제조 방법들 - Google Patents

컴플라이언트 전기 단자들을 갖는 장치 및 그 제조 방법들 Download PDF

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KR100886778B1
KR100886778B1 KR1020047003590A KR20047003590A KR100886778B1 KR 100886778 B1 KR100886778 B1 KR 100886778B1 KR 1020047003590 A KR1020047003590 A KR 1020047003590A KR 20047003590 A KR20047003590 A KR 20047003590A KR 100886778 B1 KR100886778 B1 KR 100886778B1
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루츠마이클에이.
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다우 코닝 코포레이션
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Abstract

전기 전도체 및 이 전기 전도체 위에 형성되는 전기 전도성의 컴플라이언트 범프를 포함하는 장치가 개시된다. 컴플라이언트 범프는 전기 전도성의 솔더가능한 캡핑층, 및 이 솔더가능한 캡핑층과 전기 전도체 사이에 위치되는 전기 전도성의 컴플라이언트 몸체를 포함한다. 컴플라이언트 몸체는 솔더가능한 캡핑층을 전기 전도체에 전기적으로 결합시킨다. 전기 전도체는 예를 들어 장치의 I/O 패드가 될 수 있고, 컴플라이언트 범프는 장치의 전기 단자를 형성할 수 있다. 컴플라이언트 범프는 솔더가능한 캡핑층과 전기 전도체 사이에 기계적으로 유연한 전기 전도성 경로를 형성한다. 솔더가능한 캡핑층과 전기 전도체 사이에 인가되는 힘을 받게 되면, 컴플라이언트 범프는 탄성적으로 변형된다. 이에 따라, 이러한 컴플라이언트 범프는 상기 장치와 외부 요소 간에 매우 신뢰성있는 연결을 형성할 수 있게 된다. 컴플라이언트 범프들의 몇 개의 실시예들 및 이러한 컴플라이언트 범프들을 형성하는 방법들이 개시된다.
반도체 디바이스, 컴플라이언트 범프, 전도성 경로, 솔더가능한 캡핑층

Description

컴플라이언트 전기 단자들을 갖는 장치 및 그 제조 방법들{APPARATUS WITH COMPLIANT ELECTRICAL TERMINALS, AND METHODS FOR FORMING SAME}
본 발명은 일반적으로 단자들을 갖는 전기 장치에 관한 것으로서, 특히 전기 접속부들을 형성하기 위한 영역 어레이 단자들(area array terminals)을 갖는 전기 장치에 관한 것이다.
집적 회로를 제조하는 동안, 반도체 기판에 형성되어 궁극적으로 외부 디바이스들에 연결되는 신호 라인들은 입/출력(I/O) 패드들이라 칭하는 평평한 금속 컨택 영역들에서 종결된다. 제조 이후, 집적 회로(즉, 칩)는 전형적으로 보호 반도체 디바이스 패키지 내에 고정된다. 이후, 집적 회로의 각 I/O 패드가 디바이스 패키지의 1개 이상의 전기 단자들에 연결된다.
디바이스 패키지의 전기 단자들은 전형적으로 패키지의 주변부 주위에 배열되거나, 패키지의 아랫면에 걸쳐서 2차원 어레이로 배열된다. 전형적으로, 집적 회로의 I/O 패드들을 디바이스 패키지의 단자들에 연결하는 데에는 금속 도체들이 이용된다. 금속 도체들은, 예를 들어 디바이스 패키지의 표면 위에 그리고/또는 표면 내에 형성되는 가는(fine) 금속 본드 와이어들, "트레이스(trace)들"(즉, 신호 라인들), 테이프 자동화 본딩(tape automated bonding) 또는 TAB 테이프 또는 리드 프레임(lead frame)과 같은 유연한(즉, 가소성의) 캐리어 필름(flexible carrier film) 또는 적층물(laminate) 위에 그리고/또는 그 내에 형성된 트레이스들이 될 수 있다. 주변 단자 디바이스 패키지들은, 예를 들어 프린트 회로 기판(PCB)의 홀들 내에 삽입하기 위한 "핀들"이라 칭하는 단자들, 또는 PCB의 노출된 표면 위의 평평한 금속 컨택 영역들에 부착하기 위한 "리드들"이라 칭하는 단자들을 가질 수 있다. 영역 어레이 단자 디바이스 패키지들은 전형적으로 PCB의 노출된 표면 위의 평평한 금속 패드들에 부착하기 위한 솔더(solder) "볼들(balls)" 또는 "범프들(bumps)"을 갖는다.
영역 어레이 단자 패키지들은 디바이스 패키지의 아랫면에 걸쳐 2차원 어레이로 배열된 단자들을 갖는다. 결과로서, 수백개의 단자들을 갖는 영역 어레이 단자 패키지들의 물리적인 치수들은 그들의 주변 단자의 대응물(counterpart) 보다 훨씬 작다. 이러한 보다 작은 패키지들은 랩탑 및 팜톱 컴퓨터들과 같은 휴대용 디바이스 응용들 및 셀룰러 전화와 같은 포켓용 통신 장치들에서 매우 바람직하다. 또한, 집적 회로 I/O 패드들로부터 디바이스 패키지 단자들까지의 신호 라인들의 길이들이 보다 짧아지며, 이에 따라 그리드 어레이 디바이스 패키지들의 고주파 전기 성능은 전형적으로 대응하는 주변 단자 디바이스 패키지들의 성능 보다 우수하다.
제어 컬랩스 칩 연결(Controlled collapse chip connection: C4)은 기판(예를 들어, 유리 섬유-에폭시 인쇄 회로 기판 물질 또는 세라믹 기판)에 집적 회로를 직접 부착하는 잘 알려진 방법이다. 이러한 C4 부착 방법은 일반적으로 "플립 칩" 부착 방법이라 칭한다. C4 부착의 준비로, 집적 회로의 I/O 패드들은 전형적으로 집적 회로의 아랫면에 2차원 어레이로 배열되고, 대응하는 본딩 패드들의 세트는 기판의 윗면에 형성된다. 솔더 "범프"가 집적 회로의 I/O 패드들 각각에 형성된다. 예를 들어, 솔더 합금의 몇 개의 구성 금속층들이 집적 회로의 I/O 패드들 위에 증착될 수 있다. 이러한 금속층들이 증착된 후에는, 집적 회로가 가열되어 금속층들을 용해시킨다. 용해된 금속들은 함께 혼합되어 솔더 합금을 형성할 수 있는바, 이 솔더 합금의 표면 장력에 의해 상기 용해된 솔더 합금은 집적 회로의 I/O 패드들 위에 반구상의 솔더 "범프들"을 형성할 수 있다. 솔더 페이스트가 전형적으로 기판의 본딩 패드들 각각 위에 증착된다.
기판에 집적 회로를 C4 부착하는 동안, 집적 회로의 I/O 패드들 위의 솔더 범프들은 기판의 대응하는 본딩 패드들 위의 솔더 페이스트와 물리적으로 접촉하도록 배치된다. 이후, 기판 및 집적 회로는 솔더가 용해 또는 "리플로우(reflow)"(즉, 재유동)되도록 충분히 오래 가열된다. 솔더가 냉각되면, 집적 회로의 I/O 패드들은 기판의 본딩 패드들에 전기적으로 그리고 기계적으로 결합된다.
보편적인 타입의 영역 어레이 단자 디바이스 패키지는 "플립 칩" 볼 그리드 어레이(BGA) 디바이스 패키지이다. 전형적인 "플립 칩" BGA 디바이스 패키지는 상기 설명한 C4, 즉 "플립 칩" 부착 방법을 이용하여 보다 큰 패키지 기판의 윗면에 장착된 집적 회로를 포함한다. 기판은 2 세트의 본딩 패드들, 즉 집적 회로에 인접하는 윗면에 배열된 제 1 세트 및 BGA 디바이스 패키지의 아랫면에 걸쳐서 2차원 어레이로 배열된 제 2 세트를 포함한다. 기판 위에 그리고/또는 기판 내에 형성된 1개 이상의 전기 전도성 트레이스들(즉, 신호 라인들)의 층들이 제 1, 2 본딩 패드들의 세트들의 각각의 부재들을 연결한다. 제 2 본딩 패드들의 세트의 부재들은 디바이스 패키지 단자들의 기능을 한다. 솔더 볼이 제 2 본딩 패드들의 세트의 각 부재에 부착된다. 솔더 볼들에 의해, BGA 디바이스 패키지는 일반적인 PCB에 표면 장착될 수 있다.
전형적으로 집적 회로와 패키지 기판의 열 팽창 계수(CTE)들이 다르기 때문에, 문제가 발생한다. 이러한 CTE의 차이는 상기 설명한 솔더 리플로우 공정 동안 솔더 범프들 내에 기계적인 스트레스들을 생성한다. 또한, 패키지 기판에 집적 회로를 부착한 이후, 집적 회로는 공정 동안에는 전력을 소모하면서 가열되고, 공정되지 않을 때에는 냉각된다. 이 경우에도, 집적 회로와 패키지 기판의 CTE의 차이는 결과적인 열 사이클링 동안 솔더 범프들 내에 기계적인 스트레스들을 생성한다. 검사하지 않고 방치한다면, 이러한 기계적인 스트레스들은 전형적으로 솔더 범프 연결들을 약화시키고 허용할 수 없는 작은 수의 열 사이클 이후 끊어지게 한다.
상기 설명한 CTE 불일치 문제에 대한 일반적인 해결책은 "플립 칩" 부착 공정의 마지막 부분 동안 집적 회로와 기판 사이의 영역에 언더필 물질(underfill material)(즉, 하측 충전 물질)층을 형성하는 것이다. 이 언더필 물질은 C4 연결들을 캡슐화하고 칩을 기판에 기계적으로 "고정(lock)"시켜, 열 사이클링 동안 솔더 범프 연결들의 기계적인 스트레스를 감소시킴으로써, 솔더 범프 연결들의 신뢰도를 상당히 증가시킨다.
이러한 언더필된 집적 회로 디바이스 패키지의 재공정(rework)이 매우 어렵기 때문에 다른 문제들이 발생한다. 또한, 언더필 공정은 시간 소모적이며, 반도체 디바이스 제조 산업이 제거하기를 원하는 공정을 구성한다.
본 발명은, (예를 들어, 집적 회로들과 패키지 기판들 간의) CTE 불일치에도 불구하고, 언더필 물질의 이용을 필요로 하지 않으면서 상당히 신뢰성있는 전기 연결들을 달성하는 데에 이용될 수 있는 컴플라이언트 전기 단자들에 관련된다.
전기 전도체 및 이 전기 전도체 위에 형성된 전기 전도성의 컴플라이언트 범프를 포함하는 장치가 개시된다. 상기 컴플라이언트 범프는 전기 전도성의 솔더가능한 캡핑층(solderable capping layer), 및 이 솔더가능한 캡핑층과 전기 전도체 사이에 위치하는 전기 전도성의 컴플라이언트 몸체(compliant body)를 포함한다. 일반적으로, 솔더가능한 캡핑층은 대체로 "솔더 가용성(solder wettable)"인 것으로서 설명된다. 특히, 솔더가능한 캡핑층은 하기의 금속들, 즉 납, 주석, 카드뮴, 인듐, 비즈머쓰(bismuth), 갈륨, 구리, 은, 백금, 팔라듐 및 니켈중 1개 이상의 금속들을 포함할 수 있다. 컴플라이언트 몸체는 솔더가능한 캡핑층을 전기 전도체에 전기적으로 결합시킨다.
전기 전도체는 예를 들어 상기 장치의 입/출력(I/O) 패드가 될 수 있고, 컴플라이언트 범프는 상기 장치의 전기 단자를 형성할 수 있다. 컴플라이언트 몸체는 솔더가능한 캡핑층과 전기 전도체 사이에 기계적으로 유연한 전기 전도성 경로를 형성한다. 솔더가능한 캡핑층과 전기 전도체 사이에 인가되는 힘을 받는 다면, 컴플라이언트 범프는 탄성적으로 변형된다. 즉, 컴플라이언트 범프가 솔더가능한 캡핑층과 전기 전도체 사이에 인가된 힘을 받으면(예를 들어, 컴플라이언트 범프가 압축되고, 연장되고, 팽창되면), 이 컴플라이언트 범프의 형상은 처음 형상에서 변형된 형상으로 바뀐다. 힘이 제거되면, 컴플라이언트 범프의 형상은 실질적으로 처음 형상으로 되돌아온다. 이와같이 컴플라이언트 범프가 변형될 수 있게 됨으로써, 이 컴플라이언트 범프는 상기 장치와 외부 요소의 대응하는 본딩 패드들 간에 상당히 신뢰성있는 연결을 형성할 수 있게 된다.
컴플라이언트 몸체는, 예를 들어 폴리머 기반 물질을 포함할 수 있다. 적절한 것으로 여겨지는 폴리머 기반 물질은 에폭시, 실리콘 수지(silicone), 폴리이미드, 아크릴 폴리머들(acrylate polymers) 및 아크릴 코폴리머들(acrylate copolymers)을 포함한다. 컴플라이언트 몸체는 또한 은, 금, 또는 팔라듐, 또는 이들의 합금과 같은 1개 이상의 필러 물질(filler material)(즉, 충전 물질)들을 포함할 수 있다. 이러한 필러 물질들은 컴플라이언트 몸체의 전기 전도성을 증가시키는 데에 이용될 수 있다. 솔더가능한 캡핑층은 납, 주석, 카드뮴, 인듐, 비즈머쓰 및 갈륨중 적어도 2개의 금속들을 포함하는 합금이 될 수 있다. 컴플라이언트 몸체는 솔더가능한 캡핑층 및 전기 전도체와 직접 접촉할 수 있다.
일 실시예에서, 상기 장치는 기판, 이 기판의 표면에 배열된 다수의 I/O 패드들, 및 상기 설명된 전기 전도성의 컴플라이언트 범프들의 다수의 카피(copy)들을 포함하며, 상기 각 컴플라이언트 범프들은 I/O 패드들의 별개의 I/O 패드 위에 형성된다. 상기 장치는 예를 들어 집적 회로 다이가 될 수 있고, 상기 기판은 반도체 기판이 될 수 있다. 또한, 상기 장치는 프린트 회로 기판이 될 수 있고, 상기 기판은 유리 섬유 에폭시 적층물(laminate)이 될 수 있다. 또한, 상기 장치는 배선 장치(interconnecting apparatus)(예를 들어, 디바이스 패키지 기판)가 될 수 있고, 상기 기판은 플라스틱 물질(예를 들어, 유리 섬유 에폭시 적층물, PES(polyethersulfone), 또는 폴리이미드), 또는 세라믹 물질(예를 들어, 알루미늄 산화물, 즉 알루미나(Al2O3), 또는 알루미늄 나이트라이드(AlN))을 포함할 수 있다.
전기 전도체(예를 들어, I/O 패드)의 윗면에 컴플라이언트 전기 단자를 형성하는 개시되는 방법은, 전기 전도체의 윗면에 상기 설명한 전기 전도성의 컴플라이언트 몸체를 형성함으로써, 이 컴플라이언트 몸체가 전기 전도체에 전기적으로 결합되게 하는 단계를 포함한다. 상기 설명한 전기 전도성의 솔더가능한 캡핑층이 컴플라이언트 몸체 위에 형성됨으로써, 이 솔더가능한 캡핑층은 컴플라이언트 몸체에 전기적으로 결합된다.
컴플라이언트 몸체를 형성하는 동안, 이 컴플라이언트 몸체의 아랫면은 전기 전도체의 윗면과 직접 접촉할 수 있으며, 이러한 직접 접촉의 결과로서 컴플라이언트 몸체는 전기 전도체에 전기적으로 결합될 수 있다. 컴플라이언트 몸체의 외부 경계는 전기 전도체의 외부 경계를 넘어 연장될 수 있다. 이에 의해, 컴플라이언트 범프의 단면적을 증가시킴으로써, 컴플라이언트 몸체의 전기 전도성을 증가시킨다. 단면적이 증가하게 되면, 열 기계적으로 야기된 스트레스들이 탄성적으로 소산되는 컴플라이언트 몸체(106) 내의 영역들의 치수들을 또한 증가시킬 수 있다.
상기 방법의 일 실시예에서는, 전기 전도성의 금속 코팅이 전기 전도체의 윗면에 형성됨으로써, 전도성 금속이 전기 전도체에 전기적으로 결합된다. 전도성 금속 코팅의 외부 경계는 전기 전도체의 외부 경계를 넘어 연장된다. 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 한다. 컴플라이언트 몸체가 전도성 금속 코팅 위에 형성됨으로써, 이 컴플라이언트 몸체는 전도성 금속 코팅에 전기적으로 결합된다.
상기 방법의 다른 실시예에서, 전기 전도성의 금속 코팅이 컴플라이언트 몸체 위에 형성됨으로써, 이 전도성 금속 코팅은 컴플라이언트 몸체에 전기적으로 결합된다. 전도성 금속 코팅의 외부 경계는 컴플라이언트 몸체의 외부 경계를 넘어 연장된다. 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 한다. 솔더가능한 캡핑층이 전도성 금속 코팅 위에 형성됨으로써, 이 솔더가능한 캡핑층은 전도성 금속 코팅에 전기적으로 결합된다.
이제, 본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 보다 명확히 이해될 것이다. 도면들에서, 동일한 참조 부호들은 동일한 요소들을 나타낸다.
도 1은 기판 및 이 기판의 표면에 배열된 다수의 전기 전도성의 컴플라이언트 범프들을 포함하는 장치의 일부를 나타낸 도면으로서, 여기에서 각 컴플라이언트 범프들은 전기 전도성의 컴플라이언트 몸체 및 전기 전도성의 솔더가능한 캡핑층을 포함한다.
도 2A는 도 1의 기판의 일부의 단면도로서, 여기에서는 I/O 패드가 기판의 일부 표면에 형성된다.
도 2B는 도 2A의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언 트 몸체가 I/O 패드의 윗면에 형성된다.
도 2C는 도 2B의 기판의 일부의 단면도로서, 여기에서는 도 1의 솔더가능한 캡핑층이 컴플라이언트 몸체의 윗면에 형성된다.
도 3A는 도 1의 기판이 일부의 단면도로서, 여기에서는 도 2A의 I/O 패드가 기판의 일부 표면에 형성된다.
도 3B는 도 3A의 기판의 일부의 단면도로서, 여기에서는 전기 전도성의 금속 코팅이 I/O 패드의 윗면 및 측면에 형성된다.
도 3C는 도 3B의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언트 몸체가 전도성 금속 코팅의 윗면에 형성된다.
도 3D는 도 3C의 기판의 일부의 단면도로서, 여기에서는 도 1의 솔더가능한 캡핑층이 컴플라이언트 몸체의 윗면에 형성된다.
도 4A는 도 1의 기판의 일부의 단면도로서, 여기에서는 도 2A의 I/O 패드가 기판의 일부 표면에 형성된다.
도 4B는 도 4A의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언트 몸체가 I/O 패드 위에 형성된다.
도 4C는 도 4B의 기판의 일부의 단면도로서, 여기에서는 전기 전도성의 금속 코팅이 컴플라이언트 몸체의 윗면에 형성된다.
도 4D는 도 4C의 기판의 일부의 단면도로서, 여기에서는 도 1의 솔더가능한 캡핑층이 전도성 금속 코팅의 윗면에 형성된다.
도 5A는 도 1의 기판의 일부의 단면도로서, 여기에서는 도 2A의 I/O 패드가 기판의 일부 표면에 형성된다.
도 5B는 도 5A의 기판의 일부의 단면도로서, 여기에서는 도 3B의 전기 전도성의 금속 코팅이 I/O 패드의 윗면 및 측면들에 형성된다.
도 5C는 도 5B의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언트 몸체가 도 3B의 전도성 금속 코팅의 윗면에 형성된다.
도 5D는 도 5C의 기판의 일부의 단면도로서, 여기에서는 도 4C의 전기 전도성의 금속 코팅이 컴플라이언트 몸체의 윗면에 형성된다.
도 5E는 도 5D의 기판의 일부의 단면도로서, 여기에서는 도 1의 솔더가능한 캡핑층이 도 4C의 전도성 금속 코팅의 윗면에 형성된다.
본 발명은 많은 변형들 및 대안적인 형태들을 가질 수 있지만, 도면들에는 특정한 실시예들이 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 그러나, 이러한 특정한 실시예들은 본 발명을 개시된 형태들로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 있는 모든 변형들, 등가들 및 대안들을 포함한다.
이하, 본 발명의 예시적인 실시예들을 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 및 사업 관련 제약들을 따르는 것과 같이, 개발자의 특정한 목표들을 달성하기 위해서는, 구현 마다 특정한 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주 목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모하지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 된다.
도 1은 기판(102)을 포함하는 장치(100)의 일부를 도시하는바, 여기에서 기판(102)의 표면(102A)에는 다수의 전기 전도성의 컴플라이언트 범프들(104)이 배열된다. 하기에서 설명되는 바와 같이, 컴플라이언트 범프들(104)은 각각 장치(100)의 다수의 I/O 패드들(도 1에는 미도시)의 개별적인 I/O 패드 위에 위치된다. I/O 패드들은 장치(100)의 전력 그리고/또는 신호 라인들을 종결하며, 장치(100) 외부의 회로들에 연결하기 위한 것이다. 컴플라이언트 범프들(104)은 장치(100)의 전기 단자들을 형성한다.
장치(100)는 예를 들어 집적 회로 다이가 될 수 있고, 기판(102)은 반도체 기판이 될 수 있다. 제조하는 동안, 집적 회로 다이는 훨씬 더 큰 반도체 웨이퍼의 일부가 될 수 있다. 컴플라이언트 범프들(104)은, 제조하는 동안, 그리고 집적 회로 다이가 보다 큰 반도체 웨이퍼로부터 분리되기 전에, 집적 회로 다이 위에 형성될 수 있다.
또한, 장치(100)는 프린트 회로 기판 또는 그리드 어레이 패키지 기판과 같은 배선 장치(interconnecting apparatus)가 될 수 있다. 이러한 상황에서, 기판(102)은 실질적으로, 예를 들어 플라스틱 물질(예를 들어, 유리 섬유 에폭시 적층물, PES(polyethersulfone), 또는 폴리이미드), 또는 세라믹 물질(예를 들어, 알루미늄 산화물, 즉 알루미나(Al2O3), 또는 알루미늄 나이트라이드(AlN))로부터 형 성될 수 있다. 장치(100)는 또한 유리 액정 표시 장치 또는 멀티칩 모듈의 일부가 될 수 있다.
컴플라이언트 범프들(104)은 각각 전기 전도성의 컴플라이언트 몸체(106) 및 전기 전도성의 솔더가능한 캡핑층(108)을 포함한다. 각 컴플라이언트 범프들(104)의 컴플라이언트 몸체(106)는 장치(100)의 I/O 패드 위에 형성되고, 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106) 위에 형성된다. 이에 따라, 각 컴플라이언트 범프들(104)의 컴플라이언트 몸체(106)는 장치(100)의 I/O 패드와 대응하는 캡핑층(108) 사이에 위치되며, I/O 패드를 대응하는 솔더가능한 캡핑층(108)에 전기적으로 결합시킨다.
컴플라이언트 범프들(104)의 솔더가능한 캡핑층들(108)은, 장치(100)가 연결(즉, 부착 또는 장착)될 요소(예를 들어, 프린트 회로 기판, 디바이스 패키지 기판, 집적 회로 다이 등)의 대응하는 본딩 패드들과 접촉하도록 의도된다. 이하, 장치(100)가 연결될 요소는 "연결 요소(connected element)"라 칭한다. 일반적으로, 솔더가능한 캡핑층들(108)은 "솔더 가용성(solder wettable)"이다. 즉, 솔더가능한 캡핑층들(108)의 노출된 표면과 접촉하게 되는 용해된 솔더는 이러한 표면들에 부착될 것이며, 이에 따라 솔더는 솔더가능한 캡핑층들(108)을 대응하는 본딩 패드들에 전기적으로 그리고 기계적으로 결합시키는 데에 이용될 수 있다. 솔더에 의해 컴플라이언트 범프들(104)의 솔더가능한 캡핑층들(108)을 연결 요소의 대응하는 본딩 패드들에 실질적으로 동시에 결합시키는 데에는 솔더 리플로우 공정(solder reflow operation)이 이용될 수 있다.
주로 컴플라이언트 몸체(106)의 존재로 인해, 솔더가능한 캡핑층(108)과 기판(102) 사이에 인가되는 힘을 받으면, 컴플라이언트 범프들(104)은 탄성적으로 변형될 수 있다. 이러한 힘들은, 일부 솔더가능한 캡핑층들(108)과 대응하는 본딩 패드들 간에 존재하는 갭들을 줄이거나 없애고자 하는 노력으로, 솔더가능한 캡핑층들(108)을 연결 요소의 대응하는 본딩 패드들에 결합하는 동안, 장치(100)와 이 장치(100)가 연결될 요소 사이에서 의도적으로 생성될 수 있다. 이러한 갭들은 전형적으로 솔더가능한 캡핑층들(108)의 높이들의 차이, 기판(102) 그리고/또는 연결 요소의 표면들의 비평면성 등으로부터 비롯된다.
이러한 힘들은 또한 장치(100)의 열 팽창 계수(CTE)가 연결 요소의 CTE와 일치하지 않을 때에 생성되는 것으로 기대된다. 예를 들어, 솔더가능한 캡핑층들(108)을 연결 요소의 대응하는 본딩 패드들에 결합시키는 데에 이용되는 솔더 리플로우 공정 동안, 이러한 힘들은 장치(100)와 연결 요소의 CTE들의 차이로 인해 생성되는 것으로 기대된다. 솔더가능한 캡핑층들(108)을 대응하는 본딩 패드들에 결합한 후에도, 이러한 힘들은 또한 장치(100)와 연결 요소의 CTE들의 차이로 인해 열 사이클링 동안 생성되는 것으로 기대된다.
이러한 힘들 하에서 컴플라이언트 범프들(104)이 탄성적으로 변형될 수 있게 됨으로써, 이 컴플라이언트 범프들(104)은 솔더 범프 연결들에 특유한 약화(fatigue) 및 손상(failure)없이 이러한 힘들에 견딜 수 있게 된다. 컴플라이언트 몸체들(106)은 솔더가능한 캡핑층들(108)과 장치(100)의 대응하는 I/O 패드들 간에 기계적으로 유연한 전기 전도성 경로들을 형성한다. 결과로서, 컴플라이언트 범프들(104)을 이용하여 장치(100)와 연결 요소 간에 형성되는 연결들의 신뢰도가 솔더 범프 연결들의 신뢰도 보다 높은 것으로 기대된다.
주목할 사항으로서, 컴플라이언트 범프들(104)은 기판(102)의 1개 이상의 표면들에 어떠한 적절한 방법으로 배열될 수 있다.
이제, 도 2A-2C를 참조하여 도 1의 기판(102)의 표면(102A)에 컴플라이언트 범프들(104)을 형성하는 방법의 일 실시예를 설명한다. 도 2A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 기판(102)의 일부의 표면(102A)에 I/O 패드(200)가 형성된다. 예를 들어, I/O 패드(200)는 기판(102)의 표면(102A)에 형성된 금속층(예를 들어, 알루미늄 또는 구리)을 패터닝함으로써 형성될 수 있다. I/O 패드(200)는 2개의 주요 표면들, 즉 기판(102)의 표면(102A)과 접촉하는 아랫면(200A) 및 그 반대편의 윗면(200B)을 갖는다.
도 2B는 도 2A의 기판(102)의 일부의 단면도로서, 여기에서는 전기 전도성의 컴플라이언트 몸체(106)(도 1 참조)가 I/O 패드(200)의 윗면(200B)에 형성된다. 컴플라이언트 전기 전도체는 폴리머 기반의 전기 전도성 물질들로부터 선택될 수 있다. 이러한 물질들은 열플라스틱, 열경화성 수지 및 B-스테이지 가능 물질(B-stageable material)들을 포함한다. 일반적인 타입의 적절한 폴리머 물질들로는 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 및 아크릴 코폴리머들이 있다. 열플라스틱, 열경화성 수지 및 B-스테이지 가능 물질은, 바람직한 형상 및 형태를 얻고 실온에서 형성하기 위해, 물질을 도포(application)한 후 경화를 필요로 한다.
컴플라이언트 몸체(106)의 적절한 전기 전도성 및 스트레스 소산은 은, 금, 팔라듐 및 이들의 합금들과 같은 1개 이상의 금속 필러들을 혼합시킴으로써 달성될 수 있다. 고유하게 전도성인 폴리머 조성물들이 또한 알려져있는바, 이들이 이용될 수 있다. 상업적으로 입수가능한 필러 물질 제품들은 다양한 크기들 및 형상들의 필러 입자들을 포함한다. 이러한 상업적으로 입수가능한 필러 물질들이 적절하다.
컴플라이언트 몸체(106)는 스크린 프린팅, 스텐실 프린팅, 잉크젯 프린팅, 미리 형성된 범프들의 시트 전사, 코팅 및 이어지는 포토이미징, 또는 다층 기술들에 의한 포토이미징을 포함하는 몇 개의 알려진 방법들중 어느 하나를 이용하여 형성될 수 있다. 컴플라이언트 몸체들(106)의 전기 전도성들에 관련하여, 컴플라이언트 몸체들(106)에 대해 얻어지는 체적 저항은 약 0.001 ohm-cm 또는 이 보다 작아야 하고, 바람직하게는 약 0.0001 ohm-cm 또는 이 보다 작아야 한다. 체적 저항에 대한 하위 한계에 관련하여, 0.00005 ohm-cm 정도로 낮은 체적 저항을 갖는 전기 전도성의 입자 충전 조성물(composition)을 얻을 수 있다. 고체의 은 금속(순도 99.78%)은 0.0000016 ohm-cm의 체적 저항을 갖는바, 이는 얻을 수 있는 체적 저항의 실제 하위 한계로 간주될 수 있다.
도 2B의 실시예에서, 컴플라이언트 범프(106)는 I/O 패드(200)와 직접 접촉하는 아랫면(106A) 및 I/O 패드(200) 반대편의 윗면(106B)을 갖는다. 컴플라이언트 몸체(106)의 윗면(106B)은 돔 형상(domed shape)을 갖는 것으로 도시된다. 주목할 사항으로서, 컴플라이언트 몸체(106)의 윗면(106B)은 그의 의도된 기능을 수행하기 위해 컴플라이언트 몸체(106)에 대해 돔 형상을 가질 필요는 없다.
도 2B의 실시예에서, 컴플라이언트 몸체(106)의 외부 경계는 I/O 패드(200) 의 외부 경계를 넘어 연장되며, 이에 따라 컴플라이언트 몸체(106)는 또한 I/O 패드(200)의 측면들(200C) 및 I/O 패드(200)를 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉한다. 이러한 구성은 컴플라이언트 몸체(106)의 단면적을 증가시킴으로써, 컴플라이언트 몸체(106)의 전기 전도성을 증가시키는 역할을 한다. 단면적이 증가하게 되면, 열 기계적으로 야기된 스트레스들이 탄성적으로 소산되는 컴플라이언트 몸체(106) 내의 영역들의 치수들이 또한 증가한다.
그러나, 주목할 사항으로서, 컴플라이언트 몸체(106)는 의도되는 대로 수행하기 위해 I/O 패드(200)의 어떠한 측면(200C) 또는 기판(102)의 표면(102A)의 어느 부분과도 접촉할 필요가 없다. 다른 실시예들에서, 컴플라이언트 몸체(106)의 외부 경계는 I/O 패드(200)의 측면들(200C)에 의해 정의되는 I/O 패드(200)의 외부 경계를 넘어 연장되지 않을 수 있으며, 이에 따라 컴플라이언트 몸체(106)는 I/O 패드(200)의 어떠한 측면(200C)과도 접촉하지 않거나, I/O 패드(200)를 둘러싸는 기판(102)의 표면(102A)의 어느 부분과도 접촉하지 않는다.
도 2C는 도 2B의 기판(102)의 일부의 단면도로서, 여기에서는 전기 전도성의 솔더가능한 캡핑층(108)(도 1 참조)이 컴플라이언트 몸체(106)의 윗면(106B)에 형성된다. 도 2C의 실시예에서, 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106)와 직접 접촉하는 아랫면(108A) 및 컴플라이언트 몸체(106) 반대편의 윗면(108B)을 갖는다. 상기 설명한 바와 같이, 솔더가능한 캡핑층(108)은 "솔더 가용성"이다. 즉, 솔더가능한 캡핑층들(108)의 노출된 표면과 접촉하게 되는 용해된 솔더는 이러한 표면들에 부착될 것이며, 이에 따라 솔더는 장치(100)(도 1)가 연결될 요소(미도시)의 대응하는 본딩 패드들에 솔더가능한 캡핑층들(108)을 전기적으로 그리고 기계적으로 결합시키는 데에 이용될 수 있다.
솔더가능한 캡핑층(108)은, 예를 들어 납, 주석, 카드뮴, 인듐, 비즈머쓰 및 갈륨의 금속들중 2개 이상을 포함하는 합금이 될 수 있다. 예를 들어, 솔더가능한 캡핑층(108)은 약 95 중량%의 납 및 약 5 중량%의 주석(예를 들어, 5/95 중량%의 주석/납 솔더)을 포함하는 합금으로부터 형성될 수 있다. 솔더가능한 캡핑층(108)이 합금인 경우, 이 솔더가능한 캡핑층(108)을 형성하는 적절한 방법들로는 스텐실 프린팅, 잉크젯 프린팅 및 전사 공정이 있다. 또한, 솔더가능한 캡핑층(108)은 실질적으로 단일 금속(예를 들어, 구리, 은, 백금, 팔라듐 또는 니켈)을 포함하는 물질로부터 형성될 수 있다. 이러한 상황에서, 이러한 물질은 전기 도금(electroplating)에 의해 증착될 수 있다.
도 2C에 도시된 구조는 도 1의 컴플라이언트 범프들(104)의 일 실시예이다. 어떠한 물체가 솔더가능한 캡핑층(108)의 윗면(108B)에 힘을 인가하면, 인가된 힘은 실질적으로 컴플라이언트 몸체(106)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트 몸체(106)가 변형됨으로써, I/O 패드(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 몸체(106)는 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형되며, 인가된 힘이 제거되면, 그의 처음 크기 및 형상으로 실질적으로 복구된다. 이처럼, 컴플라이언트 몸체(106)는 적절한 크기의 탄성(elasticity)을 갖는다. 상기 인가된 힘에 대한 저항력이 컴플라이언트 몸체(106) 내에서 생성되어, 솔더가능한 캡핑층(108)의 윗면(108B)에 상기 인가된 힘을 인가하는 상기 물체와 상기 솔더가능한 캡핑층(108) 간에 물리적인 컨택을 유지한다.
물질의 영률(Young's modulus), 즉 신장 탄성률은 그 물질에 대한 초기 스트레인(initial strain)에 대한 그 물질 내의 단방향의 내부 스트레스의 비이다. 인가되는 힘의 크기가 임계 레벨 미만일 때, 인가된 힘에 의해 생성되는 컴플라이언트 몸체(106) 내에서의 스트레인은 실질적으로 인가되는 힘에 비례하고, 컴플라이언트 몸체(106)는 실질적으로 "후크" 탄성, 즉 이상적인 탄성을 나타낸다고 알려져있다. 일 실시예에서, 컴플라이언트 몸체(106)의 영률은 약 8,000MPa 또는 이 보다 작을 수 있으며, 약 1,000MPa 또는 이 보다 작을 수 있다. 컴플라이언트 몸체(106)는 또한 적절한 크기의 신장(elongation) 및 압축률(compressibility)을 갖는다. 신장은 장력에 있어서 견본의 길이의 증가로서 정의되는바, 이는 보통 최초 길이의 백분률로 표현된다. 압축률은 압축하에서의 견본의 두께의 감소로서 정의되는바, 이는 보통 최초 두께의 백분률로서 표현된다.
도 2C의 실시예에서, 솔더가능한 캡핑층(108)의 외부 경계는 컴플라이언트 몸체(106)의 외부 경계 내에 포함되고, 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106)를 둘러싸는 기판(102)의 표면(102A)의 어느 부분과도 접촉하지 않는다. 이러한 상황이 유익하기는 하지만, 결과적인 컴플라이언트 범프(104)가 의도되는 기능을 수행하는 데에 필수적인 것으로서 여겨지지는 않는다. 따라서, 다른 실시예들에서, 솔더가능한 캡핑층(108)의 외부 경계는 컴플라이언트 몸체(106)의 외부 경계를 넘어 연장될 수 있고, 컴플라이언트 몸체(106)를 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉할 수 있다.
이제, 도 3A-3D를 참조하여 도 1의 기판(102)의 표면(102A)에 컴플라이언트 범프들(104)을 형성하는 방법의 제 2 실시예를 설명한다. 도 3A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 I/O 패드(200)가 기판(102)의 일부의 표면(102A)에 형성된다.
도 3B는 도 3A의 기판(102)의 일부의 단면도로서, 여기에서는 전기 전도성의 금속 코팅(300)이 I/O 패드(200)의 윗면(200B) 및 측면들(200C)에 형성된다. 도 3B의 실시예에서, 전도성 금속 코팅(300)의 외부 경계는 I/O 패드(200)의 측면들(200C)에 의해 정의되는 I/O 패드(200)의 외부 경계를 넘어 연장된다. 전도성 금속 코팅(300)은 접착층의 역할을 하는바, 이 전도성 금속 코팅(300) 위에 이후 형성되는 물질은 I/O 패드(200) 보다 전도성 금속 코팅(300)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅(300)은 I/O 패드들(200)의 산화를 줄이기 위한 장벽층의 역할을 할 수 있다.
전도성 금속 코팅(300)은, 예를 들어 전기 도금 또는 증발(evaporation)(예를 들어, 스퍼터링)에 의해 형성될 수 있다. 전도성 금속 코팅(300)은 다수의 서로 다른 금속층들을 포함할 수 있다. 예를 들어, 전도성 금속 코팅(300)은 I/O 패드(200) 위에 크롬, 구리 및 금의 층들을 나열한 순서대로(즉, 크롬/구리/금층들) 형성함으로써 형성될 수 있다. 대안적으로, 전도성 금속 코팅(300)은 크롬/은/금층들 또는 티타늄/텅스텐/금층들을 포함할 수 있다. 예를 들어, I/O 패드들(200)은 알루미늄으로부터 형성될 수 있고, 전도성 금속 코팅(300)은, 예를 들어 I/O 패 드들(200) 위에 약 0.15 미크론 두께의 크롬층(즉, 약 0.15㎛의 크롬층)을 형성하고, 약 0.15㎛ 두께의 50/50 크롬 구리층을 형성하고, 약 1㎛의 구리층을 형성한 다음, 약 0.15㎛의 금층을 형성함으로써 형성될 수 있다.
도 3C는 도 3B의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 컴플라이언트 몸체(106)가 전도성 금속 코팅(300)의 윗면(300A)에 형성된다. 주목할 사항으로서, 도 3C의 실시예에서, 컴플라이언트 몸체(106)의 외부 경계는 전도성 금속 코팅(300)의 외부 경계 내에 포함되며, 이에 따라 컴플라이언트 몸체(106)는 전도성 금속 코팅(300)을 둘러싸는 기판(102)의 표면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 컴플라이언트 몸체(106)의 외부 경계는 전도성 금속 코팅(300)의 외부 경계 내에 포함되지 않을 수 있고, 컴플라이언트 몸체(106)는 전도성 금속 코팅(300)을 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉할 수 있다.
도 3D는 도 3C의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 솔더가능한 캡핑층(108)이 컴플라이언트 몸체(106)의 윗면(106B)에 형성된다. 도 3D의 실시예에서, 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106)를 완전히 덮고, 솔더가능한 캡핑층(108)의 외부 경계는 전도성 금속 코팅(300)의 외부 경계를 넘어 연장되며, 솔더가능한 캡핑층(108)은 전도성 금속 코팅(300)을 둘러싸는 기판(102)의 표면(102A)과 접촉한다.
도 3D에 도시된 구조는 도 1의 컴플라이언트 범프들(104)의 제 2 실시예이다. 어떠한 물체가 솔더가능한 캡핑층(108)의 윗면(108B)에 힘을 인가하면, 인가된 힘은 실질적으로 컴플라이언트 몸체(106)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트 몸체(106)가 변형됨으로써, I/O 패드(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 몸체(106)는 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형되며, 인가된 힘이 제거되면, 그의 처음 크기 및 형상으로 실질적으로 복구된다. 이처럼, 컴플라이언트 몸체(106)는 적절한 크기의 탄성을 갖는다. 상기 인가된 힘에 대한 저항력이 컴플라이언트 몸체(106) 내에서 생성되어, 솔더가능한 캡핑층(108)의 윗면(108B)에 상기 인가된 힘을 인가하는 상기 물체와 상기 솔더가능한 캡핑층(108) 간에 물리적인 컨택을 유지한다.
이제, 도 4A-4D를 참조하여 도 1의 기판(102)의 표면(102A)에 컴플라이언트 범프들(104)을 형성하는 방법의 제 3 실시예를 설명한다. 도 4A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 I/O 패드(200)가 기판(102)의 일부의 표면(102A)에 형성된다.
도 4B는 도 4A의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 컴플라이언트 몸체(106)가 I/O 패드(200) 위에 형성된다. 주목할 사항으로서, 도 4B의 실시예에서, 컴플라이언트 몸체(106)의 외부 경계는 I/O 패드(200)의 측면들(200C)에 의해 정의되는 I/O 패드(200)의 외부 경계를 넘어 연장되며, I/O 패드(200)를 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉한다.
도 4C는 도 4B의 기판(102)의 일부의 단면도로서, 여기에서는 전기 전도성의 금속 코팅(400)이 컴플라이언트 몸체(106)의 윗면(106B)에 형성된다. 도 4C의 실시예에서, 전도성 금속 코팅(400)은 컴플라이언트 몸체(106)를 완전히 덮고, 이 컴플라이언트 몸체(106)를 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉한다. 전도성 금속 코팅(400)은 접착층의 역할을 하는바, 이 전도성 금속 코팅(400) 위에 이후 형성되는 물질은 컴플라이언트 몸체(106) 보다 전도성 금속 코팅(400)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅(400)은 이후 형성되는 층과 컴플라이언트 몸체(106) 간의, 불량 제품을 생성할 수 있는 화학 반응을 막기 위한 장벽층의 역할을 할 수 있다. 전도성 금속 코팅(400)은 상기 설명한 전도성 금속 코팅(300)과 동일한 물질들을 포함할 수 있으며, 전도성 금속 코팅(300)과 동일한 방법으로 형성될 수 있다.
도 4D는 도 4C의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 솔더가능한 캡핑층(108)이 전도성 금속 코팅(400)의 윗면(400A)에 형성된다. 도 4D의 실시예에서, 솔더가능한 캡핑층(108)의 외부 경계는 전도성 금속 코팅(400)의 외부 경계 내에 포함되며, 이에 따라 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106)와 접촉하지 않는다. 이것은, 전도성 금속 코팅(400)이 솔더가능한 캡핑층(108)과 컴플라이언트 몸체(106) 간의, 불량 제품을 생성할 수 있는 1개 이상의 화학 반응들을 방지하는 장벽층을 형성하는 경우에 유익한 것으로 여겨진다.
도 4D에 도시된 구조는 도 1의 컴플라이언트 범프(104)의 제 3 실시예이다. 어떠한 물체가 솔더가능한 캡핑층(108)의 윗면(108B)에 힘을 인가하면, 인가된 힘은 실질적으로 컴플라이언트 몸체(106)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트몸체(106)가 변형됨으로써, I/O 패드(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 미만이면, 컴플라이언트 몸체(106)는 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형되며, 인가된 힘이 제거되면, 그의 처음 크기 및 형상으로 실질적으로 복구된다. 이처럼, 컴플라이언트 몸체(106)는 적절한 크기의 탄성을 갖는다. 인가된 힘에 대한 저항력이 컴플라이언트 몸체(106) 내에서 생성되어, 솔더가능한 캡핑층(108)의 윗면(108B)에 상기 인가된 힘을 인가하는 상기 물체와 상기 솔더가능한 캡핑층(108) 간에 물리적인 컨택을 유지한다.
이제, 도 5A-5E를 참조하여 도 1의 기판(102)의 표면(102A)에 컴플라이언트 범프들(104)을 형성하는 방법의 제 4 실시예를 설명한다. 도 5A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 I/O 패드(200)가 기판(102)의 일부의 표면(102A)에 형성된다.
도 5B는 도 5A의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 금속 코팅(300)이 I/O 패드(200)의 윗면(200B) 및 측면들(200C)에 형성된다. 도 5B의 실시예에서, 전도성 금속 코팅(300)의 외부 경계는 I/O 패드(200)의 측면들(200C)에 의해 정의되는 I/O 패드(200)의 외부 경계를 넘어 연장된다. 상기 설명한 바와 같이, 전도성 금속 코팅(300)은 접착층의 역할을 하는바, 이 전도성 금속 코팅(300) 위에 이후 형성되는 물질은 I/O 패드(200) 보다 전도성 금속 코팅(300)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅(300)은 I/O 패드(200)의 산화를 줄이기 위한 장벽층의 역할을 할 수 있다.
도 5C는 도 5B의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 컴플라이언트 몸체(106)가 전도성 금속 코팅(300)의 윗면(300A)에 형성된다. 주목할 사항으로서, 도 5C의 실시예에서, 컴플라이언트 몸체(106)의 외부 경계는 전도성 금속 코팅(300)의 외부 경계 내에 포함되며, 이에 따라 컴플라이언트 몸체(106)는 전도성 금속 코팅(300)을 둘러싸는 기판(102)의 표면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 컴플라이언트 몸체(106)의 외부 경계는 전도성 금속 코팅(300)의 외부 경계 내에 포함되지 않을 수 있고, 컴플라이언트 몸체(106)는 전도성 금속 코팅(300)을 둘러싸는 기판(102)의 표면(102A)의 일부와 접촉할 수 있다.
도 5D는 도 5C의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 금속 코팅(400)이 컴플라이언트 몸체(106)의 윗면(106B)에 형성된다. 도 5D의 실시예에서, 전도성 금속 코팅(400)은 컴플라이언트 몸체(106)를 완전히 덮고, 이 컴플라이언트 몸체(106)를 둘러싸는 기판(102)의 일부와 접촉한다. 상기 설명한 바와 같이, 전도성 금속 코팅(400)은 접착층의 역할을 하는바, 이 전도성 금속 코팅(400) 위에 이후 형성되는 물질은 컴플라이언트 몸체(106) 보다 전도성 금속 코팅(400)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅(400)은 이후 형성되는 층과 컴플라이언트 몸체(106) 간의, 불량 제품을 생성할 수 있는 화학 반응들을 방지하는 장벽층의 역할을 할 수 있다. 전도성 금속 코팅(400)은 상기 설명한 전도성 금속 코팅(300)과 동일한 물질들을 포함할 수 있고, 전도성 금속 코팅(300)과 동일한 방법으로 형성될 수 있다.
도 5E는 도 5D의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기 전도성의 솔더가능한 캡핑층(108)이 전도성 금속 코팅(400)의 윗면(400A)에 형성된다. 도 5E의 실시예에서, 솔더가능한 캡핑층(108)의 외부 경계는 전도성 금속 코팅(400)(도 5D 참조)의 외부 경계 내에 포함되며, 이에 따라 솔더가능한 캡핑층(108)은 컴플라이언트 몸체(106)와 접촉하지 않는다. 이것은, 전도성 금속 코팅(400)이 솔더가능한 캡핑층(108)과 컴플라이언트 몸체(106) 간의, 불량 제품을 생성하는 1개 이상의 화학 반응들을 방지하는 장벽층을 형성하는 경우에 유익한 것으로 여겨진다.
도 5E에 도시된 구조는 도 1의 컴플라이언트 범프들(104)의 제 4 실시예이다. 상기 설명한 바와 같이, 어떠한 물체가 솔더가능한 캡핑층(108)의 윗면(108B)에 힘을 인가하면, 인가된 힘은 실질적으로 컴플라이언트 몸체(106)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트 몸체(106)가 변형됨으로써, I/O 패드(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 미만이면, 컴플라이언트 몸체(106)는 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형되며, 인가된 힘이 제거되면, 자신의 처음 크기 및 형상으로 실질적으로 복구된다. 상기 인가된 힘에 대한 저항력이 컴플라이언트 몸체(106) 내에서 생성되어, 솔더가능한 캡핑층(108)의 윗면(108B)에 상기 인가된 힘을 인가하는 상기 물체와 상기 솔더가능한 캡핑층(108) 간에 물리적인 컨택을 유지한다.
주목할 사항으로서, 컴플라이언트 범프들(104)의 구성요소들(예를 들어, 컴플라이언트 몸체들(106), 솔더가능한 캡핑층들(108) 등)은 임의의 적절한 형태를 가질 수 있다.
상기 설명한 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한 다르지만 등가의 방법들로 변형 및 구현될 수 있다. 또한, 하기의 청구항들에서 정의되는 것 이외에, 본원에 개시된 구성 또는 설계의 세부사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 수정 또는 변형될 수 있으며, 이러한 수정 또는 변형이 본 발명의 범위 및 정신 내에 있음은 명백하다. 따라서, 본 발명이 보호받고자 하는 바는 하기의 청구항들에 의해 정의된다.

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  39. 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법에 있어서,
    상기 전기 전도체의 윗면에 전기 전도성의 컴플라이언트 몸체를 형성함으로써, 상기 컴플라이언트 몸체의 외부 경계가 상기 전기 전도체의 외부 경계를 넘어 연장되게 하는 단계와, 여기서 상기 컴플라이언트 몸체는 상기 전기 전도체에 전기적으로 결합되며;
    상기 컴플라이언트 몸체 위에 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 컴플라이언트 몸체에 전기적으로 결합되게 하는 단계와, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 컴플라이언트 몸체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며; 그리고
    상기 전도성 금속 코팅 위에 전기 전도성의 솔더가능한 캡핑층을 형성함으로써, 상기 솔더가능한 캡핑층이 상기 전도성 금속 코팅에 전기적으로 결합되게 하는 단계를 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  40. 제 39 항에 있어서,
    상기 전기 전도성의 금속 코팅을 형성하는 단계는,
    상기 컴플라이언트 몸체 위에 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 컴플라이언트 몸체에 전기적으로 결합되게 하는 단계를 포함하며, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 컴플라이언트 몸체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며, 그리고 상기 전도성 금속 코팅은 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  41. 제 39 항에 있어서,
    상기 전기 전도성의 솔더가능한 캡핑층을 형성하는 단계는,
    상기 전도성 금속 코팅 위에 전기 전도성의 솔더가능한 캡핑층을 형성함으로써, 상기 솔더가능한 캡핑층이 상기 전도성 금속 코팅에 전기적으로 결합되게 하는 단계를 포함하며, 여기서 상기 솔더가능한 캡핑층은 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐 및 니켈로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  42. 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법에 있어서,
    상기 전기 전도체의 윗면에 제 1 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 전기 전도체에 전기적으로 결합되게 하는 단계와, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 전기 전도체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며;
    상기 전기 전도체의 윗면에 전기 전도성의 컴플라이언트 몸체를 형성함으로써, 상기 컴플라이언트 몸체의 외부 경계가 상기 전기 전도체의 외부 경계를 넘어 연장되게 하는 단계와, 여기서 상기 컴플라이언트 몸체는 상기 전기 전도체에 전기적으로 결합되며;
    상기 컴플라이언트 몸체 위에 제 2 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 컴플라이언트 몸체에 전기적으로 결합되게 하는 단계와, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 컴플라이언트 몸체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며; 그리고
    상기 제 2 전도성 금속 코팅 위에 전기 전도성의 솔더가능한 캡핑층을 형성함으로써, 상기 솔더가능한 캡핑층이 상기 제 2 전도성 금속 코팅에 전기적으로 결합되게 하는 단계를 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  43. 제 42 항에 있어서,
    상기 제 1 전기 전도성의 금속 코팅을 형성하는 단계는,
    상기 전기 전도체의 윗면에 제 1 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 전기 전도체에 전기적으로 결합되게 하는 단계를 포함하며, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 전기 전도체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며, 그리고 상기 전도성 금속 코팅은 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  44. 제 42 항에 있어서,
    상기 제 2 전기 전도성의 금속 코팅을 형성하는 단계는,
    상기 컴플라이언트 몸체 위에 제 2 전기 전도성의 금속 코팅을 형성함으로써, 상기 전도성 금속 코팅이 상기 컴플라이언트 몸체에 전기적으로 결합되게 하는 단계를 포함하며, 여기서 상기 전도성 금속 코팅의 외부 경계는 상기 컴플라이언트 몸체의 외부 경계를 넘어 연장되고, 상기 전도성 금속 코팅은 접착층 또는 장벽층의 기능을 하며, 그리고 상기 전도성 금속 코팅은 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
  45. 제 42 항에 있어서,
    상기 전기 전도성의 솔더가능한 캡핑층을 형성하는 단계는,
    상기 제 2 전도성 금속 코팅 위에 전기 전도성의 솔더가능한 캡핑층을 형성함으로써, 상기 솔더가능한 캡핑층이 상기 제 2 전도성 금속 코팅에 전기적으로 결합되게 하는 단계를 포함하며, 여기서 상기 솔더가능한 캡핑층은 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐 및 니켈로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 전기 전도체의 윗면에 컴플라이언트 전기 단자를 형성하는 방법.
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6211572B1 (en) * 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US7436058B2 (en) * 2002-05-09 2008-10-14 Intel Corporation Reactive solder material
DE10239081B4 (de) * 2002-08-26 2007-12-20 Qimonda Ag Verfahren zur Herstellung einer Halbleitereinrichtung
JP4329532B2 (ja) * 2003-07-15 2009-09-09 日立電線株式会社 平角導体及びその製造方法並びにリード線
US8390126B2 (en) * 2003-10-03 2013-03-05 Motorola Mobility Llc Method and arrangement for reduced thermal stress between substrates
US7462936B2 (en) * 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
JP4433820B2 (ja) * 2004-02-20 2010-03-17 Ｔｄｋ株式会社 磁気検出素子およびその形成方法ならびに磁気センサ、電流計
WO2005093816A1 (en) * 2004-03-05 2005-10-06 Infineon Technologies Ag Semiconductor device for radio frequency applications and method for making the same
US7259581B2 (en) * 2005-02-14 2007-08-21 Micron Technology, Inc. Method for testing semiconductor components
US7413110B2 (en) * 2005-02-16 2008-08-19 Motorola, Inc. Method for reducing stress between substrates of differing materials
JP5593018B2 (ja) 2005-02-25 2014-09-17 テッセラ，インコーポレイテッド コンプライアンスを有する超小型電子アセンブリ
US7534715B2 (en) * 2005-12-29 2009-05-19 Intel Corporation Methods including fluxless chip attach processes
JP4672576B2 (ja) * 2006-03-09 2011-04-20 富士通株式会社 電子デバイス及びその製造方法
US7375021B2 (en) * 2006-04-04 2008-05-20 International Business Machines Corporation Method and structure for eliminating aluminum terminal pad material in semiconductor devices
US20070284758A1 (en) * 2006-05-22 2007-12-13 General Electric Company Electronics package and associated method
US20070297151A1 (en) * 2006-06-27 2007-12-27 Mosley Larry E Compliant conductive interconnects
US20080042269A1 (en) * 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structures and packaged structures thereof
US7749886B2 (en) * 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
WO2008142839A1 (ja) * 2007-05-11 2008-11-27 Panasonic Corporation 半導体チップと半導体装置
TWI343112B (en) * 2007-08-08 2011-06-01 Unimicron Technology Corp Package substrate having electrical connection structure and method for fabricating the same
JP5629580B2 (ja) 2007-09-28 2014-11-19 テッセラ，インコーポレイテッド 二重ポスト付きフリップチップ相互接続
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
US8766439B2 (en) 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
JP5530955B2 (ja) * 2011-02-21 2014-06-25 日本特殊陶業株式会社 多層配線基板
US8499445B1 (en) * 2011-07-18 2013-08-06 Endicott Interconnect Technologies, Inc. Method of forming an electrically conductive printed line
KR101840447B1 (ko) * 2011-08-09 2018-03-20 에스케이하이닉스 주식회사 반도체 패키지 및 이를 갖는 적층 반도체 패키지
DE102011083423A1 (de) * 2011-09-26 2013-03-28 Siemens Aktiengesellschaft Kontaktfederanordnung und Verfahren zur Herstellung derselben
DE102011056515B4 (de) 2011-12-16 2023-12-07 Tdk Electronics Ag Elektrisches Bauelement und Verfahren zur Herstellung eines elektrischen Bauelements
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10930581B2 (en) * 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
TWI892323B (zh) 2016-10-27 2025-08-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10355371B2 (en) 2017-03-03 2019-07-16 Microsoft Technology Licensing, Llc Flexible conductive bonding
WO2022147459A1 (en) 2020-12-30 2022-07-07 Invensas Bonding Technologies, Inc. Structure with conductive feature and method of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
EP0827190A2 (en) * 1994-06-24 1998-03-04 Industrial Technology Research Institute Bump structure and methods for forming this structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187020A (en) 1990-07-31 1993-02-16 Texas Instruments Incorporated Compliant contact pad
US5508228A (en) 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5431328A (en) 1994-05-06 1995-07-11 Industrial Technology Research Institute Composite bump flip chip bonding
US5854514A (en) 1996-08-05 1998-12-29 International Buisness Machines Corporation Lead-free interconnection for electronic devices
TW324847B (en) 1996-12-13 1998-01-11 Ind Tech Res Inst The structure of composite bump
US6080494A (en) * 1997-08-29 2000-06-27 Texas Instruments Incorporated Method to manufacture ball grid arrays with excellent solder ball adhesion for semiconductor packaging and the array
US6369451B2 (en) * 1998-01-13 2002-04-09 Paul T. Lin Solder balls and columns with stratified underfills on substrate for flip chip joining
WO2000004578A1 (en) * 1998-07-15 2000-01-27 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Method for transferring solder to a device and/or testing the device
US6341071B1 (en) * 1999-03-19 2002-01-22 International Business Machines Corporation Stress relieved ball grid array package
TW434856B (en) * 2000-05-15 2001-05-16 Siliconware Precision Industries Co Ltd Manufacturing method for high coplanarity solder ball array of ball grid array integrated circuit package
US6333104B1 (en) * 2000-05-30 2001-12-25 International Business Machines Corporation Conductive polymer interconnection configurations
US6396156B1 (en) * 2000-09-07 2002-05-28 Siliconware Precision Industries Co., Ltd. Flip-chip bonding structure with stress-buffering property and method for making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
EP0827190A2 (en) * 1994-06-24 1998-03-04 Industrial Technology Research Institute Bump structure and methods for forming this structure

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