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KR100884986B1 - 반도체 소자와 그의 제조방법 - Google Patents

반도체 소자와 그의 제조방법 Download PDF

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KR100884986B1
KR100884986B1 KR1020070074956A KR20070074956A KR100884986B1 KR 100884986 B1 KR100884986 B1 KR 100884986B1 KR 1020070074956 A KR1020070074956 A KR 1020070074956A KR 20070074956 A KR20070074956 A KR 20070074956A KR 100884986 B1 KR100884986 B1 KR 100884986B1
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Abstract

본 발명은 반도체 소자와 그의 제조방법에 관한 것으로, 특히 시스템 인 패키지 반도체 소자와 그의 제조방법에 관한 것이다.
본 발명의 실시 예에 따른 시스템 인 패키지 반도체 소자는 내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩으로 구성된 시스템 인 패키지 반도체 소자에 있어서, 내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩을 구비하고, 상기 제 1 및 제 2 반도체 칩 각각은 중앙부에 각각 10㎛ 내지 100㎜의 깊이를 트렌치와, 상기 각각의 트렌치의 내부 하면에 형성되어 상기 제 1 및 제 2 반도체 칩 각각의 내부 회로에 전류를 인가시키는 제 1 및 제 2 메탈 전극과, 상기 트렌치 내부에 소정 부피로 충전되어 상기 제 1 및 제 2 메탈 전극을 선택적으로 도통시키는 액상의 전도성 물질과, 상기 제 1 및 제 2 반도체 칩 표면에 서로 대응되도록 형성되어 상기 제 1 및 제 2 반도체 칩을 체결시키는 복수의 본딩부를 구비하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그의 제조방법은 복수의 반도체 칩 내부에 트렌치를 형성하고, 이 트렌치 내부의 일정 부피로 충전된 액상의 전도성 물질을 이용하여 복수의 반도체 칩을 전기적으로 접속시켜, 종래와 같이 복수의 반도체 칩을 전기적으로 접속시키기 위해 별도의 전도성 라인 또는 컨택부를 형성하는 구성 및 제조공정을 줄여 반도체 소자의 제조 효율을 향상시킬 수 있다. 또한, 복수의 반도체 칩를 본딩부를 이용하여 체결시켜, 종래의 복수의 접착층을 삭 제하여 제조효율을 향상시킴과 아울러, 제조비용을 절감시킬 수 있다.
SIP, 비아 패턴, 전도성 액상 물질

Description

반도체 소자와 그의 제조방법{semiconductor device and method of fabricating the same}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 시스템 인 패키지 반도체 소자와 그의 제조방법에 관한 것이다.
반도체 소자는 기존에 한정된 분야에 국한되어 사용되었으나, 최근에 들어와 인터넷과 통신기술의 발달로 급속히 정보화 사회로 진행되면서, 그 적용의 폭이 점점 넓어지고 있다.
이러한 반도체 소자는 핸드폰, PDA를 위시한 모바일 제품군에서 시작하여, 디스플레이 장치, 휴대용 영상·음원 재생 장치 및 가정에 사용되는 다양한 전기·전자 제품에 적용되고 있다.
앞에서 열거한 바와 같이, 반도체 소자가 다양한 제품들에 적용되기 위해서는 다양한 기능을 갖춘 소자가 요구되며, 특히 휴대용 통신, 영상·음원 재생 장치 등의 모바일 제품에서는 소형, 다기능, 고속의 특성이 요구되고 있다.
이러한 요구에 대응하여 같은 종류 또는 다양한 종류의 반도체 소자를 하나의 칩(Chip) 또는 웨이퍼(wafer)에 수직으로 적층하고, 이러한 복수의 반도체 소자 를 전기적으로 상호 연결하여 하나의 패키지로 제조하는, 일명 시스템 인 패키지(System In Package : SIP)가 개발되었다.
이러한 시스템 인 패키지(SIP)는 기존의 단일칩 패키지와는 달리 수직으로 복수의 칩을 쌓게되어, 동종 칩의 적층구조로 저장밀도를 높이거나, 정보 저장 기능의 칩 또는 논리 연산 기능의 칩을 복층구조로 쌓아 복합 기능의 패키지를 제공함으로써, 복수의 소자를 동일 면적에 배치하는 기존의 반도체 소자 대비 소형화, 경량화 및 다기능화를 가능케 한다.
도 1은 종래의 시스템 인 패키지(SIP) 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 종래의 시스템 인 패키지(SIP) 반도체 소자(10)는 인쇄회로기판(printed circuit board : PCB)(11) 상부 및 하부 쪽에 복수의 동종 또는 이종의 칩들(12a, 12b, 12c, 12d)이 배치된다.
인쇄회로기판(11)의 상부 쪽에 배치된 복수의 칩들(12a, 12b, 12c)은 본딩 와이어(bonding wire)(13)에 의해 각각 인쇄회로기판(11)과 전기적으로 접속되고, 인쇄회로기판(11)의 하부 쪽에 배치된 칩(12d)은 컨택부(14)에 의해 인쇄회로기판(11)과 전기적으로 접속된다. 여기서, 복수의 칩들(12a, 12b, 12c)의 사이에 접착층(15)을 개재하여 수직의 적층 구조를 형성한다.
인쇄회로기판(11)의 상부 쪽에는 몰딩 수지(molding resin)(16)가 형성되어 복수의 칩들(12a, 12b, 12c)과 본딩 와이어(13)를 밀봉하며, 인쇄회로기판(11)의 하부와 칩(12d) 언더필 수지(underfill resin)(17)가 형성되어 인쇄회로기판(11)의 하부와 컨택부(14)를 밀봉한다.
또한, 인쇄회로기판(11)의 하부 쪽에는 솔더부(18)가 형성되어 시스템 인 패키지(SIP) 반도체 소자(10)를 외부와 접속시킨다.
이러한 구조를 가지는 종래의 시스템 인 패키지(SIP) 반도체 소자(10)는 복수의 칩들(12a, 12b, 12c, 12d)이 본딩 와이어(13) 또는 컨택부(14)를 통해 인쇄회로기판(11)과 접속된다. 따라서, 상호간을 접속시키기 위한 접속수단이 상대적으로 길고, 이로 인해 시스템의 성능 향상에 한계가 있다. 또한, 본딩 와이어(13)를 이용하여 상호 접속하는 구조는 시스템 인 패키지(SIP) 반도체 소자(10)의 크기 축소에 제약이 있다.
한편, 칩 내부에 관통 비아를 이용하여 복수의 칩을 접속시키는 구조가 있으나, 이러한 관통 비아를 이용하는 구조는 관통 비아의 형성을 위해 부수적 공정이 추가됨과 아울러, 복수의 배선 배치로 인해 소자의 구조가 복잡해지는 단점이 있다. 또한, 소자의 크기가 작아질 경우 구조가 불안정 해지는 단점이 있다.
종래의 시스템 인 패키지(SIP) 반도체 소자는 복수의 칩들이 본딩 와이어 또는 컨택부를 통해 인쇄회로기판과 접속됨으로 인해, 상호간을 접속시키기 위한 접속수단이 상대적으로 길어지게 된다. 이로 인해, 시스템의 성능 향상에 한계가 있고, 소자의 크기 축소에 제약이 있다.
칩 내부에 관통 비아를 이용하여 복수의 칩을 접속시키는 구조 또한, 관통 비아의 형성을 위해 부수적 공정이 추가됨과 아울러, 복수의 배선 배치로 인해 소자의 구조가 복잡해지는 단점이 있다. 또한, 소자의 크기가 작아질 경우 구조가 불안정 해지는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 실시 예에 따른 반도체 소자 및 그의 제조방법은 복수의 반도체 칩을 전기적으로 접속시키는 배선 및 컨택부를 삭제시켜, 반도체 소자의 제조효율 및 제조비용을 절감시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩으로 구성된 시스템 인 패키지 반도체 소자에 있어서, 내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩을 구비하고, 상기 제 1 및 제 2 반도체 칩 각각은 중앙부에 소정 깊이를 가지는 트렌치와, 상기 각각의 트렌치의 내부 하면에 형성되어 상기 제 1 및 제 2 반도체 칩 각각의 내부 회로에 전류를 인가시키는 제 1 및 제 2 메탈 전극과, 상기 트렌치 내부에 소정 부피로 충전되어 상기 제 1 및 제 2 메탈 전극을 선택적으로 도통시키는 액상의 전도성 물질과, 상기 제 1 및 제 2 반도체 칩 표면에 서로 대응되도록 형성되어 상기 제 1 및 제 2 반도체 칩을 체결시키는 복수의 본딩부를 구비하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 상기 액상의 전도성 물질이 수은인 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 상기 본딩부에 금속의 솔딩 물질 또는 비금속의 접착 물질이 갭필되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 상기 본딩부 내벽에 금속막이 형성되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 상기 액상의 전도성 물질이 상기 시스템 인 패키지 반도체 소자가 제 1 방향으로 세워질 때 상기 제 1 및 제 2 메탈 전극을 담지하여 상기 제 1 및 제 2 메탈 전극을 전기적으로 접속시키는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자는 상기 액상의 전도성 물질이 상기 시스템 인 패키지 반도체 소자가 제 2 방향으로 세워질 때 중력에 의해 상기 트렌치의 하부로 이동하여 상기 제 1 및 제 2 메탈 전극을 전기적으로 단락시키는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자의 제조방법은 내부에 일정 회로를 가지는 제 1 및 제 2 반도체 칩을 마련하는 단계와, 상기 제 1 및 제 2 반도체 칩 각각의 중앙부에 10㎛ 내지 100㎜의 깊이를 가지는 제 1 및 제 2 트렌치를 형성하는 단계와, 상기 각각의 트렌치 하면에서 상기 각각의 일정 회로에 전류를 인가시키는 제 1 및 제 2 메탈 전극을 형성하는 단계와, 상기 복수의 제 1 및 제 2 트렌치중 적어도 하나의 트렌치 내에 소정 부피를 가지도록 액상의 전도성 물질을 충전하는 단계와, 상기 제 1 및 제 2 반도체 칩을 서로 대향 하도록 적층시키는 단계와, 상기 제 1 및 제 2 반도체 칩 표면 각각에 서로 대응되도록 형성된 복수의 본딩부에 접착 물질이 갭필하여 상기 제 1 및 제 2 반도체 칩을 체결시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자의 제조방법은 상기 액상의 전도성 물질이 수은인 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자의 제조방법은 상기 본딩부에 금속의 솔딩 물질 또는 비금속의 접착 물질을 갭필되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 시스템 인 패키징 반도체 소자의 제조방법은 상기 본딩부 내벽에 금속막을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그의 제조방법은 복수의 반도체 칩 내부에 트렌치를 형성하고, 이 트렌치 내부의 일정 부피로 충전된 액상의 전도 성 물질을 이용하여 복수의 반도체 칩을 전기적으로 접속시켜, 종래와 같이 복수의 반도체 칩을 전기적으로 접속시키기 위해 별도의 전도성 라인 또는 컨택부를 형성하는 구성 및 제조공정을 줄여 반도체 소자의 제조 효율을 향상시킬 수 있다. 또한, 복수의 반도체 칩를 본딩부를 이용하여 체결시켜, 종래의 복수의 접착층을 삭제하여 제조효율을 향상시킴과 아울러, 제조비용을 절감시킬 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자(100)는 도시되지 않은 인쇄회로기판(printed circuit board : PCB) 상에 동종 또는 이종의 복수위 반도체 칩(110, 112)이 배치되고, 복수의 반도체 칩(110, 120)은 서로 대향하여 적층된다.
복수의 반도체 칩(110, 120) 각각은 도 4에 도시된 바와 같이, 서로 대응되는 본딩부(Via Hold)(140) 형성되어 있고, 이러한, 복수의 본딩부(140)에 접착 물질이 갭필되어 서로 대향하는 복수의 반도체 칩(110, 120) 체결된다.
복수의 반도체 칩들(110, 120)은 그 내부에 각각 10㎛ 내지 100㎜의 깊이를 가지는 트렌치(114, 124)가 형성되고, 각각의 트렌치(114, 124)에는 각각의 반도체 칩(110, 120)의 내부 회로에 전류를 인가시키기 위한 메탈 전극(112, 122)이 형성된다.
또한, 각각의 반도체 칩들(110, 120)에 형성된 트렌치(114, 124)에는 도 3 및 도4에 도시된 바와 같이, 복수의 메탈 전극(112, 122)을 전기적으로 접속시키기 위한 액상의 전도성 물질(130)이 충전된다. 복수의 트렌치(114, 124) 각각에 충전되는 액상의 전도성 물질(130)은 트렌치(114, 124)에 완충되는 것이 아니라, 여분의 공간을 두고 트렌치(114, 124)의 일정 높이까지 충전된다.
이러한, 복수의 칩들(110, 120)은 본딩 와이어(bonding wire) 또는 컨택부를 통해 의해 각각 인쇄회로기판과 전기적으로 접속된다.
도 3 및 도 4는 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자를 제조하는 과정을 나타내는 공정 단면도이다.
도 3 및 도 4를 참조하여, 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자(100)의 제조방법을 설명하기로 한다. 여기서, 본 발명의 주요 부분은 복수의 반도체 칩(110, 120) 간의 접속 구조 및 복수의 반도체 칩(110, 120)의 본딩에 관한 것이므로, 본 발명의 핵심 부분이 아닌 시스템 인 패키지(SIP) 반도체 소자의 일반적인 구조 및 제조방법에 대해서는 생략하기로 한다.
먼저, 웨이퍼 상에 반도체 제조공정을 통해, 메모리 또는 비메모리 회로가 형성된, 제 1 반도체 칩(110)을 준비한다.
제 1 반도체 칩(110)의 중앙부에는 앞에서 설명한 바와 같이, 10㎛ 내지 100㎜의 깊이를 가지는 트렌치(124)가 형성되어 있고, 이 트렌치(124)의 내부 하면에 는 제 1 반도체 칩(110)의 내부에 형성된 회로에 전류를 인가시키기 위한 메탈 전극(122) 형성되어 있다.
이후, 제 1 반도체 칩(120)의 트렌치(124)에 액상의 전도성 물질(130) 충전한다. 이때, 액상의 전도성 물질(130)은 전류를 도통시킬 수 있는 액상의 모든 물질이 적용 가능하며 본 발명의 실시 예에서는 수은(Hg, mercury)을 적용하였다. 본 발명의 실시 예에서 액상의 전도성 물질(130)로 수은을 적용한 것은 수은은 상온에서 액체인 성질을 가지는 비휘발성의 물질로, 전성(展性)·연성(延性)이 뛰어나 제조공정에 적용이 쉽다.
또한, 온도의 변화에 따른 물질의 팽창률이 거의 일정해 트렌치(124)에 충전 후, 소자의 동작에 의한 발열에 부피의 변화가 예측 가능하여, 충전 가능한 양의 범위 산출이 용이하다. 이를 통해, 충전 후 소자의 안정적인 동작을 보장할 수 있다.
이후, 도 4에 도시된 바와 같이, 제 1 반도체 칩(120)과 대향 하도록(마주보도록) 제 2 반도체 칩(110)을 적층시킨다.
여기서, 제 2 반도체 칩(110)에는 제 1 반도체 칩(120)과 동일하게, 중앙부 10㎛ 내지 100㎜의 깊이를 가지는 트렌치(114)가 형성되어 있고, 이 트렌치(114)의 내부 하면에는 제 2 반도체 칩(110)의 내부에 형성된 회로에 전류를 인가시키기 위한 메탈 전극(112) 형성되어 있다.
이후, 복수의 반도체 칩(110, 120) 각각에 서로 대응되도록 형성된 복수의 본딩부(Via Hold)(140)에 접착 물질이 갭필되어 복수의 반도체 칩(110, 120) 체결 되어 트렌치(114, 124) 내부에 충전된 액상의 전도성 물질(130)이 밖으로 새어 나오는 것을 방지한다.
여기서, 접착 물질은 일반적인 금속의 솔딩 물질이 모두 적용가능하며, 비단 금속의 솔딩 물질 뿐만 아니라, 금속 및 비금속을 접합시킬 수 있는 접착 재료는 모두 적용이 가능하다.
금속의 솔딩 물질을 이용하여 복수의 반도체 칩(110, 120)을 체결시킬 경우에는, 접착력을 향상시키기 위해 복수의 본딩부(140) 내벽에 얇은 금속막을 형성시킬 수도 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자 동작 방법을 나타내는 도면이다.
본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자(100)는 그 내부에 충전된 액상의 전도성 물질(130)을 이용하여 선택적으로 복수의 반도체 칩(110, 120)을 전기적으로 접속시킬 수 있다.
먼저, 도 5에 도시된 바와 같이, 시스템 인 패키지(SIP) 반도체 소자(100)를 제 1 방향으로 세워 놓으면 복수의 반도체 칩(110, 112)의 메탈 전극(112, 122)이 트렌치(114, 124) 내부에 일정 부피로 충전된 액상의 전도성 물질(130)에 담지되어 두 메탈 전극(112, 122)이 전기적으로 접속된다.
한편, 도 6에 도시된 바와 같이, 시스템 인 패키지(SIP) 반도체 소자(100)를 제 2 방향으로 세워 놓으면 트렌치(114, 124) 내부에 일정 부피로 충전된 액상의 전도성 물질(130)은 중력에 의해 트렌치(114, 124)의 하부로 이동하여, 복수의 반 도체 칩(110, 112)의 메탈 전극(112, 122)이 에어층(150)에 위치하게 된다. 두 메탈 전극(112, 122) 간에 전류를 도통 시킬 수 있는 물질이 형성되어 있지 않음으로 두 메탈 전극(112, 122)은 전기적으로 단락되게 된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 시스템 인 패키지(SIP) 반도체 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자를 나타내는 단면도이다.
도 3 및 도 4는 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자를 제조하는 과정을 나타내는 공정 단면도이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 시스템 인 패키지(SIP) 반도체 소자 동작 방법을 나타내는 도면이다.
<도면 주요 부분에 대한 부호의 설명>
10, 100 : 시스템 인 패키지 반도체 소자
11 : 인쇄회로기판 12a ~ 12d : 반도체 칩
13 : 본딩 와이어 14 : 컨택부
15 : 접착층 16 : 몰딩 수지
17 : 언더필 수지 18 : 솔더부
110, 120 : 반도체 소자 112, 114 : 메탈 전극
130 : 액상 전도성 물질 140 : 본딩부
150 : 에어층

Claims (10)

  1. 내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩으로 구성된 시스템 인 패키지 반도체 소자에 있어서,
    내부에 일정 회로가 구성되어 서로 대향하여 체결되는 복수의 제 1 및 제 2 반도체 칩을 구비하고,
    상기 제 1 및 제 2 반도체 칩 각각은 중앙부에 10㎛ 내지 100㎜의 깊이를 가지는 트렌치와,
    상기 각각의 트렌치의 내부 하면에 형성되어 상기 제 1 및 제 2 반도체 칩 각각의 내부 회로에 전류를 인가시키는 제 1 및 제 2 메탈 전극과,
    상기 트렌치 내부에 소정 부피로 충전되어 상기 제 1 및 제 2 반도체 칩을 세우는 방향에 따라 상기 제 1 및 제 2 메탈 전극을 선택적으로 담지하여, 상기 제 1 및 제 2 메탈 전극에 전류를 선택적으로 도통시키는 액상의 전도성 물질과,
    상기 제 1 및 제 2 반도체 칩 표면에 서로 대응되도록 형성되어 상기 제 1 및 제 2 반도체 칩을 체결시키는 복수의 본딩부를 구비하는 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  2. 제 1 항에 있어서,
    상기 액상의 전도성 물질은 수은인 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  3. 제 1 항에 있어서,
    상기 본딩부는 금속의 솔딩 물질 또는 비금속의 접착 물질이 갭필되어 형성되는 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  4. 제 3 항에 있어서,
    상기 본딩부 내벽에 금속막이 형성되는 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  5. 제 1 항에 있어서,
    상기 액상의 전도성 물질은 상기 시스템 인 패키지 반도체 소자가 제 1 방향으로 세워질 때 상기 제 1 및 제 2 메탈 전극을 담지하여 상기 제 1 및 제 2 메탈 전극을 전기적으로 접속시키는 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  6. 제 1 항에 있어서,
    상기 액상의 전도성 물질은 상기 시스템 인 패키지 반도체 소자가 제 2 방향으로 세워질 때 중력에 의해 상기 트렌치의 하부로 이동하여 상기 제 1 및 제 2 메탈 전극을 전기적으로 단락시키는 것을 특징으로 하는 시스템 인 패키지 반도체 소자.
  7. 내부에 일정 회로를 가지는 제 1 및 제 2 반도체 칩을 마련하는 단계와,
    상기 제 1 및 제 2 반도체 칩 각각의 중앙부에 10㎛ 내지 100㎜의 깊이를 가지는 제 1 및 제 2 트렌치를 형성하는 단계와,
    상기 각각의 트렌치 하면에서 상기 각각의 일정 회로에 전류를 인가시키는 제 1 및 제 2 메탈 전극을 형성하는 단계와,
    상기 복수의 제 1 및 제 2 트렌치중 적어도 하나의 트렌치 내에 소정 부피를 가지도록 액상의 전도성 물질을 충전하는 단계와,
    상기 제 1 및 제 2 반도체 칩을 서로 대향 하도록 적층시키는 단계와,
    상기 제 1 및 제 2 반도체 칩 표면 각각에 서로 대응되도록 형성된 복수의 본딩부에 접착 물질이 갭필하여 상기 제 1 및 제 2 반도체 칩을 체결시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 시스템 인 패키지 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 액상의 전도성 물질은 수은인 것을 특징으로 하는 시스템 인 패키지 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 본딩부에 금속의 솔딩 물질 또는 비금속의 접착 물질을 갭필 시키는 것을 특징으로 하는 시스템 인 패키지 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 본딩부 내벽에 금속막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 시스템 인 패키지 반도체 소자의 제조방법.
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