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KR100836651B1 - 소자내장기판 및 그 제조방법 - Google Patents

소자내장기판 및 그 제조방법 Download PDF

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KR100836651B1
KR100836651B1 KR1020070004829A KR20070004829A KR100836651B1 KR 100836651 B1 KR100836651 B1 KR 100836651B1 KR 1020070004829 A KR1020070004829 A KR 1020070004829A KR 20070004829 A KR20070004829 A KR 20070004829A KR 100836651 B1 KR100836651 B1 KR 100836651B1
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KR
South Korea
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electronic device
via hole
post
core substrate
insulating layer
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KR1020070004829A
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배원철
유제광
이상철
이두환
Original Assignee
삼성전기주식회사
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Abstract

소자내장기판 및 그 제조방법이 개시된다. 코어기판에 캐비티(Cavity)를 천공하는 단계, 캐비티(Cavity)에 전자소자를 삽입하는 단계, 코어기판에 감광성 드라이 필름층을 적층하는 단계, 전자소자의 전극의 위치에 상응하여 드라이 필름층을 노광 및 현상하여 포스트(Post)를 형성하는 단계, 포스트(Post)가 절연층을 관통하여 표면으로 노출되도록 코어기판에 절연층을 커버하는 단계 및 포스트(Post)를 제거하여 비아홀을 형성하는 단계를 포함하는 소자내장기판 제조방법은, 정밀도가 높아져서 미세 피치를 구현할 수 있고, 비아를 가공할 때 레이저(laser)를 사용하지 아니하므로 레이저(laser)에 의한 전자소자의 데미지를 해소할 수 있고, 공차 불량이 감소하며, 가공 후 남는 잔사에 의한 불량이 감소된다.
전자소자, 내장, 비아홀, 전기적 도통

Description

소자내장기판 및 그 제조방법 {Chip embedded PCB and manufacturing method thereof}
도 1은 본 발명의 바람직한 일 실시예에 따른 코어기판의 단면도.
도 2는 본 발명의 바람직한 일 실시예에 따른 소자내장기판의 제조방법을 나타낸 순서도.
도 3은 본 발명의 바람직한 일 실시예에 따른 소자내장기판의 제조방법을 나타낸 흐름도.
도 4는 본 발명의 바람직한 일 실시예에 따른 비아홀의 전기적 연결 방법을 나타낸 단면도.
도 5는 본 발명의 바람직한 다른 실시예에 따른 비아홀의 전기적 연결 방법을 나타낸 단면도.
도 6은 기존의 레이저(laser) 가공방법에 의한 비아홀의 형상을 나타낸 단면사진.
도 7은 본 발명의 실시예에 따른 소자내장기판의 비아홀의 형상을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 코어기판 2: 금속층
11: 캐비티(Cavity) 12: 내층회로
13: 테이프 14: 전자소자
15: 전극
16: 드라이 필름 16': 포스트(Post)
17: 아트워크 필름 18: 절연층
19: 회로패턴 20: 도금층
21: 도전성 페이스트 30: 도전성 페이스트
31: 절연층 32: 전극
본 발명은 소자내장기판 및 그 제조방법에 관한 것이다.
전자산업이 발달함에 따라 전자 제품의 고기능화 및 소형화에 대한 요구가 발생하고 있으며, 특히 휴대용 단말기의 두께를 줄이기 위하여 탑재되는 각종 부품의 두께를 감소해야 하는 요구가 증대되고 있는 실정이다. 또한 이동통신 부문에서 다양한 서비스가 늘어남에 따라서 핸드폰 등에 다양한 전자소자가 실장되고 있다.
이와 같이, 고기능화 및 소형화 추세에 대응하기 위해서, 지금까지는 여러 개의 전자소자를 하나의 패키지(package) 내에 적층하는, 이른바 'IC 적층형'이 주류를 이루었다. 또한 최근 들어서는 기판에 IC 등의 전자소자 및 수동부품을 내장하거나, 하나 이상의 전자소자를 내장한 패키지 기판을 여러 개 적층하는 '패키지 적층형'이 제품화되고 있다.
종래기술에 따른 전자소자 내장형 인쇄회로기판의 경우, 코어기판의 표면에 IC가 실장되고, IC와 기판의 회로패턴을 전기적으로 연결하기 위해 IC의 전극(Cu bump)과 연결되는 비아(via)가 형성된다. 이때 비아를 형성하는 방법으로서 레이저(laser) 가공이 주류를 이루는데 레이저(laser) 가공에 의하는 경우 IC의 전극이 손상될 우려가 있고, 레이저(laser) 에 의한 비아홀은 정밀도 측면에서 한계가 있어 랜드부가 필요하며, 비아홀 사이의 피치가 넓어지게 되고 IC와의 전기적 연결 측면에 있어서도 정밀도가 떨어진다는 문제점이 있다.
본 발명은 필름층을 이용하여 포스트(Post)를 형성하고 추후 제거함으로써 비아홀을 형성하는 방법을 통해 정밀도를 높여 미세 피치를 구현하고, 레이저(laser) 에 의한 전자소자의 데미지 및 공차 불량을 감소할 수 있는 소자내장기판 및 그 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 코어기판에 캐비티(Cavity)를 천공하는 단계, 캐비티(Cavity)에 전자소자를 삽입하는 단계; 코어기판에 필름층을 적층하는 단계, 전자소자의 전극의 위치에 상응하여 필름층을 선택적으로 잔존시켜 포스트(Post)를 형성하는 단계, 포스트(Post)가 절연층을 관통하여 표면으로 노출되도록 코어기판에 절연층을 커버하는 단계 및 포스트(Post)를 제거하여 비아홀을 형성하는 단계를 포함하는 소자내장기판 제조방법이 이 제공된다.
이때 코어기판의 표면에 내층회로가 형성된 것을 사용할 수 있다. 또한 전자소자를 삽입하는 단계 이전에, 코어기판의 일면에 테이프를 적층하여 캐비티(Cavity)의 일측을 폐쇄하는 단계를 더 포함하고, 전자소자를 삽입하는 단계는, 전자소자를 테이프에 고정하는 단계를 포함하는 것도 가능하다.
필름층은 감광성 드라이 필름으로 가능하며, 이때 드라이 필름을 노광 및 현상하여 포스트(Post)로 잔존될 부분 이외의 부분을 제거하여 포스트(Post)를 형성할 수 있다.
절연층을 커버하는 단계 이후에, 절연층의 표면에 회로패턴을 형성하는 것도 가능하다. 이때, 비아홀을 형성하는 단계 이후에, 비아홀을 도금하여 전자소자와 회로패턴을 전기적으로 도통시키거나, 비아홀 내에 도전성 페이스트를 충전하여 전자소자와 회로패턴을 전기적으로 도통 시킬 수 있다.
또한, 본 발명의 다른 측면에 따르면, 코어기판과, 코어기판에 형성되는 캐비티(Cavity)와, 캐비티(Cavity)에 수용되는 전자소자와 전자소자를 커버하여 코어기판의 표면에 적층되는 절연층 및 전자소자의 전극의 위치에 상응하여 절연층이 제거되어 형성되는 비아홀을 포함하되, 비아홀은 절연층을 관통하여 표면으로 노출되도록 전자소자의 전극의 위치에 부착된 포스트(Post)를 제거함으로써 형성되는 것을 특징으로 하는 소자내장기판이 제공된다.
절연층의 표면에는 회로패턴이 형성되며, 회로패턴은 비아홀을 통하여 전자소자와 전기적으로 연결할 수 있으며, 비아홀의 내벽에는 금속층을 도금 하거나, 비아홀에 도전성 페이스트를 충전하여, 전자소자와 전기적으로 연결 할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명에 따른 소자내장기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 코어기판의 단면도이다. 도 1을 참조하면, 코어기판(1), 금속층(2) 및 회로패턴(12)이 도시되어 있다.
코어기판(1)은 전자소자가 내장되는 기판으로서 전자소자의 삽입을 위해 추후 설명하는 캐비티(Cavity)가 형성된다. 금속층(2)이 적층되어 있는 코어기판, 예를 들어 동박적층판을 사용하는 경우, 코어기판의 표면에도 내층회로(12)를 형성하여 전자소자가 내장된 다층의 인쇄회로기판을 제조할 수 있다. 즉, 도 1의 (a)와 같이 금속층(2)이 적층된 코어기판(1)에서 금속층(2)을 에칭하여 도 1의 (b)와 같이 내층회로(12)을 형성할 수 있는 것이다.
이와 같은 코어기판에 전자소자를 내장하여 본 실시예에 따른 소자내장기판을 제조한다. 도 2는 본 발명의 바람직한 일 실시예에 따른 소자내장기판의 제조방법을 나타낸 순서도이고, 도 3은 본 발명의 바람직한 일 실시예에 따른 소자내장기판의 제조방법을 나타내는 흐름도이다. 도 3을 참조하면, 코어기판(1), 캐비티(Cavity, 11), 내층회로(12), 테이프(13), 전자소자(14), 전극(15), 드라이 필름(16), 포스트(Post, 16'), 아트워크 필름(17), 절연층(18)이 도시되어 있다.
먼저, 코어기판(1)에 캐비티(Cavity, 11)를 형성한다(단계 S10). 코어기판(1)의 표면에 반드시 내층회로(12)가 형성되어야 하는 것은 아니지만, 도 1의 (b)와 같이 내층회로(12)를 형성할 수도 있음은 전술한 바와 같다.
캐비티(Cavity, 11)는 코어기판(1)을 레이저(laser) 또는 기계적(mechanical) 드릴링 등에 의해 천공함으로써 형성되는 일종의 홀(hole)로서 전자소자(14)가 삽입되는 공간을 제공하는 역할을 한다. 도 3의 (a)를 참조하면 본 실시예에서는 내층회로(12)가 형성된 코어기판(1)에 캐비티(Cavity, 11)를 형성한 단계가 도시되어 있다.
다음으로, 코어기판(1)에 천공된 캐비티(Cavity, 11)에 전자소자(14)를 삽입한다(단계 S20). 본 실시예에 따른 전자소자(14)에는 인쇄회로기판에 내장되어 회로패턴과 전기적으로 연결됨으로써 소정의 전기적 기능을 수행하기 위한 소자들이 포함될 수 있다. 예를 들면 트랜지스터, 다이오드, 태양 전지, 조지프슨 소자 등이 있다.
이 때, 코어기판(1)에 천공된 캐비티(Cavity, 11)에 전자소자(14)를 삽입한 후 고정시키기 위해 캐비티(Cavity, 11)가 천공된 코어기판(1)에 테이프(13)를 부착하여(단계 S15) 코어기판(1)의 한 쪽이 폐쇄되도록 할 수 있다. 코어기판(1)의 일면에 테이프(13)를 부착하게 되면 캐비티(Cavity, 11)의 한쪽이 테이프(13)에 의해 막히게 되므로, 캐비티(Cavity, 11)에 삽입한 전자소자(14)를 테이프(13)에 붙일 수 있게 되어, 즉 테이프(13)가 전자소자(14)에 대해 지지판 역할을 할 수 있어 전자소자(14)를 용이하게 고정하는 데에 도움이 될 수 있다. (도 3의 (b)참조).
캐비티(Cavity, 11) 내에 전자소자(14)를 삽입한 다음, 전자소자(14)가 내장된 위치에 드라이 필름(16) 등의 필름층을 적층한다(단계 S30, 도 3(c) 및 (d)참조). 필름층은 선택적으로 제거할 수 있는 물질로 이루어질 수 있으며 감광성 재질로 된 드라이 필름(16)을 그 대표적인 예로 들 수 있다. 이후 본 실시예에서는 필름층으로서 드라이 필름(16)을 예로 들어 설명한다.
드라이 필름(16)은 감광성 재질로서, 노광, 현상 공정을 통해 특정 위치만을 선택적으로 제거 또는 잔존시킬 수 있는 부자재이다. 즉, 본 실시예에서는 전자소자(14)의 전극(15)의 위치에만 드라이 필름(16)을 남기고 나머지 부분은 제거함으로써 후술하는 '포스트(Post, 16')'를 형성하기 위해 전자소자(14)가 내장된 위치에 드라이 필름(16)을 적층하는 것이다.
전극(15)의 위치에 포스트(Post, 16')를 형성하기 위해 전술한 노광 공정 이외의 다른 전기적, 화학적 공정들을 적용할 수도 있으며, 이 경우 해당 공정에 따 라 선택적 잔존 또는 제거가 가능한 자재를 드라이 필름(16) 대신 사용할 수 있음은 물론이다.
다음으로 포스트(Post, 16')를 형성한다(단계 S40). 포스트(Post, 16')는 전자소자(14)의 전극(15)을 소자내장기판의 외부와 연결하기 위한 통로가 되는 비아홀을 만들기 위해 전자소자(14)의 전극(15)에 형성하는 것으로서, 전자소자(14)의 전극(15) 위치에 드라이 필름(16)을 선택적으로 남겨두는 것이다.
드라이 필름(16)은 네가티브 타입(Negative Type)과 포지티브 타입(Positive Type)으로 분류되며, 네가티브 타입(Negative Type)의 드라이 필름은 빛에 노출시키면 빛에 노출된 부위가 경화되어 현상액으로 용해하는 경우 경화된 부위는 잔존하고 나머지 부분만 제거된다.
반면, 포지티브 타입(Positive Type)의 드라이 필름은 빛에 의해 노출된 부분 이외의 부분이 경화되어 현상액에 의해 빛에 노출된 부분이 제거되는 것이 특징이다.
본 실시예는 네가티브 타입(Negative Type)을 사용한 것에 대해 설명하였으나 네가티브 타입(Negative Type) 뿐만 아니라 포지티브 타입(Positive Type)도 사용 가능하다.
포스트(Post, 16')는 이하에서 설명하는 단계 S41 내지 단계 S43을 수행함으로써 형성할 수 있다.
먼저 아트워크 필름을 적층한다(단계 S41). 아트워크 필름은 회로패턴 또는 비아홀의 위치가 인쇄된 필름으로서 자외선 등의 빛을 선택적으로 투과시키는 역할 을 한다. 비아홀의 위치에 드라이 필름(16)을 남기기 위하여 본 실시예에서는 네가티브 타입(Negative Type)의 드라이 필름(16)을 사용하므로 비아의 위치에 자외선 등이 통과 가능한 형태의 아트워크 필름을 사용할 수 있다(도 3(e)참조). 선택적인 노광이 아트워크 필름을 사용하지 아니하고도 가능하다면 아트워크 필름을 적층하는 단계를 생략할 수 있다.
아트워크 필름을 적층한 후에는 드라이 필름(16)을 선택적으로 노광(단계 S42)하는데, 노광이란 드라이 필름(16)을 경화시키기 위한 것으로서 자외선 등의 빛을 드라이 필름(16)에 조사하면 노출된 부분 혹은 노출되지 않은 부분이 경화된다. 도 3(e)에는 아트워크필름(17)에 의해 전극(15)에 상응하는 드라이필름의 일부만이 노광 공정에 의해 경화 되는 것이 도시되어 있다.
다음으로 현상단계를 거쳐야 하는데, 현상이란 노광단계에 의하여 경화된 부분을 제외하고 드라이 필름(16)을 현상액을 이용하여 제거하는 것이다(단계 S43). 비아홀 위치의 드라이 필름이 경화되었으므로 현상액을 도포함으로써 비아홀의 위치에 포스트(Post, 16')가 형성된다(도 3(f)참조).
포스트(Post, 16')를 형성(단계 S40)한 후에는 절연층(18)을 적층하여 코어기판을 커버한다(단계 S50). 이를 위해 ABF(Ajinomoto Build-up Film) 등을 이용할 수 있다. ABF(Ajinomoto Build-up Film)란 절연물질로 된 접착시트의 일종으로 코어기판(1)에 ABF를 도포한 후 경화시킴으로써 절연층(18)이 코어기판(1)에 적층될 수 있다.
이때 포스트(Post, 16')가 형성되어 있는 부분은 절연층(18)에 의해 커버되 지 아니하고 포스트가 절연층(18)의 표면에 노출되도록 하여, 이후 단계에서 포스트(Post, 16')를 제거하고 비아홀을 형성할 수 있다(도 3(g)참조). 이를 위해, 포스트(Post, 16')의 높이는 절연층(18)의 높이보다 높거나 적어도 같도록 할 수 있다.
절연층(18)이 적층된 후에는 포스트(Post, 16')를 제거한다(단계 S60). 드라이 필름(16)을 경화하여 형성한 포스트(Post, 16')를 제거하면 절연층(18)에 비아홀이 뚫리게 되므로 전자소자(14)의 전극(15)과 연결되는 통로가 형성될 수 있다. 도 3(h)에는 포스트(Post, 16')를 제거하여 절연층(18)에 비아홀이 형성된 모습이 도시되어 있다.
절연층(18)의 표면에는 회로패턴을 형성하거나 다른 부품을 장착할 수 있다. 이때 내장된 전자소자(14)와 회로패턴과 전기적 접속이 필요하거나 전자소자(14)와 다른 부품을 전기적으로 연결하는 경우에 비아홀을 통해 전기적 신호가 통과할 수 있도록 하는 공정이 필요하다. 이를 위해, 포스트(Post, 16')를 제거함으로써 형성한 비아홀에 소정의 가공을 하여 전자소자(14)와 절연층(18) 위의 회로패턴등과 전기적 연결을 한다(단계 S70). 도 4 및 도 5을 참조하여 자세히 살펴보도록 한다.
도 4는 본 발명의 바람직한 일 실시예에 따른 비아홀의 전기적 연결 방법을 나타낸 단면도이다. 도 4를 참조하면 코어기판(1), 내층회로(12), 전자소자(14), 전극(15), 절연층(18), 회로패턴(19), 도금층(20)이 도시되어 있다.
절연층(18) 위쪽에 형성된 회로패턴(19)을 전자소자(14)와 전기적으로 연결시키기 위해서 비아홀의 내벽을 금속으로 도금하는 방법이 가능하다. 도금에 이용 되는 물질은 금속이므로 도금층(20)을 따라서 전기적 신호가 전달될 수 있는 바, 내장된 전자소자(14)와 표면의 회로패턴(19) 내지 기판 이외의 부품과 전기적 도통 가능하다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 비아홀의 전기적 연결 방법을 나타낸 단면도이다. 도 5를 참조하면 도전성 코어기판(1), 내층회로(12), 전자소자(14), 전극(15), 절연층(18), 회로패턴(19) 및 도전성 페이스트(21)가 도시되어 있다. 비아홀을 통한 전기적 도통을 위해 도전성 페이스트(21)를 채워 넣는 방법을 이용할 수 있는 것이다.
다음으로, 본 발명의 다른 측면에 따른 소자내장기판의 일 실시예에 대하여 살펴보도록 한다. 도 4 및 도 5를 참조하면 본 발명에 따른 소자내장기판의 실시예가 도시되어 있다. 본 실시예에 따른 소자내장기판은 코어기판(1)에 캐비티(Cavity, 11)를 형성하여 캐비티(Cavity, 11) 내에 전자소자(14)를 삽입하고 전자소자(15)와 회로패턴(19)의 층간 전기적 도통을 위하여 전자소자(14)의 전극(15)에 상응하는 비아홀이 형성되어 있는 것을 특징으로 한다.
본 실시예의 소자내장기판은 코어기판(1)과 코어기판에 형성되어 있는 캐비티(Cavity, 11)에 수용되는 전자소자(14)와 전자소자(14)를 커버하여 코어기판(1)의 표면에 적층되는 절연층(18) 및 전자소자의 전극(15)의 위치에 상응하여 절연층이 제거되어 형성되는 비아홀을 포함한다(도 4 및 도 5 참조). 이때 비아홀은 도 3의 (g) 및 (h)에 도시된 바와 같이 절연층(18)을 관통하여 표면으로 노출되도록 전 자소자(14)의 전극(15)위치에 부착된 포스트(Post, 16')를 제거함으로써 형성된 것을 특징으로 한다.
포스트(Post, 16')을 이용하여 비아홀을 형성하는 방법은 기존의 레이저(laser) 에 의한 가공법에 비하여 정밀도 높게 비아홀의 사이즈를 줄일 수 있고 위치의 정확성의 측면에 있어서도 오차를 줄일 수 있다. 따라서 미세피치를 구현할 수 있어 밀집된 비아홀 및 회로패턴(19)을 구현할 수 있다.
또한 레이저(laser)가공의 경우 레이저(laser) 에 의해 전자소자(14)의 전극(15)이 손상되는 문제가 있는데 포스트(Post)를 이용하는 경우 전극(15)이 손상되지 아니하며, 레이저(laser)가공 시 생기는 잔사에 의한 불량도 감소하게 된다.
도 6은 기존의 레이저(laser)가공방법에 의한 비아홀의 형상을 나타낸 단면사진이다. 도 6을 참조하면, 도전성 페이스트(30), 절연층(31) 및 전극(32)이 도시되어 있다. 레이저(laser) 가공에 의한 비아홀의 단면도 실제 가공시 역사다리꼴 형상이 된다. 절연층(31) 표면부분의 비아홀 사이즈에 비해 전극(32)쪽의 비아홀의 사이즈가 작게 형성되어 절연층(31) 표면상의 비아홀의 사이즈가 실제 필요한 크기보다 크게 형성되고 전극(32)쪽은 좁기 때문에 접속불량의 우려가 있다.
그러나 포스트(Post)를 이용한 비아홀의 가공은 레이저(laser)에 의한 가공에 비하여 정확도가 높고 비아홀의 사이즈를 줄일 수 있어 미세피치의 구현이 가능하고 전자소자의 전극의 데미지도 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 소자내장기판의 비아홀의 형상을 나타낸 단면도이다. 전자소자(14)의 전극(15)위치에 절연층(18)을 관통하여 형성된 비아홀 은 포스트(Post)를 제거한 형상을 그대로 유지하여 층간 전기적 도통 측면에서 유리하다.
한편, 절연층의 표면에 회로패턴을 형성하여 다층구조의 소자내장기판을 형성할 수 있다. 이때 전자소자(14)와 회로패턴(19)과의 전기적 도통을 위해 비아홀의 내벽을 금속을 이용하여 도금하는 방법을 이용할 수 있고(도 4 참조), 비아홀을 도전성 페이스트(21)로 채우는 방법을 이용할 수도 있다(도 5 참조).
이상 본 발명의 바람직한 실시예에 따른 소자내장기판 및 그 제조방법에 대해 설명하였으며, 전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면 정밀도가 높아져서 미세 피치를 구현할 수 있고, 비아를 가공할 때 레이저(laser)를 사용하지 아니하므로 레이저(laser) 에 의한 전자소자의 데미지를 해소할 수 있고, 공차 불량이 감소하며, 가공 후 남는 잔사에 의한 불량이 감소된다.

Claims (11)

  1. 코어기판에 캐비티(Cavity)를 천공하는 단계;
    상기 캐비티(Cavity)에 전자소자를 삽입하는 단계;
    상기 코어기판에 감광성 드라이 필름층을 적층하는 단계;
    상기 전자소자의 전극의 위치에 상응하여 상기 드라이 필름층을 노광 및 현상하여 포스트(Post)를 형성하는 단계;
    상기 포스트(Post)가 절연층을 관통하여 표면으로 노출되도록 상기 코어기판에 상기 절연층을 커버하는 단계; 및
    상기 포스트(Post)를 제거하여 비아홀을 형성하는 단계를 포함하는 소자내장기판 제조방법.
  2. 제1항에 있어서,
    상기 코어기판의 표면에 내층회로가 형성된 것을 특징으로 하는 소자내장기판 제조방법
  3. 제1항에 있어서,
    상기 전자소자를 삽입하는 단계 이전에,
    상기 코어기판의 일면에 테이프를 적층하여 상기 캐비티(Cavity)의 일측을 폐쇄하는 단계를 더 포함하고,
    상기 전자소자를 삽입하는 단계는,
    상기 전자소자를 상기 테이프에 고정하는 단계를 포함하는 것을 특징으로 하는 소자내장기판 제조방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 절연층을 커버하는 단계 이후에,
    상기 절연층의 표면에 회로패턴을 형성하는 단계를 더 포함하는 소자내장기판 제조방법.
  6. 제5항에 있어서,
    상기 비아홀을 형성하는 단계 이후에,
    상기 비아홀을 도금하여 상기 전자소자와 상기 회로패턴을 전기적으로 도통시키는 단계를 더 포함하는 소자내장기판 제조방법.
  7. 제5항에 있어서,
    상기 비아홀을 형성하는 단계 이후에,
    상기 비아홀 내에 도전성 페이스트를 충전하여 상기 전자소자와 상기 회로패턴을 전기적으로 도통시키는 단계를 더 포함하는 소자내장기판 제조방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101117155B1 (ko) 2010-07-01 2012-03-07 삼성전기주식회사 임베디드 기판 제조방법
KR101122225B1 (ko) * 2010-09-10 2012-03-20 주식회사 코리아써키트 부품실장형 인쇄회로기판 제조방법
KR101420514B1 (ko) * 2012-10-23 2014-07-17 삼성전기주식회사 전자부품들이 구비된 기판구조 및 전자부품들이 구비된 기판구조의 제조방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314343B2 (en) * 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US8390083B2 (en) * 2009-09-04 2013-03-05 Analog Devices, Inc. System with recessed sensing or processing elements
KR20110037332A (ko) * 2009-10-06 2011-04-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101085733B1 (ko) * 2010-05-28 2011-11-21 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR20120026855A (ko) 2010-09-10 2012-03-20 삼성전기주식회사 임베디드 볼 그리드 어레이 기판 및 그 제조 방법
WO2012051340A1 (en) 2010-10-12 2012-04-19 Analog Devices, Inc. Microphone package with embedded asic
US20130256007A1 (en) * 2012-03-28 2013-10-03 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
US9202162B2 (en) 2012-11-09 2015-12-01 Maxim Integrated Products, Inc. Embedded radio frequency identification (RFID) package
US9204547B2 (en) 2013-04-17 2015-12-01 The United States of America as Represented by the Secratary of the Army Non-planar printed circuit board with embedded electronic components
US9847462B2 (en) 2013-10-29 2017-12-19 Point Engineering Co., Ltd. Array substrate for mounting chip and method for manufacturing the same
KR101835452B1 (ko) * 2013-10-30 2018-03-08 쿄세라 코포레이션 배선 기판 및 이것을 사용한 실장 구조체
KR102186148B1 (ko) 2014-02-28 2020-12-03 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
KR102281458B1 (ko) 2014-06-23 2021-07-27 삼성전기주식회사 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR102194718B1 (ko) 2014-10-13 2020-12-23 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
KR102231101B1 (ko) 2014-11-18 2021-03-23 삼성전기주식회사 소자 내장형 인쇄회로기판 및 그 제조방법
KR102356811B1 (ko) 2015-01-09 2022-01-28 삼성전기주식회사 인쇄회로기판, 패키지 및 그 제조방법
KR102281460B1 (ko) 2015-01-22 2021-07-27 삼성전기주식회사 임베디드 기판 및 임베디드 기판의 제조 방법
KR20160099381A (ko) 2015-02-12 2016-08-22 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9971970B1 (en) 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
KR102340053B1 (ko) * 2015-06-18 2021-12-16 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
KR102473416B1 (ko) 2015-06-18 2022-12-02 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9666558B2 (en) 2015-06-29 2017-05-30 Point Engineering Co., Ltd. Substrate for mounting a chip and chip package using the substrate
KR102435126B1 (ko) 2015-10-28 2022-08-24 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102469199B1 (ko) 2015-12-08 2022-11-21 삼성전기주식회사 인쇄회로기판 및 이를 구비한 전자소자 패키지
KR102494333B1 (ko) 2016-01-07 2023-02-02 삼성전기주식회사 인쇄회로기판 및 이를 구비한 카메라 모듈
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
EP4531102A3 (en) * 2017-10-25 2025-07-02 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Embedding component with pre-connected pillar in component carrier
KR102501905B1 (ko) 2017-11-09 2023-02-21 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR102724914B1 (ko) 2018-12-04 2024-11-01 삼성전기주식회사 전자소자 내장 인쇄회로기판
DE102019103281B4 (de) 2019-02-11 2023-03-16 Infineon Technologies Ag Verfahren zum bilden eines die-gehäuses
KR20200102729A (ko) 2019-02-22 2020-09-01 삼성전기주식회사 인쇄회로기판 및 이를 구비한 카메라 모듈

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134669A (ja) * 2002-10-11 2004-04-30 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
KR20060005840A (ko) * 2004-07-14 2006-01-18 삼성전기주식회사 수동소자칩 내장형의 인쇄회로기판의 제조방법
KR20060026726A (ko) * 2004-09-21 2006-03-24 삼성전기주식회사 소자를 실장한 인쇄회로기판 및 그 제조방법
KR20060109364A (ko) * 2005-04-15 2006-10-20 엘지전자 주식회사 수동소자 내장형 인쇄회로기판의 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2842378B2 (ja) * 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134669A (ja) * 2002-10-11 2004-04-30 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
KR20060005840A (ko) * 2004-07-14 2006-01-18 삼성전기주식회사 수동소자칩 내장형의 인쇄회로기판의 제조방법
KR20060026726A (ko) * 2004-09-21 2006-03-24 삼성전기주식회사 소자를 실장한 인쇄회로기판 및 그 제조방법
KR20060109364A (ko) * 2005-04-15 2006-10-20 엘지전자 주식회사 수동소자 내장형 인쇄회로기판의 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101117155B1 (ko) 2010-07-01 2012-03-07 삼성전기주식회사 임베디드 기판 제조방법
KR101122225B1 (ko) * 2010-09-10 2012-03-20 주식회사 코리아써키트 부품실장형 인쇄회로기판 제조방법
KR101420514B1 (ko) * 2012-10-23 2014-07-17 삼성전기주식회사 전자부품들이 구비된 기판구조 및 전자부품들이 구비된 기판구조의 제조방법
US9485878B2 (en) 2012-10-23 2016-11-01 Samsung Electro-Mechanics Co., Ltd. Substrate structure having electronic components and method of manufacturing substrate structure having electronic components

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