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KR100817079B1 - 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 - Google Patents

웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 Download PDF

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KR100817079B1
KR100817079B1 KR1020060122587A KR20060122587A KR100817079B1 KR 100817079 B1 KR100817079 B1 KR 100817079B1 KR 1020060122587 A KR1020060122587 A KR 1020060122587A KR 20060122587 A KR20060122587 A KR 20060122587A KR 100817079 B1 KR100817079 B1 KR 100817079B1
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KR
South Korea
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wafer level
scale package
insulating layer
redistribution
layer
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KR1020060122587A
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English (en)
Inventor
이인영
이동호
김남석
정현수
이호진
박명순
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩, 제1 절연 층, 재배선 라인, 희생 층, 제2 절연 층, 및 외부 연결 단자를 포함한다. 제1 절연 층은 본딩 패드가 노출되도록 반도체 칩 위에 형성되고, 재배선 라인은 노출된 본딩 패드와 제1 절연 층 위에 형성된다. 희생 층은 재배선 라인의 재배선 패드 아래에 형성된다. 제2 절연 층은 재배선 패드가 노출되도록 재배선 라인 위에 형성되고, 희생 층 옆에 형성되는 크랙 유도 홀을 포함하고, 외부 연결 단자는 재배선 패드에 부착된다.

Description

웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼 레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈{Wafer level chip scale package, method of manufacturing the same, and semiconductor chip module including the wafer level chip scale package}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(100)의 단면도이다.
도 2는 웨이퍼 레벨 칩 스케일 패키지(100)의 솔더 조인트에서 발생하는 크랙을 보여주는 주사 전자 현미경(SEM; scanning electron microscope) 사진이다.
도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)를 포함하는 반도체 칩 모듈을 설명하는 단면도이다.
도 4는 도 3의 반도체 칩 모듈에 열적 스트레스인 수직 스트레스(vertical stress)가 발생했을 때의 도 3의 반도체 칩 모듈을 나타내는 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)를 포함하는 반도체 칩 모듈을 설명하는 단면도이다.
도 6a 내지 도 6g는 도 3의 웨이퍼 레벨 칩 스케일 패키지(200)의 제조 방법 을 설명하는 단면도들이다.
도 7a 내지 도 7h는 도 5의 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 방법을 설명하는 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명>
230: 희생 층 235: 제2 금속 층
245: 크랙 유도 홀 250: 솔더 볼
430: 희생 층 435: 크랙 버퍼
440: 제2 금속 층 450: 크랙 유도 홀
455: 솔더 볼
본 발명은, 웨이퍼 레벨에서 재배선 공정(redistribution process)이 적용된 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼 레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈에 관한 것으로, 보다 상세하게는, 솔더 조인트(solder joint)에서 발생될 수 있는 크랙(crack)을 유도(inducement)(또는 유인)(할 수 있는 희생 층(sacrificial layer)을 가지는 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 상기 웨이퍼 레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈에 관한 것이다.
전자 제품은, 소형화, 경량화, 고속화, 그리고 고용량화되고 있다. 전자 제 품의 소형화 등에 대한 요구에 따라, 반도체 칩 패키지도 소형화 및 경량화되고 있다. 상기 소형화된 반도체 칩 패키지는, 예를 들어, 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package)(또는 웨이퍼 레벨 패키지)일 수 있다. 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩을 웨이퍼로부터 분리하지 않은 상태에서 진행되는 패키지를 말한다.
도 1은 종래의 기술에 따른 웨이퍼 레벨 칩 스케일 패키지(100)의 단면도이다. 도 1을 참조하면, 웨이퍼 레벨 칩 스케일 패키지(100)는, 반도체 칩(105)과 알루미늄 패드(aluminum pad)(110)와 패시베이션 층(passivation layer)(115)을 포함하는 웨이퍼, 제1 절연 층(insulating layer)(120), 재배선(redistribution line 또는 rerouting line)층(125), 제2 절연 층(130), 및 외부 접속 단자인 솔더 볼(solder ball)(135)을 포함한다.
웨이퍼 레벨 칩 스케일 패키지(100)의 제조 과정(process)이 다음과 같이 설명된다.
먼저, 상기 웨이퍼 위에 층간 절연 물질(interlayer dielectric material)인 제1 절연 층(120)이 도포(application)된다. 그 후, 노광 공정(exposure process) 및 현상 공정(development process)을 포함하는 포토 공정(photolithography process)에 의해 본딩 패드(bonding pad)인 알루미늄 패드(110)가 오픈(open)된다. 그 후, 스퍼터링(sputtering) 공정에 의해 제1 절연 층(120) 및 알루미늄 패드(110) 위에 재배선층(125)이 형성된다. 그 후, 재배선층(125) 위에 포토 레지스트(photoresist)가 코팅(coating)된다. 그 후, 포토 공정에 의해 재배선층(125) 중 재배선 라인(또는 재배선 패턴(retribution pattern)) 및 재배선 패드를 제외한 부분이 에칭 공정(etching process)에 의해 제거된다. 상기 재배선 패드는 솔더 볼(135)이 부착되는 재배선 라인의 일부분이고, 볼 랜드(ball land)라고도 한다. 그 후, 층간 절연 물질인 제2 절연 층(130)이 도포된 후 포토 공정에 의해 상기 재배선 패드가 오픈(open)된다. 그 후, 솔더 볼 부착(attachment) 공정에 의해 솔더 볼(135)이 상기 재배선 패드에 부착되어 웨이퍼 레벨 칩 스케일 패키지(100)가 제조된다.
웨이퍼 레벨 칩 스케일 패키지(100)는 모듈 기판(module substrate)(또는 모듈 PCB(printed circuit board))에 실장(mount)되어 반도체 칩 모듈을 구성할 수 있다. 상기 반도체 칩 모듈에 대해 냉열 시험(temperature cycle test)이 수행될 때 솔더 볼(135)과 상기 재배선 패드 사이에 연결 부분(solder joint)인 솔더 조인트(solder joint)에서 크랙(crack)이 발생할 수 있다. 도 2는 웨이퍼 레벨 칩 스케일 패키지(100)의 솔더 조인트에서 발생하는 크랙을 보여주는 주사 전자 현미경(SEM; scanning electron microscope) 사진이다. 도 2를 참조하면, 솔더 조인트에서 발생된 크랙(CRACK)이 나타나 있다.
상기 크랙(CRACK)은 반도체 칩(105)과 상기 모듈 기판 사이에 열 팽창 계수(CTE; coefficient of thermal expansion) 차이에 의한 열적 스트레스(thermal stress)로 인하여 발생할 수 있다. 상기 크랙(CRACK)에 의해 솔더 조인트의 신뢰성(reliability)이 감소되는 것에 의해 반도체 칩 모듈의 신뢰성이 감소될 수 있다. 따라서, 크랙에 의한 반도체 칩 모듈의 불량을 방지할 수 있는 웨이퍼 레벨 칩 스케일 칩 패키지가 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 크랙에 의한 반도체 칩 모듈의 불량을 방지할 수 있는 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 상기 웨이퍼 레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인; 상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층; 상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 한다.
상기 희생 층은 솔더를 포함하고, 상기 크랙 유도 홀은 상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가진다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 제1 금속 층; 상기 제1 금속 층 위에 형성된 제2 금속 층; 재배선 라인을 구성하는 상기 제1 금속 층과 상기 제2 금속 층 사이에 형성되 고, 상기 제2 금속 층의 일부분인 재배선 패드 아래에 형성되는 희생 층; 상기 재배선 패드가 노출되도록 상기 제2 금속 층 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인; 상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층; 상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼; 상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 한다.
상기 희생 층은 솔더를 포함하고, 상기 크랙 유도 홀은 상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가진다. 상기 크랙 버퍼는 폴리머를 포함하거나 에어 갭일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 일면에 따른 웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 제1 금속 층; 상기 제1 금속 층 위에 형성된 제2 금속 층; 재배선 라인을 구성하는 상기 제1 금속 층과 상기 제2 금속 층 사이에 형성되 고, 상기 제2 금속 층의 일부분인 재배선 패드 아래에 형성되는 희생 층; 상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼; 상기 재배선 패드가 노출되도록 상기 제2 금속 층 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은, 본딩 패드를 포함하는 반도체 칩 위에 상기 본딩 패드가 노출되도록 제1 절연 층을 형성하는 단계; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 제1 금속 층을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 제1 금속 층 위에 희생 층을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 노출된 제1 금속 층 및 상기 희생 층 위에 제2 금속 층을 형성하는 단계; 상기 제2 금속 층 및 상기 희생 층을 마스크로서 이용하여 상기 제1 금속 층을 제거하여 재배선 라인을 형성하는 단계; 상기 재배선 라인 위에 제2 절연 층을 형성하는 단계; 상기 희생 층 옆에 크랙 유도 홀이 형성되도록 상기 제2 절연 층을 제거하고, 상기 희생 층 위에 위치하는 상기 재배선 라인의 재배선 패드가 노출되도록 상기 제2 절연 층을 제거하는 단계; 및 상기 재배선 패드에 외부 연결 단자를 부착하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은, 본딩 패드를 포함하는 반도체 칩 위에 상기 본딩 패드가 노출되도록 제1 절연 층을 형성하는 단계; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 제1 금속 층을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 제1 금속 층 위에 희생 층을 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 희생 층 옆에 크랙 버퍼를 형성하는 단계; 포토레지스트 패턴을 이용하여 상기 노출된 제1 금속 층과 상기 희생 층과 상기 크랙 버퍼 위에 제2 금속 층을 형성하는 단계; 상기 제2 금속 층 및 상기 희생 층을 마스크로서 이용하여 상기 제1 금속 층을 제거하여 재배선 라인을 형성하는 단계; 상기 재배선 라인 위에 제2 절연 층을 형성하는 단계; 상기 희생 층 옆에 크랙 유도 홀이 형성되도록 상기 제2 절연 층을 제거하고, 상기 희생 층 위에 위치하는 상기 재배선 라인의 재배선 패드가 노출되도록 상기 제2 절연 층을 제거하는 단계; 및 상기 재배선 패드에 외부 연결 단자를 부착하는 단계를 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 반도체 칩 모듈은, 웨이퍼 레벨 칩 스케일 패키지; 및 상기 웨이퍼 레벨 칩 스케일 패키지의 외부 연결 단자를 통해 연결되는 모듈 기판을 구비하고, 상기 웨이퍼 레벨 칩 스케일 패키지는, 상기 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인; 상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층; 상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 상기 외부 연결 단자를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일면에 따른 반도체 칩 모듈 은, 웨이퍼 레벨 칩 스케일 패키지; 및 상기 웨이퍼 레벨 칩 스케일 패키지의 외부 연결 단자를 통해 연결되는 모듈 기판을 구비하고, 상기 웨이퍼 레벨 칩 스케일 패키지는, 본딩 패드를 포함하는 반도체 칩; 상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층; 상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인; 상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층; 상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼; 상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및 상기 재배선 패드에 부착되는 상기 외부 연결 단자를 포함하는 것을 특징으로 한다.
이러한 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지가 모듈 기판에 실장되어 반도체 칩 모듈을 구성하는 경우, 상기 웨이퍼 레벨 칩 스케일 패키지는 솔더 조인트에서 발생하는 크랙을 희생 금속 층으로 유도할 수 있으므로, 상기 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩 모듈을 제조할 때 신뢰성 향상을 위해 필요한 언더필 공정을 생략하게 할 수 있고, 솔더 조인트에서의 크랙을 방지할 수 있어 반도체 칩 모듈의 실장 신뢰성을 향상시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(200)를 포함하는 반도체 칩 모듈을 설명하는 단면도이다.
도 3을 참조하면, 상기 반도체 칩 모듈은 웨이퍼 레벨 칩 스케일 패키지(200) 및 모듈 기판(300)을 구비한다. 상기 반도체 칩 모듈은, 예를 들어, 반도체 메모리(memory) 칩 모듈일 수 있다. 웨이퍼 레벨 칩 스케일 패키지(200)는 솔더 볼(250)을 통해 모듈 기판(300)에 전기적으로 및 기계적으로 연결된다.
웨이퍼 레벨 칩 스케일 패키지(200)는, 반도체 칩(또는 반도체 회로 소자)(205), 신호 또는 전력이 전달되는 본딩 패드(또는 전극(electrode) 패드)(210), 패시베이션 층(215), 층간 절연 물질인 제1 절연 층(220), 제1 금속 층(225), 희생 층(sacrificial layer)(230), 제2 금속 층(235), 층간 절연 물질인 제2 절연 층(240), 크랙 유도 홀(crack inducement hole)(245), 및 외부 연결 단자인 솔더 볼(250)을 포함한다. 반도체 칩(205)은 웨이퍼로부터 분리된 단일(single) 칩일 수 있다. 반도체 칩(205), 본딩 패드(210), 및 패시베이션 층(215)은 웨이퍼를 구성할 수 있다.
본딩 패드(210)가 형성된(또는 포함된) 반도체 칩(205) 위에 패시베이션 층(215) 및 제1 절연 층(220)이 본딩 패드(210)가 노출(exposure)(또는 오픈(open))되도록 형성된다.
본딩 패드(210)는, 예를 들어, 알루미늄 층으로 형성될 수 있고 패시베이션 층(215)은 실리콘 질화막(SiN)일 수 있다. 제1 절연 층(220)은 중합체(polymer) 층 이라고 하며, 폴리이미드(polyimide)를 포함할 수 있다.
노출된 본딩 패드(210) 및 제1 절연 층(220) 위에 제1 금속 층(225)이 부분적으로 형성된다. 제1 금속 층(225)은 시드 금속 층(seed metal layer)이며, 예를 들어, Ti/Cu 층일 수 있다.
희생 층(230)이 노출된 제1 금속 층(225) 위에 부분적으로 형성된다. 희생 층(230)은, 재배선 라인(또는 재배선 패턴)을 구성하는 제1 금속 층(225)과 제2 금속 층(235) 사이에 형성될 수 있고, 제2 금속 층(235)의 일부분인 재배선 패드 아래에 형성될 수 있다. 희생 층(230)은 솔더(solder)를 포함할 수 있다. 희생 층(230)에는 냉열 시험(temperature cycle test)에서 솔더 조인트에서 발생될 수 있는 크랙이 유도된다. 즉, 냉열 시험이 수행될 때 솔더 조인트에서 크랙이 발생되지 않고 희생 층(230)에 크랙이 발생되는 것에 의해 크랙에 의한 상기 반도체 칩 모듈의 불량을 방지할 수 있다.
메인(main) 금속 층인 제2 금속 층(235)이 노출된 제1 금속 층(225) 및 희생 층(230) 위에 형성된다. 제2 금속 층(235)은, 예를 들어, Ti/Cu 층일 수 있다. 제1 금속 층(225) 및 제2 금속 층(235)으로 구성되는 재배선 라인은 솔더 볼(250)이 부착되는 재배선 라인의 일부분인 재배선 패드(또는 볼 랜드)를 포함한다.
제2 절연 층(240)이 노출된 제1 절연 층(220) 및 제2 금속 층(235) 위에 솔더 볼(250)이 부착될 제2 금속 층(235)의 재배선 패드 및 크랙 유도 홀(245)이 노출되도록 형성된다. 제2 절연 층(240)은 희생 층(230) 옆에 형성되는 크랙 유도 홀(245)을 포함한다. 제2 절연 층(240)은 제1 절연 층(220)과 동일하게 폴리이미드 를 포함할 수 있다.
솔더 볼(250)은 제2 절연 층(240)의 노출된 부분인 재배선 패드에 부착된다. 본 발명의 실시예에서는 외부 연결 단자가 솔더 볼(250)이지만, 본 발명의 다른 실시예에서는 외부 연결 단자가 구리(cu), 금(Au), 또는 니켈(Ni) 등의 금속 범프(metal bump)일 수도 있다.
크랙 유도 홀(245)은, 도 3에 도시된 바와 같이, 제2 절연 층(240) 내에 형성되고, 제1 절연 층(220) 위의 제1 금속 층(225)과 희생 층(230)과 제2 금속 층(235)과 제2 절연 층(240)으로 구성되는 단면 옆에 형성된다. 크랙 유도 홀(245)을 웨이퍼 레벨 칩 스케일 패키지(200)의 솔더 볼(250)이 위치한 평면 위에서 바라보았을 때, 크랙 유도 홀(245)은, 예를 들어, 솔더 볼(250)의 일부 표면(surface)을 둘러싸는 형태의 다각형 구조를 가질 수 있다. 크랙 유도 홀(245)은 솔더 조인트에서 발생할 수 있는 크랙을 희생 층(230)으로 용이하게 유도시킬 수 있다. 따라서, 크랙 유도 홀(245)과 희생 층(230)은 크랙 유도 구조를 구성한다.
모듈 기판(300)은 포토 솔더 레지스트 층(photo solder resist layer)(305) 및 실장 패드(mounting pad)(또는 기판 패드)(310)를 포함한다. 베이스 기판(base substrate)에 형성된 실장 패드(310)가 노출되도록 절연 보호 층인 포토 솔더 레지스트 층(305)이 형성된다. 실장 패드(310)는 모듈 기판(300)의 회로 배선(wiring)에 연결된다.
도 4는 도 3의 반도체 칩 모듈에 열적 스트레스인 수직 스트레스(vertical stress)가 발생했을 때의 도 3의 반도체 칩 모듈을 나타내는 단면도이다. 즉, 도 4 는 솔더 조인트에서 발생될 수 있는 크랙을 희생 층(230)으로 유도시키는 도 3의 웨이퍼 레벨 칩 스케일 패키지(200)를 설명하는 도면이다.
도 4를 참조하면, 냉열 시험(temperature cycle test)에서 솔더 조인트에서 발생될 수 있는 크랙(CRACK)이 웨이퍼 레벨 칩 스케일 패키지(200)의 희생 층(230)에 유도되어 희생 층(230)에서 크랙(CRACK)이 발생된다. 크랙(CRACK)에 의해 희생 층(230)이 두 개의 부분들로 분리되어 상하로 움직일 수 있으므로, 수직 스트레스가 집중되지 못한다. 따라서, 크랙(CRACK)이 더 이상 진행되지 않는다.
따라서, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지(200)가 모듈 기판(300)에 실장되어 반도체 칩 모듈을 구성하는 경우, 웨이퍼 레벨 칩 스케일 패키지(200)는 솔더 조인트에서 발생할 수 있는 크랙을 희생 금속 층(230)으로 유도할 수 있으므로, 웨이퍼 레벨 칩 스케일 패키지(200)는 반도체 칩 모듈을 제조(또는 조립(fabrication))할 때 신뢰성 향상을 위해(즉, 솔더 조인트에서의 크랙을 방지하기 위해) 필요한 언더필 공정(underfill process)을 생략(skip)하게 할 수 있고, 솔더 조인트에서 발생하는 크랙을 방지할 수 있어 반도체 칩 모듈의 실장(mounting) 신뢰성을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 칩 스케일 패키지(400)를 포함하는 반도체 칩 모듈을 설명하는 단면도이다.
도 5를 참조하면, 상기 반도체 칩 모듈은 웨이퍼 레벨 칩 스케일 패키지(400) 및 모듈 기판(500)을 구비한다. 상기 반도체 칩 모듈은, 예를 들어, 반도체 메모리 칩 모듈일 수 있다. 웨이퍼 레벨 칩 스케일 패키지(400)는 솔더 볼(455) 을 통해 모듈 기판(500)에 전기적으로 및 기계적으로 연결된다.
웨이퍼 레벨 칩 스케일 패키지(400)는, 반도체 칩(405), 신호 또는 전력이 전달되는 본딩 패드(410), 패시베이션 층(415), 층간 절연 물질인 제1 절연 층(420), 제1 금속 층(425), 희생 층(430), 크랙 버퍼(crack buffer)(435), 제2 금속 층(440), 층간 절연 물질인 제2 절연 층(445), 크랙 유도 홀(450), 및 외부 연결 단자인 솔더 볼(455)을 포함한다. 반도체 칩(405)은 웨이퍼로부터 분리된 단일(single) 칩일 수 있다. 반도체 칩(405), 본딩 패드(410), 및 패시베이션 층(415)은 웨이퍼를 구성할 수 있다.
본딩 패드(410)가 형성된 반도체 칩(405) 위에 패시베이션 층(415) 및 제1 절연 층(420)이 본딩 패드(410)가 노출되도록 형성된다.
본딩 패드(410)는, 예를 들어, 알루미늄 층으로 형성될 수 있고 패시베이션 층(415)은 실리콘 질화막(SiN)일 수 있다. 제1 절연 층(420)은 중합체(polymer) 층이라고 하며, 폴리이미드(polyimide)를 포함할 수 있다.
노출된 본딩 패드(410) 및 제1 절연 층(420) 위에 제1 금속 층(425)이 부분적으로 형성된다. 제1 금속 층(425)은 시드 금속 층이며, 예를 들어, Ti/Cu 층일 수 있다.
희생 층(430)이 노출된 제1 금속 층(425) 위에 부분적으로 형성된다. 희생 층(430)은, 재배선 라인(또는 재배선 패턴)을 구성하는 제1 금속 층(425)과 제2 금속 층(440) 사이에 형성될 수 있고, 제2 금속 층(440)의 일부분인 재배선 패드 아래에 형성될 수 있다. 희생 층(430)은 솔더(solder)를 포함할 수 있다. 희생 층(430)에는 냉열 시험(temperature cycle test)에서 솔더 조인트에서 발생될 수 있는 크랙이 유도된다. 즉, 냉열 시험이 수행될 때 솔더 조인트에서 크랙이 발생되지 않고 희생 층(430)에 크랙이 발생되는 것에 의해 크랙에 의한 상기 반도체 칩 모듈의 불량을 방지할 수 있다.
크랙 버퍼(435)가 희생 층(430)과 상기 재배선 라인 사이에 형성된다. 크랙 버퍼(435)는 폴리머를 포함할 수 있다. 본 발명의 다른 실시예에서는 크랙 버퍼(435)를 에어 갭(air gap)으로 할 수도 있다. 크랙 버퍼(435)는 솔더 조인트에서 유도되어 희생 층(430)에서 발생되는 크랙의 진행을 차단한다. 따라서, 크랙 버퍼(435)는 크랙이 제2 금속 층(440)에 미치는 영향(예를 들어, 제2 금속 층(440)의 단선(disconnection))을 감소시킬 수 있다.
메인 금속 층인 제2 금속 층(440)이 노출된 제1 금속 층(425)과 크랙 버퍼(435)와 희생 층(430) 위에 형성된다. 제2 금속 층(440)은, 예를 들어, Ti/Cu 층일 수 있다. 제1 금속 층(425) 및 제2 금속 층(440)으로 구성되는 재배선 라인은 솔더 볼(455)이 부착되는 재배선 라인의 일부분인 재배선 패드(또는 볼 랜드)를 포함한다.
제2 절연 층(445)이 노출된 제1 절연 층(420) 및 제2 금속 층(440) 위에 솔더 볼(455)이 부착될 제2 금속 층(440)의 재배선 패드 및 크랙 유도 홀(450)이 노출되도록 형성된다. 제2 절연 층(445)은 희생 층(430) 옆에 형성되는 크랙 유도 홀(450)을 포함한다. 제2 절연 층(445)은 제1 절연 층(420)과 동일하게 폴리이미드를 포함할 수 있다.
솔더 볼(455)은 제2 절연 층(445)의 노출된 부분인 재배선 패드에 부착된다. 본 발명의 실시예에서는 외부 연결 단자가 솔더 볼(455)이지만, 본 발명의 다른 실시예에서는 외부 연결 단자가 구리(cu), 금(Au), 또는 니켈(Ni) 등의 금속 범프(metal bump)일 수도 있다.
크랙 유도 홀(450)은, 도 5에 도시된 바와 같이, 제2 절연 층(445) 내에 형성되고, 제1 절연 층(420) 위의 제1 금속 층(425)과 희생 층(430)과 제2 금속 층(440)과 제2 절연 층(445)으로 구성되는 단면 옆에 형성된다. 크랙 유도 홀(450)을 웨이퍼 레벨 칩 스케일 패키지(400)의 솔더 볼(455)이 위치한 평면 위에서 바라보았을 때, 크랙 유도 홀(450)은, 예를 들어, 솔더 볼(455)의 일부 표면을 둘러싸는 형태의 다각형 구조를 가질 수 있다. 크랙 유도 홀(450)은, 전술한 도 4에 대한 설명에서 언급한 바와 같이, 솔더 조인트에서 발생할 수 있는 크랙을 희생 층으로 용이하게 유도시킬 수 있다. 따라서, 크랙 유도 홀(450)과 희생 층(430)은 크랙 유도 구조를 구성한다.
모듈 기판(500)은 포토 솔더 레지스트 층(photo solder resist layer)(505) 및 실장 패드(510)를 포함한다. 베이스 기판에 형성된 실장 패드(510)가 노출되도록 절연 보호 층인 포토 솔더 레지스트 층(505)이 형성된다. 실장 패드(510)는 모듈 기판(500)의 회로 배선에 연결된다.
도 6a 내지 도 6g는 도 3의 웨이퍼 레벨 칩 스케일 패키지(200)의 제조 방법을 설명하는 단면도들이다.
먼저, 도 6a를 참조하면, 패시베이션 층(215)이 본딩 패드(210)를 포함하는 반도체 칩(205) 위에 형성된다. 그 후, 본딩 패드(210)의 표면이 노출되도록 패시베이션 층(215)이 부분적으로 식각(etching)된다. 반도체 칩(205)은 웨이퍼로부터 분리된 단일(single) 칩일 수 있다.
다음, 도 6b를 참조하면, 제1 절연 층(220)이 패시베이션 층(215) 위에 형성된다. 그 후, 제1 절연 층(insulating layer)(220)은 본딩 패드(210)를 오픈(open)시키기 위한 포토 마스크(photo mask)를 통해 노광(exposure)되고 상기 노광된 제1 절연 층(220)은 현상 용액(developing solution)에 의해 제거된다. 제1 절연 층(220)은, 예를 들어, 스핀 코팅 방법(spin coating method)으로 형성될 수 있다.
다음, 도 6c를 참조하면, 제1 금속 층(225)이 상기 오픈(open)된 본딩 패드(210)와 제1 절연 층(220) 위에 형성된다. 제1 금속 층(225)은 스퍼터링 공정(sputtering process)에 의해 형성될 수 있다. 그 후, 제1 금속 층(225) 위에 포토 공정에 의해 포토 레지스트 패턴(photoresist pattern)(227)이 형성된 후, 포토 레지스터 패턴(227)을 이용하여 희생 층(230)이 형성된다.
다음, 도 6d를 참조하면, 제1 금속 층(225) 위에 제2 금속 층(235)인 재배선 라인을 한정(definition)하기 위하여, 포토레지스트 패턴(233)이 제1 금속 층(225) 위에 형성된다. 그 후, 제2 금속 층(235)이 노출된 제1 금속 층(225)과 희생 층(230) 위에 선택적으로 형성된다. 제2 금속 층(235)은 도금 공정(plating process)에 의해 형성될 수 있다.
다음, 도 6e를 참조하면, 포토 레지스트 패턴(233)이 제거된 후, 제1 금속 층(225)은 제2 금속 층(235) 및 희생 층(230)을 마스크(mask)로서 이용하여 에칭 공정에 의해 식각된다. 그 결과, 제1 금속 층(225) 및 제2 금속 층(235)을 포함하는 재배선 라인(재배선 패턴)이 형성된다.
다음, 도 6f를 참조하면, 제2 절연 층(240)이 제2 금속 층(235) 및 제1 절연 층(220) 위에 형성된다. 다음, 크랙 유도 홀(245)이 제1 금속 층(225)과 희생 층(230)과 제2 금속 층(235)으로 구성되는 부분의 옆에 형성되도록, 제2 절연 층(240)이 부분적으로 식각된다. 또한, 희생 층(230) 위에 위치하는 상기 재배선 라인의 재배선 패드가 오픈(open)되도록, 제2 절연 층(240)이 부분적으로 제거된다.
다음, 도 6g를 참조하면, 솔더 볼(250)이 솔더 볼 부착 공정에 의해 상기 재배선 패드에 부착되어 도 3의 웨이퍼 레벨 칩 스케일 패키지(200)가 제조된다.
도 7a 내지 도 7h는 도 5의 웨이퍼 레벨 칩 스케일 패키지(400)의 제조 방법을 설명하는 단면도들이다.
먼저, 도 7a를 참조하면, 패시베이션 층(415)이 본딩 패드(410)를 포함하는 반도체 칩(405) 위에 형성된다. 그 후, 본딩 패드(410)의 표면이 노출되도록 패시베이션 층(215)이 부분적으로 식각된다. 반도체 칩(405)은 웨이퍼로부터 분리된 단일(single) 칩일 수 있다.
다음, 도 7b를 참조하면, 제1 절연 층(420)이 패시베이션 층(415) 위에 형성된다. 그 후, 제1 절연 층(420)은 본딩 패드(410)를 오픈(open)시키기 위한 포토 마스크를 통해 노광되고 상기 노광된 제1 절연 층(420)은 현상 용액에 의해 제거된다. 제1 절연 층(420)은, 예를 들어, 스핀 코팅 방법으로 형성될 수 있다.
다음, 도 7c를 참조하면, 제1 금속 층(425)이 상기 오픈된 본딩 패드(410) 및 제1 절연 층(420) 위에 형성된다. 제1 금속 층(425)은 스퍼터링 공정에 의해 형성될 수 있다. 그 후, 제1 금속 층(425) 위에 포토 공정에 의해 포토레지스트 패턴(427)이 형성된 후, 포토레지스트 패턴(427)을 이용하여 희생 층(430)이 형성된다.
다음, 도 7d를 참조하면, 폴리머를 포함하는 크랙 버퍼(435)가 포토레지스트 패턴을 이용하여 상기 노출된 제1 금속 층(425) 위의 희생 층(430) 옆에 형성된다.
다음, 도 7e를 참조하면, 제1 금속 층(425) 위에 제2 금속 층(440)인 재배선 라인을 한정하기 위하여, 포토레지스트 패턴(437)이 제1 금속 층(425) 위에 형성된다. 그 후, 제2 금속 층(440)이 노출된 제1 금속 층(425)과 희생 층(430)과 크랙 버퍼(435) 위에 선택적으로 형성된다. 제2 금속 층(440)은 도금 공정에 의해 형성될 수 있다.
다음, 도 7f를 참조하면, 포토 레지스트 패턴(437)이 제거된 후, 제1 금속 층(425)은 제2 금속 층(440) 및 희생 층(430)을 마스크(mask)로서 이용하여 에칭 공정에 의해 식각된다. 그 결과, 제1 금속 층(425) 및 제2 금속 층(440)을 포함하는 재배선 라인(재배선 패턴)이 형성된다.
본 발명의 다른 실시예에 따른 크랙 버퍼(435)가 에어 갭(air gap)인 경우의 제조 방법이 다음과 같이 설명된다. 크랙 버퍼(435)를 구성하는 폴리머를 제거할 수 있는 용액(예를 들어, 현상 용액)이 제1 금속 층(425) 및 제2 금속 층(440)으로 구성되는 재배선 라인 사이에 존재하는 개구부(opening)를 통해 폴리머로 구성되는 크랙 버퍼(435)에 공급된다. 그 결과, 폴리머가 제거되고 크랙 버퍼(435)가 에어 갭(air gap)으로 될 수 있다.
다음, 도 7g를 참조하면, 제2 절연 층(445)이 제2 금속 층(440) 및 제1 절연 층(420) 위에 형성된다. 다음, 크랙 유도 홀(450)이 제1 금속 층(425)과 희생 층(430)과 제2 금속 층(440)으로 구성되는 부분의 옆에 형성되도록, 제2 절연 층(445)이 부분적으로 식각된다. 또한, 희생 층(430) 위에 위치하는 상기 재배선 라인의 재배선 패드가 오픈(open)되도록, 제2 절연 층(445)이 부분적으로 제거된다.
다음, 도 7h를 참조하면, 솔더 볼(455)이 솔더 볼 부착 공정에 의해 상기 재배선 패드에 부착되어 도 5의 웨이퍼 레벨 칩 스케일 패키지(400)가 제조된다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지가 모듈 기판에 실장되어 반도체 칩 모듈을 구성하는 경우, 상기 웨이퍼 레벨 칩 스케일 패키지는 솔더 조인트에 서 발생하는 크랙을 희생 금속 층으로 유도할 수 있으므로, 상기 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩 모듈을 제조할 때 신뢰성 향상을 위해 필요한 언더필 공정을 생략하게 할 수 있고, 솔더 조인트에서의 크랙을 방지할 수 있어 반도체 칩 모듈의 실장 신뢰성을 향상시킬 수 있다.

Claims (37)

  1. 웨이퍼 레벨 칩 스케일 패키지에 있어서,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인;
    상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층;
    상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  2. 제1항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  3. 제1항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  4. 웨이퍼 레벨 칩 스케일 패키지에 있어서,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 제1 금속 층;
    상기 제1 금속 층 위에 형성된 제2 금속 층;
    재배선 라인을 구성하는 상기 제1 금속 층과 상기 제2 금속 층 사이에 형성되고, 상기 제2 금속 층의 일부분인 재배선 패드 아래에 형성되는 희생 층;
    상기 재배선 패드가 노출되도록 상기 제2 금속 층 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  5. 제4항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  6. 제4항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  7. 제4항에 있어서, 상기 외부 연결 단자는,
    솔더 볼인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  8. 제4항에 있어서, 상기 웨이퍼 레벨 칩 스케일 패키지는,
    상기 본딩 패드가 노출되도록 상기 제1 절연 층과 상기 반도체 칩 사이에 형성된 패시베이션 층을 더 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  9. 웨이퍼 레벨 칩 스케일 패키지에 있어서,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인;
    상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층;
    상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼;
    상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  10. 제9항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  11. 제9항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  12. 제9항에 있어서, 상기 크랙 버퍼는,
    폴리머를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  13. 제9항에 있어서, 상기 크랙 버퍼는,
    에어 갭인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  14. 웨이퍼 레벨 칩 스케일 패키지에 있어서,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 제1 금속 층;
    상기 제1 금속 층 위에 형성된 제2 금속 층;
    재배선 라인을 구성하는 상기 제1 금속 층과 상기 제2 금속 층 사이에 형성되고, 상기 제2 금속 층의 일부분인 재배선 패드 아래에 형성되는 희생 층;
    상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼;
    상기 재배선 패드가 노출되도록 상기 제2 금속 층 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 외부 연결 단자를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  15. 제14항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  16. 제14항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  17. 제14항에 있어서, 상기 크랙 버퍼는,
    폴리머를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  18. 제14항에 있어서, 상기 크랙 버퍼는,
    에어 갭인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  19. 제14항에 있어서, 상기 웨이퍼 레벨 칩 스케일 패키지는,
    상기 본딩 패드가 노출되도록 상기 제1 절연 층과 상기 반도체 칩 사이에 형성된 패시베이션 층을 더 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지.
  20. 웨이퍼 레벨 칩 스케일 패키지의 제조 방법에 있어서,
    본딩 패드를 포함하는 반도체 칩 위에 상기 본딩 패드가 노출되도록 제1 절연 층을 형성하는 단계;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 제1 금속 층을 형성하는 단계;
    포토레지스트 패턴을 이용하여 상기 제1 금속 층 위에 희생 층을 형성하는 단계;
    또 다른 포토레지스트 패턴에 의하여 노출된 상기 제1 금속 층 및 상기 희생 층 위에 제2 금속 층을 형성하는 단계;
    상기 제2 금속 층 및 상기 희생 층을 마스크로서 이용하여 상기 제1 금속 층을 제거하여 재배선 라인을 형성하는 단계;
    상기 재배선 라인 위에 제2 절연 층을 형성하는 단계;
    상기 희생 층 옆에 크랙 유도 홀이 형성되도록 상기 제2 절연 층을 제거하고, 상기 희생 층 위에 위치하는 상기 재배선 라인의 재배선 패드가 노출되도록 상기 제2 절연 층을 제거하는 단계; 및
    상기 재배선 패드에 외부 연결 단자를 부착하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  21. 제20항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  22. 제20항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  23. 제20항에 있어서, 상기 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은,
    상기 본딩 패드가 노출되도록 상기 제1 절연 층과 상기 반도체 칩 사이에 패시베이션 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  24. 웨이퍼 레벨 칩 스케일 패키지의 제조 방법에 있어서,
    본딩 패드를 포함하는 반도체 칩 위에 상기 본딩 패드가 노출되도록 제1 절연 층을 형성하는 단계;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 제1 금속 층을 형성하는 단계;
    포토레지스트 패턴을 이용하여 상기 제1 금속 층 위에 희생 층을 형성하는 단계;
    포토레지스트 패턴을 이용하여 상기 희생 층 옆에 크랙 버퍼를 형성하는 단계;
    또 다른 포토레지스트 패턴에 의하여 노출된 상기 제1 금속 층과 상기 희생 층과 상기 크랙 버퍼 위에 제2 금속 층을 형성하는 단계;
    상기 제2 금속 층 및 상기 희생 층을 마스크로서 이용하여 상기 제1 금속 층을 제거하여 재배선 라인을 형성하는 단계;
    상기 재배선 라인 위에 제2 절연 층을 형성하는 단계;
    상기 희생 층 옆에 크랙 유도 홀이 형성되도록 상기 제2 절연 층을 제거하고, 상기 희생 층 위에 위치하는 상기 재배선 라인의 재배선 패드가 노출되도록 상기 제2 절연 층을 제거하는 단계; 및
    상기 재배선 패드에 외부 연결 단자를 부착하는 단계를 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  25. 제24항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  26. 제24항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  27. 제24항에 있어서, 상기 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은,
    상기 본딩 패드가 노출되도록 상기 제1 절연 층과 상기 반도체 칩 사이에 패시베이션 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  28. 제24항에 있어서, 상기 크랙 버퍼는,
    폴리머를 포함하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  29. 제28항에 있어서, 상기 웨이퍼 레벨 칩 스케일 패키지의 제조 방법은,
    상기 폴리머를 제거할 수 있는 용액을 상기 제1 금속 층 및 상기 제2 금속 층으로 구성되는 상기 재배선 라인 사이의 개구부를 통해 상기 폴리머에 공급하여 상기 크랙 버퍼를 에어 갭으로 형성하는 단계를 더 구비하는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조 방법.
  30. 반도체 칩 모듈에 있어서,
    웨이퍼 레벨 칩 스케일 패키지; 및
    상기 웨이퍼 레벨 칩 스케일 패키지의 외부 연결 단자를 통해 연결되는 모듈 기판을 구비하고,
    상기 웨이퍼 레벨 칩 스케일 패키지는,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인;
    상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층;
    상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 상기 외부 연결 단자를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  31. 제30항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  32. 제30항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 반도체 칩 모듈.
  33. 반도체 칩 모듈에 있어서,
    웨이퍼 레벨 칩 스케일 패키지; 및
    상기 웨이퍼 레벨 칩 스케일 패키지의 외부 연결 단자를 통해 연결되는 모듈 기판을 구비하고,
    상기 웨이퍼 레벨 칩 스케일 패키지는,
    본딩 패드를 포함하는 반도체 칩;
    상기 본딩 패드가 노출되도록 상기 반도체 칩 위에 형성된 제1 절연 층;
    상기 노출된 본딩 패드와 상기 제1 절연 층 위에 형성된 재배선 라인;
    상기 재배선 라인의 재배선 패드 아래에 형성된 희생 층;
    상기 희생 층과 상기 재배선 라인 사이에 형성된 크랙 버퍼;
    상기 재배선 패드가 노출되도록 상기 재배선 라인 위에 형성되고, 상기 희생 층 옆에 형성되는 크랙 유도 홀을 포함하는 제2 절연 층; 및
    상기 재배선 패드에 부착되는 상기 외부 연결 단자를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  34. 제33항에 있어서, 상기 희생 층은,
    솔더를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  35. 제33항에 있어서, 상기 크랙 유도 홀은,
    상기 외부 연결 단자의 일부 표면을 둘러싸는 형태의 다각형 구조를 가지는 것을 특징으로 하는 반도체 칩 모듈.
  36. 제33항에 있어서, 상기 크랙 버퍼는,
    폴리머를 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  37. 제33항에 있어서, 상기 크랙 버퍼는,
    에어 갭인 것을 특징으로 하는 반도체 칩 모듈.
KR1020060122587A 2006-12-05 2006-12-05 웨이퍼 레벨 칩 스케일 패키지, 그 제조 방법, 및 웨이퍼레벨 칩 스케일 패키지를 포함하는 반도체 칩 모듈 Expired - Fee Related KR100817079B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101761914B1 (ko) * 2010-11-22 2017-07-26 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
US10756030B2 (en) 2018-08-10 2020-08-25 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8362612B1 (en) * 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US8368232B2 (en) * 2010-03-25 2013-02-05 Qualcomm Incorporated Sacrificial material to facilitate thin die attach
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US8642469B2 (en) * 2011-02-21 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming multi-layered UBM with intermediate insulating buffer layer to reduce stress for semiconductor wafer
US9355978B2 (en) 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
US9196529B2 (en) 2013-09-27 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor devices
WO2017031027A1 (en) * 2015-08-20 2017-02-23 Adesto Technologies Corporation Offset test pads for wlcsp final test
CN106898589B (zh) 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
US11538842B2 (en) 2017-12-28 2022-12-27 Industrial Technology Research Institute Chip scale package structures
TWI662695B (zh) 2017-12-28 2019-06-11 財團法人工業技術研究院 晶圓級晶片尺寸封裝結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3424515B2 (ja) 1997-07-28 2003-07-07 株式会社デンソー 電子部品の実装構造
KR20010061782A (ko) 1999-12-29 2001-07-07 박종섭 웨이퍼 레벨 패키지
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
JP3542350B2 (ja) * 2002-05-31 2004-07-14 沖電気工業株式会社 半導体装置及びその製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
TWI244725B (en) * 2004-05-26 2005-12-01 Advanced Semiconductor Eng Structure and method of forming metal buffering layer
KR100596452B1 (ko) 2005-03-22 2006-07-04 삼성전자주식회사 볼 랜드와 솔더 볼 사이에 에어 갭을 갖는 웨이퍼 레벨 칩스케일 패키지와 그 제조 방법
US7473999B2 (en) * 2005-09-23 2009-01-06 Megica Corporation Semiconductor chip and process for forming the same
US20070235878A1 (en) * 2006-03-30 2007-10-11 Stats Chippac Ltd. Integrated circuit package system with post-passivation interconnection and integration

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004055628A (ja) * 2002-07-17 2004-02-19 Dainippon Printing Co Ltd ウエハレベルの半導体装置及びその作製方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101761914B1 (ko) * 2010-11-22 2017-07-26 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
US10756030B2 (en) 2018-08-10 2020-08-25 Samsung Electronics Co., Ltd. Semiconductor package
US11417612B2 (en) 2018-08-10 2022-08-16 Samsung Electronics Co., Ltd. Semiconductor package
US11862581B2 (en) 2018-08-10 2024-01-02 Samsung Electronics Co., Ltd. Semiconductor package including conductive crack preventing layer

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