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KR100816498B1 - 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법 - Google Patents

표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법 Download PDF

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KR100816498B1
KR100816498B1 KR1020060123901A KR20060123901A KR100816498B1 KR 100816498 B1 KR100816498 B1 KR 100816498B1 KR 1020060123901 A KR1020060123901 A KR 1020060123901A KR 20060123901 A KR20060123901 A KR 20060123901A KR 100816498 B1 KR100816498 B1 KR 100816498B1
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KR
South Korea
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driver
transistor
insulating layer
gate electrode
surface treatment
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KR1020060123901A
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구재본
서경수
김성현
Original Assignee
한국전자통신연구원
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Abstract

본 발명은 기판상에 유기 반도체를 이용하여 인버터 회로를 제작할 때 문턱 전압(threshold voltage)을 위치별로 제어하기 위한 유기 인버터 및 그 제조 방법에 관한 것으로, 본 발명은 종래의 문제점을 해결하기 위해, 공핍 로드 트랜지스터와 인핸스먼트 드라이버 트랜지스터를 동일한 기판의 인접한 위치에 형성하기 위해 위치별로 선택적으로 표면처리 하거나 선택적으로 SAM(self assembled monolayer)를 처리하는 방법을 제안하고 있다. 이에 따라, 본 발명은 기존의 트랜지스터 크기 효과를 이용하는 방법보다 용이하게 공핍 타입과 인핸스먼트 타입이 결합된 D-인버터를 구현할 수 있으며, 또한, 본 발명은 W/L을 동일하게 하여도 D-인버터를 구현할 수 있으므로 집적도를 높일 수 있다. 즉, 공핍 타입의 로드 트랜지스터를 제작하기 위해 W/L을 크게 하지 않아도 되기 때문에 집적도를 향상시킬 수 있다.
유기 반도체, 유기 인버터, 표면 처리, 로드 트랜지스터, 드라이버 트랜지스터, 공핍 트랜지스터, 인핸스먼트 트랜지스터

Description

표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법{The Organic Inverter including surface treatment layer and The Manufacturing Method Thereof}
도 1a 및 도 1b는 기존의 p-type 트랜지스터만으로 제작할 수 있는 D-인버터 구조 및 E-인버터 구조를 나타낸다.
도 2 내지 도 4는 본 발명의 제1 내지 제3 실시 예에 따른 유기 인버터 제작 공정을 나타내는 부분 공정도이다.
도 5는 본 발명에 따른 유기 반도체 트랜지스터에서 유기물 절연체를 UV-오존 처리하는 시간에 따른 드레인 전류를 나타낸 것이다.
도 6은 본 발명에 따른 유기 반도체 트랜지스터에서 표면처리(HMDS 처리) 유무에 따른 유기 트랜지스터의 턴온 전압과 문턱 전압 관계 그래프를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 드라이버 트랜지스터 20: 로드 트랜지스터
11: 기판 12, 22: 게이트 전극
13: 게이트 절연층 14, 24: 소오스 전극
15, 25: 드레인 전극 26: 표면 처리층
17, 27: 유기 반도체층 30, 41: 마스크
31: 개구부 42: 차단부
40a, 50a: 표면 처리층
본 발명은 유기 인버터 및 그 제조방법에 관한 것으로, 보다 상세하게는, 표면 처리된 절연층을 포함하는 유기 인버터 및 그 제조방법에 관한 것이다.
유기 전계 효과 트랜지스터는, 기존의 실리콘 트랜지스터에 비해 공정이 간단하고, 공정 온도가 낮아 플렉서블 가능한 플라스틱 재질의 기판상에 제작할 수 있어 차세대 유망 전자소자로 각광받고 있다. 유기 전계 효과 트랜지스터는 주로 플렉시블 디스플레이에서 스위칭(switching) 소자로 사용되거나 유기 RFID(radio frequency identification)와 같은 회로 제작에 이용된다. 유기 전계 효과 트랜지스터가 디스플레이의 픽셀 구동 스위치로 사용될 경우 단일 극성의 트랜지스터(예를 들면, p-type 트랜지스터)만으로도 충분하지만, 회로로 사용될 경우 p-타입 트랜지스터와 n-타입 트랜지스터의 조합인 CMOS 트랜지스터가 소비전력이나 속도 측면에서 가장 바람직하다.
그러나, 유기 반도체의 경우 현재까지 n-타입 소자에 대해서는 안정적인 특성 확보 및 신뢰성이 없으므로 p-타입 단일 특성으로 인버터를 구성하는 것이 보편적이다.
도 1a 및 도 1b는 기존의 p-type 트랜지스터만으로 제작할 수 있는 D-인버터 구조 및 E-인버터 구조를 나타낸다. 도 1a는 공핍 트랜지스터(1,depletion transistor)를 로드(load)로 형성하고 인핸스먼트 트랜지스터(2,enhancement transistor)를 드라이버(driver)로 형성하는 공핍형 인버터를 나타낸다. 도 1b는 인핸스먼트(enhancement) 트랜지스터를 로드 트랜지스터(3)와 드라이버 트랜지스터(4)로 모두 사용한 인핸스먼트 인버터를 나타내고 있다. 전자는 통상 D-인버터 또는 제로 드라이버 로드 로직 인버터로 알려져 있고, 후자는 E-인버터 또는 다이오드 연결된 로드 로직 인버터로 알려져 있다. 도 1a에 개시된 D-인버터 타입은 E- 인버터 타입에 비해, 소비전력, 이득(gain), 스윙폭 측면에서 유리하다.
그러나, 유기물질로 제작된 유기반도체는 기존의 실리콘 반도체와는 달리 도핑(doping)에 의해 문턱 전압의 조절이 불가능하므로, 동일한 기판상에 위치별로 문턱 전압 특성이 다른 소자를 제작하기는 어려운 상황이다. 특히, 현재까지 기술에서, 공핍 로드 트랜지스터는 채널영역폭/유효채널길이(W/L: width/length)를 크게 하고, 인핸스먼트 드라이버 트랜지스터는 W/L을 작게 하여 트랜지스터의 크기효과를 이용하여 전류를 조절하여 사용하고 있다. 따라서 상대적으로 W/L이 큰 공핍 로드 트랜지스터를 해상도가 높은 고집적 유기 회로 제작에 이용하는 것은 용이하지 않다는 문제점을 안고 있으며, 공핍 로드 트랜지스터와 인핸스먼트 드라이버 트 랜지스터의 크기 비율에 따라 속도와 스윙 폭 등 전압 전달 특성이 달라지기 때문에, 회로 설계를 위해서 크기 비율에 따른 특성을 모두 파악해야 한다는 번거로움을 가지고 있다.
다시 말해, 종래 기술 유기 인버터를 제작하는 경우에는, 일반적으로 W/L이 큰 트랜지스터가 게이트 전압 VG = 0V에서 전류가 많이 흐르는 것을 이용하여 공핍 로드 트랜지스터로 사용하고, W/L이 작은 트랜지스터가 상대적으로 전류가 적게 흐르는 것을 이용하여 인핸스먼트 드라이버 트랜지스터로 사용되었기 때문에, 최적의 조건을 확보하기 위해서 W/L 별로 트랜지스터의 특성을 모두 확보한 후에 설계 및 제작을 해야 한다는 단점을 가지고 있다.
따라서, 본 발명은 공핍 로드 (트랜지스터)와 인핸스먼트 드라이버 (트랜지스터)로 구성된 인버터 제작시, 트랜지스터의 W/L의 차이를 이용하는 경우 발생하는 전술한 문제점을 해결하기 위해 고안된 발명으로, 본 발명의 목적은 p-타입 유기반도체 트랜지스터의 기능별로 문턱 전압을 제어하기 위해 위치별로 서로 다른 표면처리를 수행하여 제작된 유기 인버터 및 그 제조 방법을 제공하는데 있다.
전술한 목적을 달성하기 위한, 본 발명의 일측면에 따르면, 본 유기 인버터 는 게이트 전극, 소오스 전극 및 드레인 전극, 및 상기 게이트 전극 상에 형성된 로드 절연층을 포함하며, 상기 소오스 전극과 상기 게이트 전극이 연결된 로드(load) 트랜지스터; 상기 로드 트랜지스터에 연결되며 게이트 전극, 소오스 전극 및 드레인 전극, 및 상기 게이트 전극 상에 형성된 드라이버 절연층을 포함하는 드라이버(driver) 트랜지스터; 및 상기 로드 절연층 및 상기 드라이버 절연층에 각각 다른 표면 처리를 수행하여 상기 로드 절연층 및 상기 드라이버 절연층 중 어느 하나에 형성된 표면 처리층을 포함한다.
바람직하게, 상기 로드 절연층에 형성되는 표면 처리층은 UV-오존(ozone) 처리 또는 산소(O2) 플라즈마 처리 또는 laser 조사를 상기 로드 절연층에만 수행하여 물리적으로 손상시켜 형성한다. 상기 드라이버 절연층에 형성되는 표면 처리층은 상기 드라이버 절연층의 표면에 선택적으로 OTS(octadecyltrichlorosilane) 또는 HMDS (Hexamethyldisilazane)를 이용하여 표면 처리하여 형성된다. 상기 소오스 및 드레인 전극 및 상기 게이트 전극은 금속물질 또는 전도성 산화물 또는 전도성 고분자 막을 이용한다. 상기 게이트 전극은 Ti, Cu, Cr, Al, Au, Mo, W, ITO, IZO 또는 PEDOT를 이용한다. 상기 소오스 및 드레인 전극은 Au, Pt, Ni, Pd, ITO, IZO, 또는 PEDOT를 이용한다. 상기 로드 트랜지스터 및 상기 드라이버 트랜지스터는 버텀 게이트 형 또는 탑 게이트 형을 이용한다.
본 발명의 다른 일 측면에 따르면, 본 유기 인버터 제조방법은 기판상에 게 이트 전극, 드라이버 절연층, 및 소오스/드레인 전극을 포함하는 드라이버 트랜지스터를 형성하는 단계; 상기 기판상에 게이트 전극, 로드 절연층, 및 소오스 전극 및 드레인 전극을 포함하는 로드 트랜지스터를 형성하는 단계; 상기 드라이버 절연층 및 상기 로드 절연층 중 어느 하나를 표면 처리하는 단계; 및 상기 표면 처리된 로드 또는 드라이버 절연층과 표면 처리되지 않은 드라이버 또는 로드 절연층 상에 각각 유기 반도체층을 형성하는 단계를 포함한다.
바람직하게, 상기 표면 처리하는 단계는 선택적 마스크를 이용하여 상기 로드 절연층만 선택적으로 UV-오존(ozone) 처리 또는 O2 플라즈마 처리 또는 laser 조사한다. 또한, 상기 표면 처리 단계는, 상기 드라이버 절연층의 표면에 선택적으로 OTS(octadecyltrichlorosilane) 또는 HMDS (Hexamethyldisilazane)를 처리하기 위해 상기 기판 상에 OTS 또는 HMDS를 전면 도포하는 단계와, 선택적 표면 처리 마스크를 이용하여 상기 전면에 도포된 상기 OTS 또는 HMDS를 UV-오존(ozone) 처리 또는 O2 플라즈마 처리 또는 laser 조사하는 단계를 더 포함한다.
또한, 상기 표면 처리 단계는 상기 드라이버 절연층의 표면에 선택적으로 OTS 또는 HMDS를 처리하기 위해, 프린팅 공정을 이용한다.
이하, 본 발명의 실시 예를 나타내는 도면을 참조하여 본 발명의 실시 예를 구체적으로 설명한다.
도 2 내지 도 4는 본 발명의 제1 내지 제3 실시 예에 따른 유기 인버터 제작 공정을 나타내는 부분 공정도이다.
제1 실시 예를 도시한 도 2를 참조하면, 본 발명에 따른 드라이버 트랜지스터(10)와 로드 트랜지스터(20)를 포함하는 유기 인버터를 제작하기 위해서는, 우선, 기판(11)을 준비한다. 다음 공정에서는 준비된 기판(11) 상에 한 쌍의 게이트 전극(12, 22)을 형성한다. 게이트 전극(12, 22)이 형성된 다음, 게이트 전극(12, 22) 상부에는 게이트 절연층(13)을 형성한다. 다음, 게이트 절연층(13) 상에는 드라이버 트랜지스터(10) 측 소오스 전극 및 드레인 전극(14,15)과 로드 트랜지스터(20)측 소오스 전극 및 드레인 전극(24, 25)이 형성된다. 이때, 로드 트랜지스터(20)측 소오스 전극(24)은 절연층(13)에 형성된 콘택홀(13a)을 통해 게이트 전극(22)과 상호 전기적으로 연결되어 있다.
다음 공정에서는 로드 트랜지스터(20) 측만 선택적으로 개구된 개구 영역(31)이 형성된 마스크(30)를 기판(11) 상부에 형성한다. 개구 영역(31)을 갖는 마스크(30)가 형성된 다음, 개구 영역(31)을 통해 UV-오존(UV-ozone) 처리, O2 플라즈마 처리, 및 레이저 조사 중 적어도 하나를 수행하여, 로드 트랜지스터(20) 측의 절연층(13) 상부 표면에 물리적 손상층(26)을 형성한다. 다음 단계에서는 마스크(30)를 제거한 다음, 드라이버 트랜지스터(10) 측의 절연층(13)과 로드 트랜지스터(20) 측의 물리적 손상층(26) 상에 유기 반도체층(17, 27)을 각각 형성한다.
도 2에 따르면, 기판(11) 상에 형성된 드라이버 트랜지스터(10) 및 로드 드랜지스터(20)는 모두 버텀 게이트형(bottom gate) 유기 반도체 트랜지스터 구조이 다. 전술한 바와 같이, 절연층(13)에 물리적 손상을 가해 물리적 손상층(26)을 형성함으로써, 이동 전하(mobile charge)들을 형성할 수 있는데 게이트 전압에 의해 축적(accumulation) 되지 않은 상태에서도 존재하는 이 전하에 의해 문턱 전압이 양인 공핍형 트랜지스터의 제조가 가능하다. 일반적으로, p-타입 트랜지스터는 문턱 전압이 음인 인핸스먼트 타입(enhancement type)을 나타내는데, 이런 특성의 트랜지스터는 드라이버 측에 사용한다.
제2 실시 예를 도시한 도 3을 참조하면, 본 발명에 따른 드라이버 트랜지스터(10)와 로드 트랜지스터(20)를 포함하는 유기 인버터를 제작하기 위해서는, 우선, 기판(11)을 준비한다. 다음 단계에서는 준비된 기판(11) 상에 한 쌍의 게이트 전극(12, 22)을 형성한다. 게이트 전극(12, 22)이 형성된 다음, 게이트 전극(12, 22) 상부에는 게이트 절연층(13)을 형성한다. 다음, 게이트 절연층(13) 상에는 드라이버 트랜지스터(10)측 소오스 전극 및 드레인 전극(14,15)과 로드 트랜지스터(20)측 소오스 전극 및 드레인 전극(24, 25)이 형성된다. 이때, 로드 트랜지스터(20)측 소오스 전극(24)은 절연체(13)에 형성된 콘택홀을 통해 게이트 전극(22)과 전기적으로 연결되어 있다.
다음 단계에서는 소오스 전극 및 드레인 전극(14, 15, 24, 25) 및 노출된 절연층(13) 전면에 표면 처리층(40)을 형성한다. 표면 처리층(40)은 후공정에서 형성될 유기 반도체층(17, 27)의 소수성 특성과의 매칭을 위해 절연층(13) 상부에 소수성 물질을 이용하여 표면을 처리하는 것이다. 소수성 표면 처리 물질로는 OTS (octadecyltrichlorosilane)와 HMDS(Hexamethyldisilazane)가 가장 바람직한 물질들이다. 소수성 표면 처리 물질로 이루어진 표면 처리층(40)은 스핀 코팅이나 딥 코팅 방법으로 절연층(13) 및 소오스/드레인 전극 상에 전면 도포한다.
표면 처리층(40)이 기판(11) 전면에 도포된 다음, 기판(11) 상부에 드라이버 트랜지스터(10) 영역의 게이트 전극(12) 측 상부만 선택적으로 차단된 차단부(42)를 갖는 마스크(41)를 마련한다. 차단부(42)를 갖는 마스크(41)가 형성된 다음, 기판(11) 상부 전영역을 통해 UV-오존(UV-ozone) 처리, O2 플라즈마 처리 및 레이저 조사 중 적어도 하나를 수행하여, 절연층(13)은 물론 소오스 전극 및 드레인 전극(14, 15, 24, 25) 상부에 형성된 표면 처리층(40)을 제거한다. 이때, 차단부(42)에 의해 가려진 드라이버 트랜지스터(10)의 절연층(13) 상에 형성된 표면 처리층(40a)만 남게 된다. 그 다음 단계에서는 마스크(41)을 모두 제거한 다음, 드라이버 트랜지스터(10)의 표면처리층(40a)과 로드 트랜지스터(20) 측의 절연층(13) 상에 각각 유기 반도체층(17, 27)을 형성한다.
도 4를 참조하면, 본 발명에 따른 유기 인버터를 제조하는 또 다른 제작 공정 과정이 개시되어 있다. 도 4는 도 3과 절연층 상에 표면 처리층을 형성하는 공정을 제외하고는 그 공정 과정이 실질적으로 동일하므로, 구체적으로 개시한 도 3의 설명을 참조한다.
기판(11) 상에 게이트 전극(12, 22), 소오스 전극 및 드레인 전극(14, 15, 24, 25)과 절연층(13)을 포함하는 드라이버 트랜지스터(10)와 로드 트랜지스터(20)가 각각 형성된 다음, 드라이버 트랜지스터(10)를 구성하는 절연층(13) 표면에만 선택적으로 표면 처리 공정을 수행한다. 이때, 표면 처리를 용이하게 하기 위해, 잉크 젯 장치기(50)가 이용된다. 드라이버 트랜지스터(10) 측 절연층(13) 상에 표면 처리층(50a)이 형성된 다음에는, 유기 반도체층(17, 27)을 드라이버 트랜지스터(10)의 표면 처리층(50a) 및 로드 트랜지스터(20)의 절연층(13) 상에 형성된다.
도 5는 본 발명에 따른 유기 반도체 트랜지스터에서 유기물 절연체를 UV-오존 처리하는 시간에 따른 드레인 전류를 나타낸 것이다. 특히, 도 5는 펜타센 유기 반도체를 사용하는 유기 반도체 트랜지스터에서 유기물 절연체 상에 UV-오존 처리한 경우에 따른 시간 대 드레인 전류를 나타내는 것으로, 트랜지스터의 채널영역의 폭/유효 채널 길이(W/L)는 100㎛/10㎛이고, 게이트 전압은 -32V일 때이다. 도 5에 개시된 가로축은 드레인측 전압(VD)을 나타내며, 세로축은 드레인측 전류(ID)를 나타낸다.
그래프(ⅰ)은 UV 오존 처리를 하지 않았을 때이고, 그래프 (ⅱ)는 UV 오존 처리를 10 초간 진행했을 때, 그래프(ⅲ)은 UV 오존 처리를 30초간 진행했을 때, 그래프(ⅳ)는 UV오존 처리를 1분간 진행했을 때, 그래프 (ⅴ)는 UV오존 처리를 3분간 진행했을 때의 그래프이다. 이들 그래프를 통해서, 동일한 게이트 전압 하에서는 UV-오존 처리 시간이 길어질수록 드레인 전류가 크게 증가하는 결과를 보여 주 고 있다. 본 실험에서는 UV-오존 처리를 수행하여 유기 반도체 트랜지스터를 제조하는 것을 설명하였으나, O2 플라즈마 처리 또는 레이저 처리 등을 통해 형성된 물리적 손상층을 통해서도 전술한 결과를 제공할 수 있을 것이다. 즉, UV-오존 처리 뿐만 아니라, O2 플라즈마 처리 또는 레이저 처리 등을 통해서도 물리적 손상층을 유기 절연층 상부에 형성할 수 있고, 이를 통해 공핍 타입의 로드 트랜지스터를 제작할 수 있다.
도 6은 본 발명에 따른 유기 반도체 트랜지스터에서 표면처리(HMDS 처리) 유무에 따른 유기 트랜지스터의 턴온 전압과 문턱 전압 관계 그래프를 나타낸 것이다. 도 6 역시 펜타센 유기물 반도체를 이용하였으며, 가로축은 게이트 측 전압을 나타내고, 세로축은 드레인 측 전류를 나타낸다.
그래프 ⓐ는 HMDS 처리가 수행된 상태의 그래프이고, 그래프 ⓑ는 HMDS 처리가 수행되지 않은 상태의 그래프이다. 이들 그래프에 따르면, HMDS 처리를 함에 따라(그래프 ⓐ 참조) 펜타센 유기 트랜지스터의 턴온 전압과 문턱 전압이 음의 게이트 전압 방향으로 이동하는 것을 볼 수 있다. 이는 SAM(self assembled monolayer) 처리되면, 절연막의 표면이 소수성이나 무극성을 띠므로, 펜타센에 있는 여분의 홀 전하(hole charge)를 형성시키지 않으므로 문턱 전압이 음의 방향으로 이동되는 것이다. 즉, 소수성 표면의 절연막에서는 흡착된 OH-기(hydroxyl group)들이 펜타센에 여분의 홀 전하를 형성하여 공핍 특성의 트랜지스터를 보이게 된다. 이러한 특성을 나타내는 유기 반도체 트랜지스터 구성이, 즉, 음의 문턱 전압이 필요한 드라이버 트랜지스터 쪽에만 선택적으로 OTS와 HMDS를 처리하는 방법이 도 3 및 도 4에 구체적으로 개시되어 있다.
전술한 실시 예에서는 버텀 게이트형 트랜지스터가 개시되어 있으나, 탑 게이형 트랜지스터를 사용하거나 이들을 같이 사용할 수 있음은 물론이다. 이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상 전술에 따르면, 본 발명은 기존의 트랜지스터 크기 효과를 이용하는 방법보다 용이하게 공핍 타입과 인핸스먼트 타입이 결합된 D-인버터를 구현할 수 있다. 또한, 본 발명은 W/L을 동일하게 하여도 D-인버터를 구현할 수 있으므로 집적도를 높일 수 있다. 즉, 공핍 타입의 로드 트랜지스터를 제작하기 위해 W/L을 크게 하지 않아도 되기 때문에 집적도를 향상시킬 수 있다.

Claims (11)

  1. 게이트 전극, 소오스 전극 및 드레인 전극, 및 상기 게이트 전극 상에 형성된 로드 절연층을 포함하며, 상기 소오스 전극과 상기 게이트 전극이 연결된 로드(load) 트랜지스터;
    상기 로드 트랜지스터에 연결되며 게이트 전극, 소오스 전극 및 드레인 전극, 및 상기 게이트 전극 상에 형성된 드라이버 절연층을 포함하는 드라이버(driver) 트랜지스터;
    상기 로드 절연층 및 상기 드라이버 절연층에 각각 다른 표면 처리를 수행하여 상기 로드 절연층 및 상기 드라이버 절연층 중 어느 하나에 형성된 표면 처리층
    을 포함하는 것을 특징으로 하는 유기 인버터.
  2. 제1항에 있어서,
    상기 로드 절연층에 형성되는 표면 처리층은 UV-오존(ozone) 처리 또는 O2 플라즈마 처리 또는 laser 조사를 상기 로드 절연층에만 수행하여 물리적으로 손상시킨 것을 특징으로 하는 유기 인버터.
  3. 제1항에 있어서, 상기 드라이버 절연층에 형성되는 표면 처리층은 상기 드라이버 절연층의 표면에 선택적으로 OTS(octadecyltrichlorosilane) 또는 HMDS (Hexamethyldisilazane)를 이용하여 표면 처리한 것을 특징으로 하는 유기 인버터.
  4. 제1항에 있어서,
    상기 소오스 및 드레인 전극 및 상기 게이트 전극은 금속물질 또는 전도성 산화물 또는 전도성 고분자 막을 이용하는 것을 특징으로 하는 유기 인버터.
  5. 제4항에 있어서,
    상기 게이트 전극은 Ti, Cu, Cr, Al, Au, Mo, W, ITO, IZO 또는 PEDOT를 이용하는 것을 특징으로 하는 유기 인버터.
  6. 제4항에 있어서,
    상기 소오스 및 드레인 전극은 Au, Pt, Ni, Pd, ITO, IZO, 또는 PEDOT를 이용하는 것을 특징으로 하는 유기 인버터.
  7. 제1항에 있어서,
    상기 로드 트랜지스터 및 상기 드라이버 트랜지스터는 각각 버텀 게이트 형 또는 탑 게이트 형을 이용하는 것을 특징으로 하는 유기 인버터.
  8. 기판상에 게이트 전극, 드라이버 절연층, 및 소오스/드레인 전극을 포함하는 드라이버 트랜지스터를 형성하는 단계;
    상기 기판상에 게이트 전극, 로드 절연층, 및 소오스 전극 및 드레인 전극을 포함하는 로드 트랜지스터를 형성하는 단계;
    상기 드라이버 절연층 및 상기 로드 절연층 중 어느 하나를 표면 처리하는 단계; 및
    상기 드라이버 절연층 및 상기 로드 절연층 상에 각각 유기 반도체층을 형성하는 단계
    를 포함하는 유기 인버터 제조 방법.
  9. 제8항에 있어서, 상기 표면 처리하는 단계는
    선택적 마스크를 이용하여 상기 로드 절연층만 선택적으로 UV-오존(ozone) 처리 또는 O2 플라즈마 처리 또는 laser 조사하는 유기 인버터 제조방법.
  10. 제8항에 있어서,
    상기 표면 처리 단계는, 상기 드라이버 절연층의 표면에 선택적으로 OTS(octadecyltrichlorosilane) 또는 HMDS (Hexamethyldisilazane)를 처리하기 위해 상기 기판 상에 OTS 또는 HMDS를 전면 도포하는 단계와,
    선택적 표면 처리 마스크를 이용하여 상기 전면에 도포된 상기 OTS 또는 HMDS를 UV-오존(ozone) 처리 또는 O2 플라즈마 처리 또는 laser 조사하여 제거 하는 단계를 더 포함하는 유기 인버터 제조방법.
  11. 제8항에 있어서, 상기 표면 처리 단계는 상기 드라이버 절연층의 표면에 선택적으로 OTS 또는 HMDS를 처리하기 위해, 프린팅 공정을 이용하는 유기 인버터 제조방법.
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