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KR100801078B1 - 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 - Google Patents

수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 Download PDF

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KR100801078B1
KR100801078B1 KR1020060059608A KR20060059608A KR100801078B1 KR 100801078 B1 KR100801078 B1 KR 100801078B1 KR 1020060059608 A KR1020060059608 A KR 1020060059608A KR 20060059608 A KR20060059608 A KR 20060059608A KR 100801078 B1 KR100801078 B1 KR 100801078B1
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semiconductor
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conductive
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양승진
한정욱
최용석
권혁기
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삼성전자주식회사
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Abstract

수직 채널을 갖는 비휘발성 메모리 집적 회로 장치가 제공된다. 비휘발성 메모리 집적 회로 장치는 반도체 기판 상에 행렬 형태로 배열된 다수의 반도체 필러(pillar), 각 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조로, 각 전하 저장 구조는 터널링막 패턴, 전하 저장막 패턴 및 차폐막 패턴을 포함하는 제1 및 제2 전하 저장 구조, 제1 방향으로 배열된 다수의 반도체 필러의 제1 전하 저장 구조 상에 형성되도록 제1 방향으로 연장된 제1 도전 라인과, 제1 방향으로 배열된 다수의 반도체 필러의 제2 전하 저장 구조 상에 형성되도록 제1 방향으로 연장된 제2 도전 라인, 제2 방향으로 이웃하는 반도체 필러 사이의 반도체 기판 내에 형성된 제1 정션 영역, 및 각 반도체 필러의 상면에 형성된 제2 정션 영역을 포함한다.
고밀도, 비휘발성 메모리 집적 회로 장치, 수직 채널, 분리 트렌치

Description

수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그 제조 방법{Non volatile memory integrate circuit having vertical channel and fabricating method thereof}
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 레이아웃도이고,
도 3a는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 평면도이고,
도 3b 내지 도 3d는 도 3의 B-B', C-C', D-D'를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 사시도이다.
도 5는 본 발명의 일 실시예에서 반도체 필러 사이의 피치(pitch)를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 7a 내지 도 12b를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치를 포함하는 IC 카드 시스템(IC card system)를 설명하기 위한 개략 블록도이다.
(도면의 주요부분에 대한 부호의 설명)
1, 2: 비휘발성 메모리 집적 회로 장치
10a~10g: 비휘발성 메모리 셀 WL0~WL3: 워드 라인
BL0~BL3: 비트 라인 CSL0~CSL2: 커먼 소오스 라인
110: 반도체 기판 112: 제1 정션 영역
120a~120e: 반도체 필러 122: 제2 정션 영역
130, 140: 제1 및 제2 전하 저장 구조
132, 142: 터널링막 패턴 134, 144: 전하 저장막 패턴
136, 146: 차폐막 패턴 150, 160: 제1 및 제2 도전 라인
170: 분리 트렌치 185: 컨택홀
186: 컨택
188: 층간 절연막
190: 제3 도전 라인
본 발명은 비휘발성 메모리 집적 회로 장치 및 그 제조 방법에 관한 것 것이다.최근, 플래쉬 메모리 집적 회로 장치는 IC 카드, SIM(Subscriber Identification Module) 카드 등에 많이 사용된다. 이와 같은 시스템에 사용되는 비휘발성 메모리 집적 회로 장치는 저전력 소비(low power consumption), 높은 스피드(high speed) 뿐만 아니라, 고밀도(high density) 특성도 요구된다.
그런데, 펀치 스루(punch through), 신뢰성(reliability), 프로세스 윈도우(process window), 리드 전류(read current), 이웃하는 비휘발성 메모리 셀간의 전기적 분리(electrical isolation) 등과 같은 여러가지 문제 때문에, 플래너(planar) 타입의 비휘발성 메모리 셀은 더 이상 스케일링(scaling)하기가 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 일 태양은 반도체 기판 상에 행렬 형태로 배열된 다수의 반도체 필러(pillar), 각 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조로, 각 전하 저장 구조는 터널링막 패턴, 전하 저장막 패턴 및 차폐막 패턴을 포함하는 제1 및 제2 전하 저장 구조, 제1 방향으로 배열된 다수의 반도체 필러의 제1 전하 저장 구조 상에 형성되도록 제1 방향으로 연장된 제1 도전 라인과, 제1 방향으로 배열된 다수의 반도체 필러의 제2 전하 저장 구조 상에 형성되도록 제1 방향으로 연장된 제2 도전 라인, 제2 방향으로 이웃하는 반도체 필러 사이의 반도체 기판 내에 형성된 제1 정션 영역, 및 각 반도체 필러의 상면에 형성된 제2 정션 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 다른 태양은 반도체 기판 상에 형성된 반도체 필러(pillar), 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조로, 각 전하 저장 구조는 터널링막 패턴, 전하 저장막 패턴 및 차폐막 패턴을 포함하는 제1 및 제2 전하 저장 구조, 제1 및 제2 전하 저장 구조 상에 각각 형성된 제1 및 제2 게이트 전극, 반도체 필러에 인접하는 반도체 기판 내에 형성된 제1 정션 영역, 및 반도체 필러의 상면에 형성된 제2 정션 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 또 다른 태양은 반도체 기판 상에 배열된 다수의 반도체 필러(pillar), 및 다수의 반도체 필러에 형성된 다수의 비휘발성 메모리 셀을 포함하되, 각 반도체 필 러마다 2개의 비휘발성 메모리 셀이 형성되고, 다수의 비휘발성 메모리 셀은 NOR 아키텍쳐(architecture)로 배선 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 집적 회로 장치의 제조 방법의 일 태양은 반도체 기판 상에 다수의 반도체 필러(pillar)를 행렬 형태로 배열하되, 제2 방향으로 배열된 반도체 필러 사이의 피치(pitch)는 제1 방향으로 배열된 반도체 필러 사이의 피치보다 크도록 배열하고, 각 반도체 필러의 외주면을 써라운딩하는 터널링막, 전하 저장막 및 차폐막을 순차적으로 형성하고, 터널링막, 전하 저장막 및 차폐막이 형성된 각 반도체 필러의 외주면을 써라운딩하는 도전막을 형성하되, 제1 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 연결되고 제2 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 분리되도록 형성하고, 도전막이 형성된 다수의 반도체 필러를 마스크로 하여, 제2 방향으로 이웃하는 반도체 필러 사이의 반도체 기판 내에 제1 정션 영역을 형성하고, 다수의 반도체 필러에 형성된 터널링막, 전하 저장막, 차폐막 및 도전막을 패터닝하여, 각 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조와, 제1 방향으로 배열된 다수의 반도체 필러의 제1 전하 저장 구조 상에 제1 방향으로 연장된 제1 도전 라인과, 제1 방향으로 배열된 다수의 반도체 필러의 제2 전하 저장 구조 상에 제1 방향으로 연장된 제2 도전 라인을 형성하고, 각 반도체 필러의 상면에 제2 정션 영역을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 상 에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치의 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치(1)는 NOR 아키텍쳐(architecture)로 배선 연결된 다수의 비휘발성 메모리 셀(10a~10g)을 포함한다. 구체적으로, 제1 방향으로 배열된 다수의 비휘발성 메모 리 셀(10a, 10e, 10f, 10g)의 컨트롤 게이트는 워드 라인(WL0~WL3)에 의해 상호 접속되고, 제2 방향으로 배열된 다수의 메모리 셀(10a, 10b, 10c, 10d)의 드레인 노드는 비트 라인(BL0~BL3)에 의해 상호 접속된다. 또한, 제1 방향으로 배열된 다수의 비휘발성 메모리 셀(10a, 10e, 10f, 10g)의 소오스 노드는 커먼 소오스 라인(CSL0~CSL2)에 의해 상호 접속되는데, 본 발명의 실시예들에서 커먼 소오스 라인(CLS0~CSL2)은 2열마다 공통되는 것을 예를 들어 도시하였다.
본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치(1)에서, 후술하는 바와 같이 다수의 비휘발성 메모리 셀(10a~10g)은 반도체 기판 상에 배열된 다수의 반도체 필러(pillar)에 형성되게 되는데, 각 반도체 필러에는 2개의 비휘발성 메모리 셀(예를 들어, 10a, 10b)이 형성될 수 있고, 동일한 반도체 필러에 형성되는 2개의 비휘발성 메모리 셀(10a, 10b)은 드레인을 서로 공유할 수 있다. 또한, 동일한 반도체 필러에 형성되는 2개의 비휘발성 메모리 셀(10a, 10b)의 소오스 노드는, 동일한 커먼 소오스 라인(CSL0, CSL1)에 의해 연결되지 않을 수 있다. 도 1에서와 같이, 이웃하는 반도체 필러에 형성된 비휘발성 메모리 셀(예를 들어, 10b, 10c)과 동일한 커먼 소오스 라인(CSL1)에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 레이아웃도이고,
도 3a는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 평면도이고,
도 3b 내지 도 3d는 도 3의 B-B', C-C', D-D'를 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 사시도이다.
도 5는 본 발명의 일 실시예에서 반도체 필러 사이의 피치(pitch)를 설명하기 위한 도면이다.
설명의 편의를 위해서, 도 3a에서 컨택 및 제3 도전 라인은 일점 쇄선으로 표시하고, 반도체 필러, 제1 및 제2 전하 저장 구조, 제1 및 제2 도전 라인이 보이도록 도시하였다. 도 5에서는 컨택 및 제3 도전 라인은 도시하지 않는다.
우선, 도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치(1)는 반도체 기판(110) 상에 배열된 다수의 반도체 필러(pillar)(120a~120e)에 형성된 다수의 비휘발성 메모리 셀(10a~10g)이 형성되고, 특히, 각 반도체 필러(예를 들어, 120a)에는 2개의 비휘발성 메모리 셀(예를 들어, 10a, 10b)이 형성되게 된다.
구체적으로, 비휘발성 메모리 집적 회로 장치(1)는, 반도체 기판(110) 상에 행렬 형태로 배열된 다수의 반도체 필러(120a~120e)와, 각 반도체 필러(120a~120e)의 외주면에는 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조(130, 140)와, 제1 방향(DR1)으로 배열된 다수의 반도체 필러(120a, 120c, 120d, 120e)의 제1 전하 저장 구조(130) 상에 형성되도록 제1 방향(DR1)으로 연장된 제1 도전 라인(150)과, 제1 방향(DR1)으로 배열된 다수의 반도체 필러(120a, 120c, 120d, 120e)의 제2 전하 저장 구조(140) 상에 형성되도록 제1 방향(DR1)으로 연장된 제2 도전 라인(160)과, 제2 방향(DR2)으로 이웃하는 반도체 필러(120a, 120b) 사이의 반도체 기판(110) 내에 형성된 제1 정션 영역(112)과, 각 반도체 필러(120a~120e)의 상면에 형성된 제2 정션 영역(122)와, 제2 정션 영역(122)과 전기적으로 연결된 다수의 컨택(186)과, 제2 방향(DR2)으로 배열된 다수의 반도체 필러(120a, 120b)와 연결된 컨택(186) 상에 형성된 제3 도전 라인(190)을 포함한다.
제1 및 제2 도전 라인(150, 160)은 워드 라인(도 1의 WL0~WL3)에 해당하고, 제3 도전 라인(190)은 비트 라인(도 1의 BL0~BL3)에 해당한다.
여기서, 반도체 필러(120a~120e)에 형성된 2개의 비휘발성 메모리 셀(10a, 10b) 중 하나(10a)는 제1 전하 저장 구조(130), 제1 도전 라인(150), 커먼 소오스에 해당하는 제1 정션 영역(112), 드레인에 해당하는 제2 정션 영역(122)으로 이루어지고, 다른 하나(10b)는 제2 전하 저장 구조(140), 제2 도전 라인(160), 커먼 소오스에 해당하는 제1 정션 영역(112), 드레인에 해당하는 제2 정션 영역(122)으로 이루어진다.
우선, 반도체 필러(120a~120e)는 반도체 기판(110) 상에 행렬 형태로 배열될 수 있는데, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b) 사이의 피치(pitch)는, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이의 피치보다 클 수 있다. 여기서, 두 반도체 필러(120a~120e) 사이의 피치는 하나의 반도체 필러의 에지(edge)에서 다른 하나의 반도체 필러의 에지까지의 최단 거리로 정의한다. 도 5을 참조하면, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b) 사이의 피치(P1)는 제1 또는 제2 도전 라인(150, 160)의 두께의 2배(2T)보다 클 수 있고, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이 의 피치(P2)는 제1 또는 제2 도전 라인(150, 160)의 두께의 2배(2T)보다 작을 수 있다. 이와 같이, 반도체 필러(120a~120e) 사이의 피치가 제2 방향(DR2), 제1 방향(DR1)에 따라 다르게 되는 이유는 도 10a 내지 도 10c, 도 11a 내지 도 11d와 함께 자세히 후술한다.
다시, 도 2 내지 도 5를 참조하면, 제1 및 제2 도전 라인(150, 160)은 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이에 형성된 분리 트렌치(isolation trench)(170)에 의해 서로 전기적으로 분리된다. 제1 및 제2 도전 라인(150, 160)뿐만 아니라, 제1 및 제2 전하 저장 구조(130, 140) 역시 분리 트렌치(170)에 의해 서로 전기적으로 분리될 수 있다.
분리 트렌치(170)의 형태는, 예를 들어, 제1 방향(DR1)의 폭이 제2 방향(DR2)의 폭보다 큰 실질적 직사각형의 형태일 수도 있고, 원형 형태일 수 있다. 여기서, 실질적 직사각형이란 직사각형을 기본형으로 하지만, 레이아웃의 효율성을 위해 4각 코너 중 일부 또는 전부가 모따기되어 4각 이상의 다각형으로 변형된 경우도 포함하는 의미로 사용한다. 여기서, 모따기는 일직선으로 이루어진 형태뿐만 아니라 라운딩된 형태 등을 모두 포함한다. 디자인 룰이 작아지면, 분리 트렌치(170)는 원형 형태일 수도 있다.
또한, 분리 트렌치(170)의 깊이(D1)는, 이웃하는 제1 정션 영역(112)간의 펀치 스루(punch through)가 일어나지 않는 깊이로 형성될 수 있다. 예를 들어, 분리 트렌치(170)의 깊이(D1)는 반도체 필러(120a~120e)의 높이(D2)보다 깊게 형성할 수 있다. 여기서, 분리 트렌치(170)의 깊이(D1)는 깊을수록 제1 정션 영역(112)간의 거리(L)은 멀어지게 되므로 펀치 스루 방지 효과는 증대되게 되므로, 공정 설비, 공정 조건, 및 층간 절연막(188)의 갭필(gap fill) 특성 등을 고려하여 최대한 깊게 형성할 수 있다. 제1 및 제2 전하 저장 구조(130, 140)는 반도체 필러(120a~120e)의 외주면에 서로 마주보도록 형성되고, 각 전하 저장 구조(130, 140)는 각각 터널링막 패턴(tunneling layer pattern)(132, 142), 전하 저장막 패턴(charge storing layer pattern)(134, 144) 및 차폐막 패턴(blocking layer pattern)(136, 146)을 포함한다.
터널링막 패턴(132, 142)은 실리콘 산화물, 실리콘 산질화물 또는 이들의 적층된 구조 등을 사용할 수 있으며, 두께는 예를 들어, 약 30~100Å일 수 있다.
전하 저장막 패턴(134, 144)은 전하 트랩형 절연물을 사용할 수 있는데, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고유전율 물질(high-k물질), 이들의 조합 또는 이들의 적층된 구조 등을 사용할 수 있다. 고유전율 물질로는, 예를 들어, Al, Zr, Hf, La, Ba, Ta, Ti, Y 등의 산화물, 산질화물, 또는 이들의 조합을 사용할 수 있다. 두께는 예를 들어, 약 30~100Å일 수 있다. 여기서, 전하 저장막 패턴(134, 144)을 전술한 전하 트랩형 절연물을 이용한 적층 구조로 사용할 경우, 멀티 레벨(multi-level)로 셀을 동작시킬 수 있어 메모리의 집적도를 높일 수 있다.
차폐막 패턴(136, 146)은 실리콘 산화물, 실리콘 산질화물 또는 이들의 적층된 구조 등을 사용할 수 있으며, 두께는 약 50~150Å일 수 있다.
특히, 본 발명의 일 실시예에서는 터널링막 패턴(132, 142), 전하 저장막 패 턴(134, 144), 차폐막 패턴(136, 146)으로 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산화막을 사용한 경우(즉, ONO막) 를 예를 들어 설명한다. 즉, 본 발명의 일 실시예는 SONOS 구조로 설명한다.
제1 및 제2 도전 라인(150, 160)으로는 폴리 실리콘, 불순물이 도핑된 폴리 실리콘 또는 금속성 도전막을 사용할 수 있다. 여기서, 금속성 도전막으로는, TaN, NiTa, Ti, TiN, Ta, W, WN, Hf, Nb, Mo, RuO2, Mo2N, Ir, Pt, Co, Cr 및 이들의 조합으로 이루어진 물질을 사용할 수 있다. 두께는 약 800~2000Å일 수 있다. 또한, 제1 및 제2 도전 라인(150, 160)으로는 폴리 실리콘(또는, 불순물이 도핑된 폴리 실리콘)과 실리사이드의 적층막을 사용할 수도 있다.
특히, 본 발명의 일 실시예에서는 제1 및 제2 도전 라인(150, 160)으로 불순물이 도핑된 폴리 실리콘을 사용하였는데, 도 3b, 도 3d, 도 4에서와 같이 제1 및 제2 도전 라인(150, 160)은 스페이서 형태일 수 있다.
또한, 반도체 기판(110)은 비휘발성 메모리 셀(10a~10g)을 형성할 수 있는 기판이면 무엇이든 가능하고, 예를 들어, 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이용 유리 기판 등을 들 수 있다.
본 발명의 일 실시예에서는, 제1 및 제2 전하 저장 구조(130, 140) 및 제1 및 제2 도전 라인(150, 160)을 반도체 필러(120a~120e)의 외주면에 형성시킴으로써, 수직 방향의 채널을 형성하여 비휘발성 메모리 셀의 사이즈를 축소시킬 수 있 다.
뿐만 아니라, 본 발명의 일 실시예에서와 같이, 하나의 반도체 필러(120a~120e)에 2개의 비휘발성 메모리 셀(예를 들어, 10a, 10b)을 형성함으로써, 하나의 반도체 필러에 하나의 비휘발성 메모리 셀을 형성하는 경우보다 집적도를 2배로 높일 수 있다.
이하에서, 도 1 및 도 3a을 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치(1)의 동작을 설명한다.
표 1은 비휘발성 메모리 집적 회로 장치의 각 동작시 동작 전압을 정리한 표이다.
표 1은 예시적인 동작 전압일 뿐이고, 본 발명이 그 외의 동작 전압을 배제하는 것은 아니다.
Figure 112006046828884-pat00001
프로그램 동작은 제1 및 제2 전하 저장 구조(130, 140)의 전하 저장막 패턴(134, 144) 내에 로직 상태(logic state)를 결정하는 전하를 충전(charging)하는 동작이다. 프로그램 메커니즘은 HCI(Hot Carrier Injection) 방식을 사용한다. 여기서, HCI 방식은 커먼 소오스와 드레인 사이에 전위차가 생기게 하여 전류가 흐르게 한 다음, 컨트롤 게이트에서 상대적으로 높은 전압을 인가하여 전하 저장막 패턴(134, 144) 내에 전자를 트랩시키는 방식이다. 전자가 트랩되는 현상이 주로 소오스 부근에서 발생하기 때문에 SSI(Source Side Injection) 방식이라고도 한다. 따라서, 프로그램되도록 선택된 비휘발성 메모리 셀(예를 들어, 10a)과 커플링된 워드 라인(WL0)은 약 8V가 되고, 비트 라인(BL0)은 약 0V가 되고, 커먼 소오스 라인(CSL0)은 약 5V가 되고, 반도체 기판은 약 0V가 된다.
한편, NOR 아키텍쳐를 갖는 비휘발성 메모리 집적 회로 장치에서, 커먼 소오스를 공유하며 이웃하는 비휘발성 셀(예를 들어, 10a, 10d) 사이에는 디스터번스(disturbance)가 발생할 수 있다. 이러한 디스터번스는 비휘발성 메모리 셀의 사이즈를 줄이는 데 있어 문제점으로 작용할 수 있다. 그러나, 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치는 반도체 필러에 형성된 수직 채널을 이용하기 때문에, 작은 면적에도 충분한 길이의 채널을 확보할 수 있으므로 디스터번스의 문제를 최소화할 수 있다.
다음, 이레이즈(erase) 동작은 제1 및 제2 전하 저장 구조(130, 140)의 전하 저장막 패턴(134, 144)으로부터 전하를 방전(discharging)하는 동작이다. 이레이즈 메커니즘은 FN 터널링 방식을 사용하기 때문에, 소거되도록 선택된 비휘발성 메모리 셀(예를 들어, 10a)과 커플링된 워드 라인(WL0)은 약 -8V가 되고, 비트 라인(BL0)은 플로팅시키고, 커먼 소오스 라인(CSL0)은 약 5V가 되고, 반도체 기판은 약 0V가 된다.
다음, 리드 동작은 제1 및 제2 전하 저장 구조(130, 140)의 전하 저장막 패턴(134, 144)에 전하가 충전되어 있는지 여부에 따라 로직 상태를 판단하는 동작이다. 선택된 비휘발성 메모리 셀(예를 들어, 10a)과 커플링된 워드 라인(WL0)에는 약 Vcc를 인가하고, 비트 라인(BL0)에는 약 0.5V를 인가하고, 커먼 소오스 라인(CSL0)에는 0V를 인가하고, 반도체 기판에는 0V를 인가한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치(2)는 제1 및 제2 전하 저장 구조(130, 140)의 전하 저장막 패턴(135, 145)으로 플로팅 게이트를 사용한다는 점에서, 일 실시예와 차이가 있다. 예를 들어, 플로팅 게이트로는 폴리 실리콘 또는 불순물이 도핑된 폴리 실리콘를 사용할 수 있다.
이러한 경우 전하 저장막 패턴(135, 145)은 스페이서 형태일 수 있고, 이에 따라서, 제1 전하 저장 구조(130) 및 제1 도전 라인(150)이 적층된 구조와, 제2 전하 저장 구조(140) 및 제2 도전 라인(160)이 적층된 구조는 스페이서 형태일 수 있다.
이하에서, 도 7a 내지 도 12b를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명한다.
도 7a 및 도 7b를 참조하면, 반도체 기판(110) 상에 다수의 반도체 필러(120a~120e)를 행렬 형태로 형성한다.
구체적으로 설명하면, 우선, 제1 도전형(예를 들어, P형)의 반도체 기판(110) 상에 하드 마스크막을 증착한다. 여기서, 하드 마스크막은 반도체 기판(110)과 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화막으로 형성할 수 있다.
이어서, 하드 마스크막 상부에 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 이용하여 하드 마스크막을 패터닝하여 하드 마스트막 패턴(121)을 형성한다.
이어서, 하드 마스크막 패턴(121)을 이용하여 반도체 기판(110)을 패터닝하여 다수의 반도체 필러(120a~120e)를 행렬 형태로 형성한다. 특히, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b) 사이의 피치(P1)는 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이의 피치(P2)보다 크도록 한다. 여기서, 하드 마스크막 패턴은 예시적인 것이고, 본 발명은 이에 제한되지 않는다. 예를 들어, 포토 레지스트막 패턴을 사용할 수도 있다.
또한, 이러한 반도체 필러(120a~120e)의 높이는 약 500~5000Å일 수 있다.
도 8을 참조하면, 상기 결과물 상에 버퍼(buffer) 절연막(111)을 형성한다.
구체적으로, 버퍼 절연막(111)은 반도체 기판(110) 내에 불순물을 임플란트할 때 반도체 기판(110)이 받는 손상(damage)를 완화하기 위한 막이고, 예를 들어, 실리콘 산화막으로 형성할 수 있으며, 약 20~30Å의 두께로 형성될 수 있다. 버퍼 절연막(111)은 900℃ 이상의 고온의 퍼니스(furnace) 공정을 통해서 형성할 수 있고, 이러한 경우, 버퍼 절연막(111)은 하드 마스크막 패턴(121)이 형성되어 있지 않은 영역, 즉, 반도체 필러(120a~120e)의 외주면과, 반도체 필러(120a~120e) 사이의 반도체 기판(110) 표면에 형성될 수 있다.
이어서, 도면에는 도시하지 않았으나, 불순물을 임플란트하여 고전압 제1 도전형(예를 들어, P형) 웰을 형성할 수 있다.
구체적으로, 고전압 제1 도전형 웰은 제1 도전형 불순물을 다수회 임플란트하여 형성할 수 있는데, 예를 들어, B를 150KeV, 3.0E12 atoms/cm2 로 임플란트하여 형성할 수 있으나, 이제 제한되는 것은 아니다.
이어서, 다수의 반도체 필러(120a~120e)의 외주면에 문턱 전압 조절용 불순물(115)을 임플란트한다.
구체적으로, 제2 도전형(예를 들어, N형)의 문턱 전압 조절용 불순물(115), 예를 들어, B를 20KeV 정도의 에너지, 2.2E12atoms/cm2의 도즈량으로 임플란트할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 버퍼 절연막(111)을 제거한다.
도 9a 및 도 9b를 참조하면, 각 반도체 필러(120a~120e)의 외주면을 써라운딩하는 터널링막(142a), 전하 저장막(144a) 및 차폐막(146a)을 순차적으로 형성한다.
구체적으로, 터널링막(142a)은 예를 들어, 실리콘 산화물을 퍼니스(furnace) 공정, RTP(Rapid Thermal Proces) 공정 또는 CVD(Chemical Vapor Deposition) 공정 등을 통해서, 약 30~50Å의 두께로 형성한다.
전하 저장막(144a)은 예를 들어, 실리콘 질화물을 CVD 공정 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정 등을 통해서, 터널링막(142a) 및 하드 마스트막 패턴(121) 상에 약 30~100Å의 두께로 형성한다.
차폐막(146a)은 예를 들어, 실리콘 산화물을 CVD 공정 또는 LPCVD 공정을 통해서, 전하 저장막(144a) 상에 약 50~150Å의 두께로 형성한다.
도 10a 내지 도 10c를 참조하면, 터널링막(142a), 전하 저장막(144a) 및 차폐막(146a)이 형성된 각 반도체 필러(120a~120e)의 외주면을 써라운딩하는 도전막(150a)을 형성한다.
구체적으로, 터널링막(142a), 전하 저장막(144a) 및 차폐막(146a)이 형성된 각 반도체 필러(120a~120e) 상에 도전 물질, 예를 들어 불순물이 도핑된 폴리 실리콘을 수천Å의 높이로 도포하고, 이를 에치백(etch back)하면, 각 반도체 필러(120a~120e)의 외주면을 써라운딩하는 도전막(150a)을 형성할 수 있다. 이와 같은 공정을 이용하여 도전막(150a)을 형성하는 경우, 도전막(150a)은 스페이서 형태일 수 있다.
특히, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e)에 형성된 도전막(150a)은 서로 연결되고, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b)에 형성된 도전막(150a)은 서로 분리되게 된다. 전술하였듯이, 반도체 필러(120a~120e)는 반도체 기판(110) 상에 행렬 형태로 배열될 수 있는데, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b) 사이의 피치(pitch)는, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이의 피치보다 크기 때문이다. 구체적으로, 제2 방향(DR2)으로 배열된 반도체 필러(120a, 120b) 사이의 피치(P1)는 제1 도전막(150a)의 두께의 2배(2T)보다 크고, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이의 피치(P2)는 제1 도전막(150a)의 두께의 2배(2T)보다 작기 때문이다. 이와 같이 반도체 필러(120a~120e) 사이의 피치를 조절함으로써, 별도의 마스크를 쓰지 않고도 제1 방향(DR1)으로는 서로 연결되고 제2 방향(DR2)으로는 분리된 도전막(150a)을 형성할 수 있음에 주목한다.
이어서, 도전막(150a)이 형성된 다수의 반도체 필러(120a~120e)를 마스크로 하여, 제2 방향(DR2)으로 이웃하는 반도체 필러(120a~120e) 사이의 반도체 기판(110) 내에, 커먼 소오스에 해당하는 제1 정션 영역(112)을 형성한다.
구체적으로, 제2 도전형(예를 들어, N형)의 불순물(117), 예를 들어, P를 40KeV의 에너지, 3.0E13atoms/cm2의 도즈량으로 임플란트하거나, As를 55KeV의 에너지, 6.0E15atoms/cm2의 도즈량으로 임플란트할 수 있으나, 이에 한정되는 것은 아니다.
여기서, 제1 방향으로 배열된 반도체 필러(120a, 120c, 120d, 120e)에 형성된 도전막(150a)은 서로 연결되어 있어, 도전막(150a)은 제1 방향으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이에는 제2 도전형의 불순물이 임플란트되지 않도록 하는 역할을 하게 된다. 제2 방향으로 배열된 반도체 필러(120a, 120b) 사이에는 도전막(150a)이 연결되어 있지 않으므로, 제2 방향으로 배열된 반도체 필러(120a, 120b) 사이에는 제2 도전형의 불순물이 임플란트된다.
도 11a 내지 도 11d를 참조하면, 다수의 반도체 필러(120a~120e)에 형성된 터널링막(142a), 전하 저장막(144a), 차폐막(146a) 및 도전막(150a)을 패터닝하여, 각 반도체 필러(120a~120e)의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조(130, 140)과, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e)의 제1 전하 저장 구조(130) 상에 제1 방향(DR1)으로 연장된 제1 도전 라인(150)과, 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e)의 제2 전하 저장 구조(140) 상에 제1 방향(DR1)으로 연장된 제2 도전 라인(160)을 형성한다.
구체적으로, 터널링막(142a), 전하 저장막(144a), 차폐막(146a) 및 도전막(150a)이 형성된 다수의 반도체 필러(120a~120e) 상에, 분리 트렌치(170)가 형성될 영역을 오픈하는 마스크 패턴(184)을 형성한다. 여기서, 마스크 패턴(184)은 실리콘 질화막을 포함하는 반사 방지막(Anti-Reflection Layer; ARL)일 수 있다.
마스크 패턴(184)을 이용하여 에칭하여 제1 방향(DR1)으로 배열된 반도체 필러(120a, 120c, 120d, 120e) 사이에 분리 트렌치(170)를 형성함으로써, 서로 전기적으로 분리된 제1 및 제2 전하 저장 구조(130, 140), 제1 및 제2 도전 라인(150, 160)을 형성하게 된다. 여기서, 분리 트렌치(170)를 형성하는 것은 다수 회의 에칭을 통해서 이루어 질 수 있는데, 예를 들어, 폴리 실리콘(도전막(150a)), 실리콘 산화물(차폐막(146a)), 실리콘 질화물(전하 저장막 패턴(134, 144)), 실리콘 산화물(터널링막(142a)) 순서로 에칭할 수 있다. 폴리 실리콘, 실리콘 산화물, 실리콘 질화물간에는 선택비가 높아서, 폴리 실리콘, 실리콘 산화물, 실리콘 질화물을 일회의 에칭으로 패터닝하기 어려울 수 있기 때문이다. 또는, 예를 들어, He과 O2 혼합 가스를 이용하여 에칭할 경우에는, 선택비가 높은 물질들을 1회의 에칭으로 동시에 제거할 수도 있다.
특히, 분리 트렌치(170)의 깊이(D1)는, 전술한 바와 같이 이웃하는 제1 정션 영역(112)간의 펀치 스루(punch through)가 일어나지 않는 깊이로 형성될 수 있다. 예를 들어, 분리 트렌치(170)의 깊이(D1)는 반도체 필러(120a~120e)의 높이(D2)보다 깊게 형성할 수 있다. 여기서, 분리 트렌치(170)의 깊이(D1)는 깊을수록 제1 정션 영역(112)간의 거리(L)은 멀어지게 되므로 펀치 스루 방지 효과는 증대되게 되므로, 공정 설비 및 공정 조건를 고려하여 최대한 깊게 형성할 수 있다.
도 12a 내지 도 12b를 참조하면, 각 반도체 필러(120a~120e)의 상면에 드레인에 해당하는 제2 정션 영역(122)을 형성한다.
구체적으로 설명하면, 먼저 마스크 패턴(184)과, 하드 마스크 패턴(121)을 제거한다.
이어서, 제1 및 제2 전하 저장 구조(130, 140)와 제1 및 제2 도전 라인(150, 160)이 형성된 결과물 상에 층간 절연막을 형성하고, 층간 절연막을 패터닝하여 다수의 반도체 필러(120a~120e)의 상면을 각각 노출하는 다수의 컨택홀(185)을 형성하고, 노출된 반도체 필러(120a~120e)의 상면에 제2 도전형(예를 들어, N형)불순물을 임플란트하여 제2 정션 영역(122)을 완성한다.
여기서, 제2 도전형의 불순물을 임플란트하는 것은, 예를 들어, P를 40KeV의 에너지, 3.0E13atoms/cm2의 도즈량으로 임플란트하거나, As를 55KeV의 에너지, 6.0E15atoms/cm2의 도즈량으로 임플란트할 수 있으나, 이에 한정되는 것은 아니다.
다시 도 3a 내지 도 3d를 참조하면, 다수의 컨택홀(185)을 도전 물질로 채워서 컨택(186)을 형성하고, 제2 방향으로 배열된 다수의 반도체 필러(120a~120e)와 연결된 컨택(186) 상에 제3 도전 라인(190)을 형성한다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 메모리 셀에 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판 상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계를 더 수행하여 비휘발성 메모리 집적 회로 장치를 완성한다.
본 발명의 일 실시예에서는, 제2 방향으로 배열된 반도체 필러의 피치가 제1 방향으로 배열된 반도체 필러의 피치보다 크게 함으로써, 별다른 추가 공정없이 도전막(150a)을 형성할 때 제1 방향으로 배열된 반도체 필러에 형성된 도전막을 서로 연결되고 제2 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 분리되게 된다.
또한, 제1 방향으로 배열된 반도체 필러 사이에 분리 트렌치를 형성하는 간단한 추가 공정을 통해서, 하나의 반도체 필러에 2개의 비휘발성 메모리 셀을 형성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 집적 회로 장치의 제조 방법을 설명하기 위한 도면이다. 본 발명의 일 실시예에서 전하 저장막을 형성하는 것(도 9a 및 도 9b 참조)을 제외하고는, 본 발명의 다른 실시예는 일 실시예와 실질적으로 동일하다.
도 13을 참조하면, 각 반도체 필러(120a~120e)의 외주면에 터널링막(142a)을 형성하고, 터널링막(142a)이 형성된 다수의 반도체 필러(120a~120e) 상에 도전 물질, 예를 들어 불순물이 도핑된 폴리 실리콘을 수백 내지 수천Å의 높이로 도포하고 이를 에치백하여 전하 저장막(145a)을 형성하고, 전하 저장막(145a) 상에 차폐막(146a)을 형성한다. 이와 같은 형성된 전하 저장막(145a)은 스페이서 형태일 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치를 포함하는 IC 카드 시스템를 설명하기 위한 블록도이다. 도 14에서 IC 카드로는 예를 들어, 스마트 미디어 카드, 시큐어 디지털 카드, 컴팩트 플래쉬 카드, 메모리 스틱, 멀티미디어 카드와 같은 카드일 수 있다.
본 발명의 실시예들에 따른 IC 카드 시스템(200)은 인터페이스(210), 프로세서(230), 휘발성 메모리(240), 비휘발성 메모리(250) 등을 포함한다.
IC 카드 시스템(200)은 인터페이스(210)를 통해서 호스트(host)(구체적으로, 호스트 내의 카드 드라이버)로부터 명령을 받는다. 프로세서(230)는 인터페이스(210)로부터 받은 명령을 처리한다. 휘발성 메모리(240)는 프로세서(230)가 명령을 실행하는 중에 발생하는 다수의 데이터를 저장하며, 예를 들어, DRAM, SRAM 등이 사용될 수 있다. 비휘발성 메모리(250)는 호스트와의 통신을 원할하게 하기 위한 다수의 응용 프로그램들을 저장하며, 예를 들어, EEPROM, 마스크 롬, MRAM, PRAM, FeRAM, 플래쉬 등이 사용될 수 있다.
특히, 최근 개발되는 IC 카드 시스템(200)에 사용되는 비휘발성 메모리 집적 회로 장치는 저전력 소비, 높은 스피드뿐만 아니라, 고밀도(high density) 특성이 요구되므로, 본 발명의 실시예들에 따른 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치가 적합하다.
도 14에서는 IC 카드 시스템만을 사용하였으나, 이에 제한되는 것은 아니다. GSM(Global System For Mobile Communication) 방식의 휴대용 전화기에 장착되는 SIM(Subscriber Identification Module) 카드에 적용될 수도 있다.
뿐만 아니라, 개인 정보 관리기(PDA; Personal Data Assistance), MP3(MPEG audio layer-3) 플레이어, 디지털 카메라(digital camera), 휴대용 컴퓨터(portable computer), 개인용 커뮤니케이션 시스템(personal communication system), 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager)와 같은 휴대용 미디어 시스템에 적용될 수도 있다.
전술한 카드 시스템, 휴대용 미디어 시스템 외에, 본 발명의 실시예들에 따른 비휘발성 메모리 집적 회로 장치는 고밀도 특성이 좋은 비휘발성 메모리 집적 회로 장치가 요구되는 시스템 어디에도 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 하나의 반도체 필러에 2개의 비휘발성 메모리 셀을 형성함으로써, 하나의 반도체 필러에 하나의 비휘발성 메모리 셀을 형성하는 경우보다 집적도를 2배로 높일 수 있다.
둘째, 제2 방향으로 배열된 반도체 필러의 피치가 제1 방향으로 배열된 반도체 필러의 피치보다 크게 형성함으로써, 별다른 추가 공정없이 도전막을 형성할 때 제1 방향으로 배열된 반도체 필러에 형성된 도전막을 서로 연결되고 제2 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 분리되게 된다.
셋째, 제1 방향으로 배열된 반도체 필러 사이에 분리 트렌치를 형성하는 간단한 추가 공정을 통해서, 하나의 반도체 필러에 2개의 비휘발성 메모리 셀을 형성할 수 있다.

Claims (33)

  1. 반도체 기판 상에 행렬 형태로 배열된 다수의 반도체 필러(pillar);
    상기 각 반도체 필러의 외주면에 서로 마주보도록 형성되고 서로 전기적으로 분리된 제1 및 제2 전하 저장 구조로, 각 전하 저장 구조는 터널링막 패턴, 전하 저장막 패턴 및 차폐막 패턴을 포함하는 제1 및 제2 전하 저장 구조;
    제1 방향으로 배열된 상기 다수의 반도체 필러의 제1 전하 저장 구조 상에 형성되도록 상기 제1 방향으로 연장된 제1 도전 라인과, 상기 제1 도전 라인과 전기적으로 분리되고 상기 제1 방향으로 배열된 다수의 반도체 필러의 제2 전하 저장 구조 상에 형성되도록 상기 제1 방향으로 연장된 제2 도전 라인;
    제2 방향으로 이웃하는 상기 반도체 필러 사이의 반도체 기판 내에 형성된 제1 정션 영역; 및
    상기 각 반도체 필러의 상면에 형성된 제2 정션 영역을 포함하는 비휘발성 메모리 집적 회로 장치.
  2. 제 1항에 있어서,
    상기 제2 방향으로 배열된 반도체 필러 사이의 피치(pitch)는, 상기 제1 방향으로 배열된 반도체 필러 사이의 피치보다 큰 비휘발성 메모리 집적 회로 장치.
  3. 제 2항에 있어서,
    상기 제2 방향으로 배열된 반도체 필러 사이의 피치는 상기 제1 도전 라인의 두께의 2배보다 크고, 상기 제1 방향으로 배열된 반도체 필러 사이의 피치는 상기 제1 도전 라인의 두께의 2배보다 작은 비휘발성 메모리 집적 회로 장치.
  4. 제 1항에 있어서,
    상기 제1 및 제2 도전 라인은 상기 제1 방향으로 배열된 반도체 필러 사이에 형성된 분리 트렌치에 의해 서로 전기적으로 분리되는 비휘발성 메모리 집적 회로 장치.
  5. 제 4항에 있어서,
    상기 분리 트렌치는 상기 이웃하는 제1 정션 영역간의 펀치 스루가 일어나지 않는 깊이로 형성되는 비휘발성 메모리 집적 회로 장치.
  6. 제 1항에 있어서,
    상기 전하 저장막 패턴은 전하 트랩형 절연물을 포함하는 비휘발성 메모리 집적 회로 장치.
  7. 제 6항에 있어서,
    상기 제1 및 제2 도전 라인은 스페이서 형태인 비휘발성 메모리 집적 회로 장치.
  8. 제 1항에 있어서,
    상기 전하 저장막 패턴은 플로팅 게이트를 포함하는 비휘발성 메모리 집적 회로 장치.
  9. 제 8항에 있어서,
    상기 제1 전하 저장 구조 및 제1 도전 라인이 적층된 구조와, 상기 제2 전하 저장 구조 및 제2 도전 라인이 적층된 구조는 스페이서 형태인 비휘발성 메모리 집적 회로 장치.
  10. 제 1항에 있어서,
    상기 다수의 제2 정션 영역과 각각 전기적으로 연결된 다수의 컨택과, 상기 제2 방향으로 배열된 다수의 반도체 필러와 연결된 컨택 상에 형성된 제3 도전 라인을 더 포함하는 비휘발성 메모리 집적 회로 장치.
  11. 반도체 기판 상에 형성된 반도체 필러(pillar);
    상기 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조로, 각 전하 저장 구조는 터널링막 패턴, 전하 저장막 패턴 및 차폐막 패턴을 포함하는 제1 및 제2 전하 저장 구조;
    상기 제1 및 제2 전하 저장 구조 상에 각각 형성된 제1 및 제2 컨트롤 게이 트 전극;
    상기 반도체 필러에 인접하는 상기 반도체 기판 내에 형성된 제1 정션 영역; 및
    상기 반도체 필러의 상면에 형성된 제2 정션 영역을 포함하는 비휘발성 메모리 집적 회로 장치.
  12. 제 11항에 있어서,
    상기 제1 전하 저장 구조 및 제1 컨트롤 게이트 전극이 적층된 구조와, 상기 제2 전하 저장 구조 및 제2 컨트롤 게이트 전극이 적층된 구조는 분리 트렌치에 의해 서로 분리되는 비휘발성 메모리 집적 회로 장치.
  13. 제 11항에 있어서,
    상기 전하 저장막 패턴은 전하 트랩형 절연물을 포함하는 비휘발성 메모리 집적 회로 장치.
  14. 제 13항에 있어서,
    상기 제1 및 제2 도전 라인은 스페이서 형태인 비휘발성 메모리 집적 회로 장치.
  15. 제 11항에 있어서,
    상기 전하 저장막 패턴은 플로팅 게이트를 포함하는 비휘발성 메모리 집적 회로 장치.
  16. 제 15항에 있어서,
    상기 제1 전하 저장 구조 및 제1 컨트롤 게이트 전극이 적층된 구조와, 상기 제2 전하 저장 구조 및 제2 컨트롤 게이트 전극이 적층된 구조는 스페이서 형태인 비휘발성 메모리 집적 회로 장치.
  17. 반도체 기판 상에 배열된 다수의 반도체 필러(pillar); 및
    상기 다수의 반도체 필러에 형성된 다수의 비휘발성 메모리 셀을 포함하되,
    상기 각 반도체 필러마다 2개의 비휘발성 메모리 셀이 형성되고, 상기 다수의 비휘발성 메모리 셀은 NOR 아키텍쳐(architecture)로 배선 연결된 비휘발성 메모리 집적 회로 장치.
  18. 제 17항에 있어서,
    상기 다수의 비휘발성 메모리 셀은 행렬 형태로 배열되고,
    제1 방향으로 배열된 상기 다수의 비휘발성 메모리 셀의 컨트롤 게이트는 동일한 워드 라인에 의해 상호 접속되고, 제2 방향으로 배열된 상기 다수의 비휘발성 메모리 셀의 드레인 노드는 동일한 비트 라인에 의해 상호 접속되고, 상기 제1 방향으로 배열된 다수의 비휘발성 메모리 셀의 소오스 노드는 동일한 커먼 소오스 라 인에 의해 상호 접속되는 비휘발성 메모리 집적 회로 장치.
  19. 제 18항에 있어서,
    상기 동일한 반도체 필러에 형성되는 2개의 비휘발성 메모리 셀은, 비트 라인과 연결되는 드레인 노드를 서로 공유하는 비휘발성 메모리 집적 회로 장치.
  20. 제 18항에 있어서,
    상기 동일한 반도체 필러에 형성되는 2개의 비휘발성 메모리 셀의 소오스 노드는, 동일한 커먼 소오스 라인에 의해 연결되지 않는 비휘발성 메모리 집적 회로 장치.
  21. 제 1항 내지 제 20항 중 어느 한 항의 비휘발성 메모리 집적 회로 장치를 포함하는 시스템.
  22. 반도체 기판 상에 다수의 반도체 필러(pillar)를 행렬 형태로 배열하되, 상기 제2 방향으로 배열된 반도체 필러 사이의 피치(pitch)는 상기 제1 방향으로 배열된 반도체 필러 사이의 피치보다 크도록 배열하고,
    상기 각 반도체 필러의 외주면을 써라운딩하는 터널링막, 전하 저장막 및 차폐막을 순차적으로 형성하고,
    상기 터널링막, 전하 저장막 및 차폐막이 형성된 각 반도체 필러의 외주면을 써라운딩하는 도전막을 형성하되, 상기 제1 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 연결되고 상기 제2 방향으로 배열된 반도체 필러에 형성된 도전막은 서로 분리되도록 형성하고,
    상기 도전막이 형성된 다수의 반도체 필러를 마스크로 하여, 상기 제2 방향으로 이웃하는 반도체 필러 사이의 반도체 기판 내에 제1 정션 영역을 형성하고,
    상기 다수의 반도체 필러에 형성된 터널링막, 전하 저장막, 차폐막 및 도전막을 패터닝하여, 상기 각 반도체 필러의 외주면에 서로 마주보도록 형성된 제1 및 제2 전하 저장 구조과, 상기 제1 방향으로 배열된 다수의 반도체 필러의 제1 전하 저장 구조 상에 상기 제1 방향으로 연장된 제1 도전 라인과, 상기 제1 방향으로 배열된 다수의 반도체 필러의 제2 전하 저장 구조 상에 상기 제1 방향으로 연장된 제2 도전 라인을 형성하고,
    상기 각 반도체 필러의 상면에 제2 정션 영역을 형성하는 것을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  23. 제 22항에 있어서,
    상기 제1 방향으로 배열된 반도체 필러에 형성된 터널링막, 전하 저장막, 차폐막 및 도전막을 패터닝하는 것은, 상기 제1 방향으로 배열된 반도체 필러 사이에 분리 트렌치를 형성하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  24. 제 23항에 있어서,
    상기 분리 트렌치는 상기 이웃하는 제1 정션 영역간의 펀치 스루가 일어나지 않는 깊이로 형성되는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  25. 제 22항에 있어서, 상기 제2 정션 영역을 형성하는 것은,
    상기 제1 및 제2 전하 저장 구조와 제1 및 제2 도전 라인이 형성된 결과물 상에 층간 절연막을 형성하고,
    상기 층간 절연막을 패터닝하여 상기 다수의 반도체 필러의 상면을 각각 노출하는 다수의 컨택홀을 형성하고,
    상기 노출된 반도체 필러의 상면에 불순물을 임플란트하는 것을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  26. 제 25항에 있어서,
    상기 다수의 컨택홀을 도전 물질로 채워서 컨택(contact)을 형성하고,
    상기 제2 방향으로 배열된 다수의 반도체 필러와 연결된 컨택 상에 제3 도전 라인을 형성하는 것을 더 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  27. 제 22항에 있어서, 상기 다수의 반도체 필러를 배열하는 것은,
    상기 반도체 기판 상에 하드 마스크막 패턴을 형성하고,
    상기 하드 마스크막 패턴을 이용하여 상기 반도체 기판을 패터닝하여 상기 다수의 반도체 필러를 형성하는 것을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  28. 제 22항에 있어서,
    상기 터널링막, 전하 저장막 및 차폐막을 형성하기 전에, 상기 다수의 반도체 필러의 외주면에 문턱 전압 조절용 불순물을 임플란트하는 것을 더 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  29. 제 22항에 있어서,
    상기 전하 저장막은 전하 트랩형 절연물을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  30. 제 29항에 있어서,
    상기 도전막을 형성하는 것은, 상기 터널링막, 전하 저장막 및 차폐막이 형성된 다수의 반도체 필러 상에 도전 물질을 도포하고 에치백(etch back)하여 형성하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  31. 제 22항에 있어서,
    상기 전하 저장막은 플로팅 게이트를 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  32. 제 31항에 있어서, 상기 터널링막, 전하 저장막 및 차폐막을 형성하는 것은,
    상기 각 반도체 필러의 외주면에 터널링막을 형성하고,
    상기 터널링막이 형성된 다수의 반도체 필러 상에 도전 물질을 도포하고 에치백하여 전하 저장막을 형성하고,
    상기 전하 저장막 상에 차폐막을 형성하는 것을 포함하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
  33. 제 32항에 있어서,
    상기 도전막을 형성하는 것은, 상기 터널링막, 전하 저장막 및 차폐막이 형성된 다수의 반도체 필러 상에 도전 물질을 도포하고 에치백(etch back)하여 형성하는 비휘발성 메모리 집적 회로 장치의 제조 방법.
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