KR100801055B1

KR100801055B1 - 데이터 수신기 및 이를 구비하는 반도체 장치

Info

Publication number: KR100801055B1
Application number: KR1020060100513A
Authority: KR
Inventors: 배승준
Original assignee: 삼성전자주식회사
Priority date: 2006-10-16
Filing date: 2006-10-16
Publication date: 2008-02-04
Anticipated expiration: 2026-10-16
Also published as: US7701257B2; US20080089155A1

Abstract

데이터 수신기 및 이를 구비하는 반도체 장치가 개시된다. 상기 제1 등화기 내지 제 N(2이상의 정수) 등화기를 포함하는 반도체 장치의 데이터 수신기에서 상기 제1 등화기 내지 상기 제N 등화기 각각은 제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호 및 제어 신호에 응답하여 입력 데이터와 제1 기준전압 간의 차를 감지 증폭하거나 또는 상기 입력데이터와 제2 기준전압 간의 차를 감지 증폭하여 S/A 출력 신호를 발생하는 센스앰프 회로, 및 상기 S/A 출력 신호를 래치하는 래치를 구비하고, 상기 제1 등화기의 상기 제어 신호는 상기 제N 등화기의 센스앰프회로로부터 출력되는 S/A출력 신호이고 제 i(i=2 내지 N) 등화기의 상기 제어 신호는 각각 제 i-1 등화기의 센스앰프 회로로부터 출력되는 S/A 출력 신호이다.

Loop Un-rolling Decision Feedback Equalizer

Description

데이터 수신기 및 이를 구비하는 반도체 장치{Data Receiver and Semiconductor including the receiver}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래 기술에 따른 수신기의 기준 전압을 변화시켜 ISI를 제거하는 1 탭(tap) DFE 수신기의 개략적인 블록도이다.

도 2는 도 1에 도시된 1 탭(tap) DEF 수신기의 동작을 설명하기 위한 개념도이다.

도 3은 종래의 루프 언롤링(Loop unrolling) DFE 수신기의 구성도를 나타낸다.

도 4는 본 발명의 실시 예에 따른 4 인터리브드(interleaved) 루프 언롤링 DFE 수신기의 구성도이다.

도 5는 도 4에 도시된 제3등화기 및 제4등화기의 구성도이다.

도 6은 도 4 및 도 5에 도시된 제1등화기의 구조 및 동작을 설명하기 위한 구성도이다.

도 7은 도 4에 도시한 수신기의 동작을 설명하기 위한 타이밍도이다.

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 데이터 수신기에 관한 것이다.

반도체 장치들(Chips) 사이의 데이터 전송 속도가 높아지면서 시스템의 성능향상에 있어서 채널(channel)의 물리적 한계에 의하여 상기 데이터 전송 속도가 제약된다.

PCB(Printed Circuit Board) 상에서의 전송선은 로우 패스 필터(low pass filter)의 특성을 가진다. 따라서 수 Gb/s의 속도로 데이터 신호를 전송하는 경우 상기 전송선에 의해 전송 데이터 신호의 이득(gain)이 감소되고, 전송 데이터 신호의 ISI(inter symbol interference)가 발생된다.

또한 채널 상의 임피던스(impedance) 불연속으로 인한 반사파에 의해서도 상기 ISI가 발생된다. 이러한 ISI는 특히 DRAM(Dynamic Random Access Memory) 채널 상에서 더 심각하다. 그 이유는 DRAM의 신호 전송 방식은 단일형 신호 전송 방식(single ended signaling)이고, 멀티 로드(Muli load)와 커넥터(Connector) 등에 의해 상기 ISI가 더 많이 발생하기 때문이다.

이러한 ISI를 제거하기 위하여 등화기(Equalizer)가 사용된다. 등화기는 송신단에서 사용되는 프리엠퍼시스(Pre-emphasis)와 수신단에서 사용되는 선형 등화기(Linear Equalizer), 및 DFE(Decision Feedback Equalizer) 등이 있다.

특히 상기 DFE는 고주파 노이즈를 증폭하지 않는다는 장점이 있어 널리 사용 되고 있다. DFE 방식을 사용하는 DRAM의 DFE 수신기는 입력된 과거의 데이터 값에 기초하여, 현재 수신되는 신호에서 ISI를 제거한다. 상기 DFE 수신기의 구현 방식은 여러 가지가 있으며, 일 예로 수신기의 기준 전압을 변화시켜 상기 ISI를 제거하는 방식이 있다.

도 1은 수신기(10)의 기준 전압(VR, 이하 "제1 기준전압")을 변화시켜 ISI를 제거하는 1 탭(tap) DFE 수신기의 개략적인 블록도이다. 도 1을 참조하면, 상기 수신기(10)는 증폭기(20), 래치(30), 탭(40), 및 가산기(50)를 구비한다. 상기 증폭기(20)는 제1 데이터 신호(DQ)를 수신하고, 입력된 상기 제1 데이터 신호(DQ)와 상기 제1기준 전압(VR)에 기초하여 제2 데이터 신호(DQ')를 출력한다. 상기 래치(30)는 클럭 신호(CLK)에 응답하여 상기 제2데이터신호(DQ')를 래치한다.

상기 래치(30)에 래치된 제2 데이터 신호(DQ')에 기초하여 상기 탭(40)의 계수(Cf)가 갱신된다. 상기 가산기(50)는 상기 갱신된 탭(40)의 계수(Cf) 및 제2기준 전압(Vref)을 가산한다. 상기 가산기(50)의 출력이 상기 제1기준전압(VR)이 된다.

도 2는 도 1에 도시된 1 탭(tap) DEF 수신기(10)의 동작을 설명하기 위한 개념도이다. 도 2를 참조하면, 입력된 데이터(DQ)는 상기 클럭 신호(CLK)에 응답하여 소정의 샘플링 시점(예컨대, S1 내지 S7)에서 샘플링된다. 과거 한 주기 전 입력된 데이터(DQ, 예컨대, S3에서 샘플링된 데이터) 값이 하이(High)일 때 ISI에 의하여 현재 데이터(DQ, 예컨대, S4에서 샘플링된 데이터)의 이득(gain)은 감소될 수 있다.

따라서 이 경우 상기 탭(40)은 과거 한 주기 전 입력된 데이터 값(예컨대, S3에서 샘플링된 데이터 값은 로우(low))에 기초하여, 상기 계수(Cf= -C1)를 결정한다. 상기 가산기(50)는 상기 결정된 탭(40)의 계수(-C1)와 상기 제2 기준전압(Vref)를 가산한다.

상기 증폭기(20)는 상기 가산기(50)의 출력(VR=Vref-C1)과 현재 데이터 값(DQ, S4에서 샘플링된 데이터 값)을 비교한 결과에 기초하여 현재 데이터 값을 판별한다.

또한 상기 입력된 데이터(DQ)의 한 주기 전의 데이터 값(예컨데, S1에서 샘플링된 데이터 값, DQ=High)에 기초하여, 상기 탭(40)의 계수(Cf=+C1)가 결정된다. 따라서 상기 제1기준 전압(VR=Vref+C1)은 증가된다.

즉 상기 1 탭(tap) DEF 수신기(10)는 입력된 과거 한 주기 전 데이터 값에 기초하여 상기 기준 전압(VR)을 제어함으로써 현재 데이터 판별시 ISI에 의한 노이즈(Noise)를 제거한다

그러나 상기 1 탭(tap) DEF 수신기(10)는 입력된 과거 한 주기 전 데이터 값에 기초하여 ISI를 제거하기 위하여 상기 탭(40)에 의한 피드백 지연(Feedback Delay)이 존재하며, 이로 인하여 반도체 장치(예컨대, DRAM)의 최고 동작 속도가 제약을 받는다.

이러한 피드백 지연에 의한 디램(DRAM)의 동작 속도의 제약 문제를 해결하기 위하여 루프 언롤링(Loop Un-rolling) DFE 방식이 수신기에 사용된다.

상기 Loop Un-rolling DFE 방식은 상기 피드백 지연을 제거하기 위하여 피드백 루프가 없는 펼침(Unrolling) 방식이다.

상기 Loop Un-rolling DFE 방식은 두 개의 비교 블록들을 사용하여 매 데이터 사이클마다 데이터 판별에 관한 두 개의 결정들(desicions)을 하고, 한 주기 전 판별된 데이터 값에 기초하여 상기 두 개의 결정들 중 어느 하나를 최종 데이터 출력 값으로 선택한다.

도 3은 종래의 Loop unrolling DFE 수신기(300)의 구성도를 나타낸다. 도 3에 도시된 Loop unrolling DFE 수신기(300)는 각각이 약 360도/4(즉, 90도)의 정수 배의 위상 차를 갖는 4개의 클럭 신호들(CLK0, CLK90,CLK180,및 CLK270) 각각에 기초하여 입력된 데이터(DQ)를 판별하는 4 인터리브드(four interleaved) 방식을 사용한다.

도 3을 참조하면, 상기 수신기(300)는 제1 등화기(DFE1), 제2 등화기(DFE2), 제3 등화기(DFE3), 및 제4 등화기(DFE4)를 구비한다. 상기 등화기들(DFE1 내지 DFE4) 각각은 입력되는 신호 및 출력되는 신호만이 다를 뿐 동일한 구조로 되어 있다.

상기 등화기들(DFE1 내지 DFE4) 각각은 서로 다른 위상을 갖는 제1클럭신호(CLK0), 제2클럭신호(CLK90), 제3클럭신호(CLK180), 및 제4클럭신호(CLK270) 각각에 기초하여 입력된 데이터(DQ)의 데이터 값(D1, D2, D3, 또는 D4)을 판별한다.

예컨대 상기 제2 내지 제4 등화기들(DFE2, DFE3, 및 DFE4) 각각의 클럭 신호(CLK90, CLK180, 및 CLK270)의 위상은 상기 제1등화기(DFE1)의 제1 클럭 신호(CLK0)의 위상과 비교하여 각각 90도, 180도, 및 270도의 위상 차를 갖는다. 결국 상기 등화기들(DFE1 내지 DFE4) 각각은 상기 클럭 신호들(CLK0 내지 CLK270) 각 각에 기초하여 입력된 데이터(DQ)를 각각 순차적으로 판별하고, 판별된 데이터 값들(D1 내지 D4)을 출력한다.

상기 등화기들(DFE1 내지 DFE4) 각각은 제1 SAFF(Sense Amplifier-based Flip Flop, 310), 제2 SAFF(320), 선택기(Muliplexer, 330), 및 제3 SAFF(340)을 구비한다.

상기 제1 SAFF(310)는 상기 제1클럭 신호(CLK0)에 기초하여 입력된 데이터(DQ)와 제1전압(VH, 예컨대, 하이 레벨 전압)의 차를 차동 증폭하고, 차동 증폭된 신호를 래치한다.

상기 제1 SAFF(310)는 제1 차동 증폭부(312) 및 제1래치(314)를 구비한다. 상기 제1 차동 증폭부(312)는 상기 제1클럭 신호(CLK0)에 기초하여 입력된 데이터(DQ)와 제1전압(VH, 예컨대, 하이 레벨 전압)의 차를 차동 증폭한다. 상기 제1래치(314)는 상기 제1 차동 증폭부(312)의 출력을 래치한다.

상기 제2 SAFF(320)는 상기 제1클럭 신호(CLK0)에 기초하여 입력된 데이터(DQ)와 제2전압(VL, 예컨대, 로우 레벨 전압)의 차를 차동 증폭하고, 차동 증폭된 신호를 래치한다.

상기 제2 SAFF(320)는 제2 차동 증폭부(322) 및 제2 래치(324)를 구비한다. 상기 제2 차동 증폭부(322)는 상기 제1클럭 신호(CLK0)에 기초하여 입력된 데이터(DQ)와 제2전압(VL, 예컨대, 로우 레벨 전압)의 차를 차동 증폭한다. 상기 제2 래치(324)는 상기 제2 차동 증폭부(322)의 출력을 래치한다.

상기 선택기(330)는 상기 제4등화기(DFE4)에 의해 판별된 데이터(DQ)의 값(D4))에 기초하여 상기 제1래치(314)의 출력 또는 상기 제2래치(324)의 출력 중 어느 하나를 출력한다.

상기 제3 SAFF(340)는 상기 클럭신호(CLK0)에 기초하여, 상기 선택기(330)의 출력을 감지하고, 감지된 신호를 증폭하고, 증폭된 신호(D1)를 출력한다.

따라서 상기 제1 등화기(DFE1)에서 판별된 데이터(D1)는 한 주기 전 데이터(DQ) 값인 상기 제4등화기(DFE4)에서 판별된 데이터 값(D4)에 의해 결정된다.

예컨대, 상기 제4등화기(DFE4)에서 판별된 데이터(DQ) 값이 하이 레벨일 때, 상기 제1등화기(DFE1)의 상기 선택기(330)는 상기 제1 래치(314)의 출력을 선택한다. 이 때 상기 제1등화기(DFE1)의 출력(D1)은 입력된 데이터(DQ)와 상기 제1기준 전압(VH, 예컨대, 하이 레벨 전압)을 비교한 결과에 기초하여 판별된 것이다.

반면에 상기 제4등화기(DFE4)에서 판별된 데이터(DQ) 값이 로우 레벨일 때, 상기 제1등화기(DFE1)의 상기 선택기(330)는 상기 제2래치(324)의 출력을 선택한다. 이 때 상기 제1등화기(DFE1)의 출력(D1)은 입력된 데이터(DQ)와 상기 제2기준 전압(VL, 예컨대, 로우 레벨 전압)을 비교한 결과에 기초하여 판별된 것이다.

도 3에 도시한 Loop unrolling DFE 수신기(300)를 구비하는 반도체 장치의 최대 동작 속도는 상기 SAFF(310 또는 320) 및 상기 선택기(350)에서 소요되는 시간에 제약을 받는다.

또한 상기 등화기들(DFE1 내지 DFE4) 각각은 3개의 SAFF(310,320, 및 340)를 구비하므로 큰 회로의 면적과 전류 소모 등으로 인하여 반도체 장치(예컨대, DRAM)에 사용되기에는 제약이 있다.

따라서 종래의 Loop unrolling DFE 수신기의 회로 면적 및 전력 소모를 감소시키고, 데이터 판별시 소모되는 시간지연을 감소시킬 필요가 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 회로 면적 및 전력 소모를 감소시키고, 동작 속도를 향상시킬 수 있는 반도체 장치의 데이터 수신기, 데이터 수신 방법 및 상기 데이터 수신기를 구비하는 반도체 장치를 제공하기 위함이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 데이터 수신기는 제1 등화기 내지 제 N(2 이상의 정수) 등화기를 구비한다. 상기 제1 등화기 내지 상기 제N 등화기 각각은 센스 앰프 회로, 래치를 구비한다.

상기 센스 앰프 회로는 제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호 및 제어 신호에 응답하여, 입력 데이터와 제1 기준전압 간의 차를 감지 증폭하거나 또는 상기 입력데이터와 제2 기준전압 간의 차를 감지 증폭하여 S/A 출력 신호를 발생한다. 상기 래치는 상기 S/A 출력 신호를 래치한다.

이 때 상기 제1 등화기의 상기 제어 신호는 상기 제N 등화기의 센스앰프회로로부터 출력되는 S/A출력 신호이고, 제 i(i=2 내지 N) 등화기의 상기 제어 신호는 각각 제 i-1 등화기의 센스앰프 회로로부터 출력되는 S/A 출력 신호이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 다수의 데이터 수신기들을 구비한다. 상기 다수의 데이터 수신기들은 다수의 전송 라이들을 통하여 외부 장치와 병렬인터페이스를 한다. 상기 다수의 데이터 수신기 각각은 상 기 다수의 전송 라인들 중 대응하는 전송라인을 통하여 입력되는 데이터를 수신한다. 상기 데이터 수신기들 각각은 상기 제1 등화기 내지 제N(2이상의 정수) 등화기를 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 제1 등화기 내지 제 N(2이상의 정수) 등화기를 포함하는 반도체 장치의 데이터 수신 방법은 센스 증폭 단계 및 래치 단계를 구비한다.

상기 센스 증폭 단계는 상기 제1 등화기 내지 상기 제N 등화기 각각이 제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호 및 제어 신호에 응답하여, 입력 데이터와 제1 기준전압 간의 차를 감지 증폭하거나 또는 상기 입력데이터와 제2 기준전압 간의 차를 감지 증폭하여 S/A 출력 신호를 발생시킨다.

이 때 상기 제1 등화기의 상기 제어 신호는 상기 N 등화기의 상기 S/A 출력 신호이고, 제 i(i=2 내지 N) 등화기의 상기 제어 신호는 각각 제 i-1 등화기의 S/A 출력 신호이다. 상기 래치 단계는 상기 S/A 출력 신호를 래치한다.

상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 실시 예에 따른 4 인터리브드(interleaved) Loop unrolling DFE 수신기(400)의 구성도이다. 상기 수신기(400)는 제1등화기(DFE1', 410), 제2등화기(DFE2', 420), 제3등화기(DFE3', 430) 및 제 4등화기(DFE4', 440)를 구비한다. 도 5는 상기 제3등화기(430) 및 상기 제4등화기(440)의 구성도이다.

도 4 및 도 5를 참조하면, 상기 등화기들(410 내지 440) 각각은 입력되는 신호 및 출력되는 신호만이 다를 뿐 동일한 구조로 되어 있다.

상기 등화기들(410 내지 440) 각각은 서로 다른 위상을 갖는 제1클럭신호(CLK0), 제2클럭신호(CLK90), 제3클럭신호(CLK180), 및 제4클럭신호(CLK270) 각각에 기초하여 입력된 데이터(DQ)의 데이터 값(D1, D2, D3, 또는 D4)을 판별한다.

예컨대 상기 제2 내지 상기 제4 등화기들(420, 430, 및 440) 각각의 클럭 신호(CLK90, CLK180, 및 CLK270)의 위상은 상기 제1등화기(DFE1)의 클럭 신호(CLK0)의 위상과 비교하여 각각 90도, 180도, 및 270도의 위상 차를 갖는다.

결국 상기 등화기들(410 내지 440) 각각은 상기 클럭 신호들(CLK0 내지 CLK270) 각각에 기초하여 입력된 데이터(DQ)를 각각 순차적으로 판별하고, 판별된 데이터 값들(D1 내지 D4)을 출력한다.

상기 등화기들(410 내지 440) 각각은 센스 앰프부(Sense Amplifier, 제1 센스앰프부(412), 제2 센스앰프부(422), 제3 센스앰프부(432), 또는 제4 센스앰프부(442)), 및 래치(제1래치(414), 제2래치(424), 제3래치(432), 또는 제4래치(444))를 구비한다.

상기 제1 센스 앰프부(412)는 상기 제1 클럭 신호(CLK0) 및 제어신호(A4 및 A4_B)에 기초하여 동작한다. 상기 제어신호(A4 및 A4_B)는 상기 제4등화기(440)의 제4 센스 앰프부(442)의 출력 신호이다.

상기 제1 센스앰프부(412)는 상기 제4등화기(440)의 상기 제4센스앰프부(442)의 출력 신호(A4 및 A4_B)에 기초하여 입력된 데이터(DQ)와 제1기준 전압(VH, 예컨대, 하이 레벨 전압)의 차를 차동 증폭하여 출력하거나 입력된 데이터(DQ)와 제2기준 전압(VL, 예컨대, 로우 레벨 전압)의 차를 차동 증폭하여 출력한다.

상기 제1래치(414)는 상기 제1 센스 앰프부(412)의 출력(A1 및 A1_B)에 기초하여 상기 입력된 데이터(DQ)의 값(D1)을 출력한다.

도 6은 도 4 및 도 5에 도시된 제1등화기(410)의 구조 및 동작을 설명하기 위한 구성도이다. 도 4 및 도 5에 도시된 상기 제2 등화기(420) 내지 제4 등화기(440)는 입력 신호 및 출력 신호만 다를 뿐 동일한 구조를 가진다. 또한 상기 등화기들(420 내지 440) 각각의 동작은 상기 제1등화기(410)의 동작과 유사한 바 설명의 중복을 피하기 위하여 생략한다.

도 4 내지 도 6을 참조하면, 상기 제1 등화기(410)는 제1 센스 앰프부(412) 및 제1 래치(414)를 구비한다. 상기 제1 센스 앰프부(412)는 제1차동 트랜지스터 쌍(610), 제2 차동 트랜지스터 쌍(620), 프리 차지 전압 공급 블록(630 및 635), 선택 스위칭 블록(640, 642, 및 644), 및 센스 앰프 출력 블록(650 및 660)을 구비한다.

상기 제1 차동 트랜지스터 쌍(610)은 상기 입력 데이터(DQ)와 제1기준전압(VH)의 차를 증폭한다. 상기 제2 차동 트랜지스터 쌍(620)은 상기 입력 데이 터(DQ)와 제2기준전압(VL)의 차를 증폭한다.

상기 프리 차지 전압 공급 블록(630 및 635)은 제1클럭 신호(CLK0)에 응답하여 상기 제1 차동 트랜지스터 쌍(610) 및 상기 제2 차동 트랜지스터 쌍(620) 각각의 출력단자로 제1 전압(VDD)을 공급한다.

상기 선택 스위칭 블록(640, 642, 및 644)은 제어 신호(A4 및 A4_B)에 기초하여 상기 제1 차동 트랜지스터 쌍(610) 또는 상기 제2 차동 트랜지스터 쌍(620)과 제2 전압 전원(VSS) 간의 전기적 경로를 선택적으로 차단한다.

상기 센스 앰프 출력 블록(650 및 660)은 상기 제1 차동 트랜지스터 쌍(610) 또는 상기 제2 차동 트랜지스터쌍(620)의 동작으로 인해 상기 출력단자에 나타나는 전압 레벨의 변화를 증폭시켜 출력한다.

상기 센스 앰프 출력 블록(650 및 660)은 크로스 커플드(cross coupled) 인버터 쌍(650 및 660)을 구비한다. 상기 크로스 커플드 인버터 쌍(650 및 660)은 제5 노드(N5)와 제1 전압(예컨대, VDD) 라인 사이에 접속된 제1 인버터(650) 및 제 6노드(N6)와 상기 제1 전압(예컨대, VDD) 라인 사이에 접속된 제2 인버터(660)를 구비한다. 상기 제1인버터(650)의 출력 노드(N1)는 상기 제2 인버터(660)의 입력 노드(N3)와 접속되고, 상기 제1인버터(650)의 입력 노드(N2)는 상기 제2인버터(660)의 출력 노드(N4)에 접속된다. 상기 제1인버터(650) 및 상기 제2인버터(660)는 CMOS(Complementary Metal-Oxide Semiconductor) 인버터가 될 수 있다.

상기 프리 차지 전압 공급 블록(630 및 635)은 제1 프리차지 트랜지스터(630) 및 제2 프리차지 트랜지스터(635)를 구비한다. 상기 제1 프리차지 트랜지 스터(630)는 상기 제1 전압(VDD) 라인 및 상기 제1 인버터(650)의 출력 노드(N1) 사이에 접속되고, 상기 제2 프리차지 트랜지스터(635)는 상기 제1 전압(VDD) 라인 및 상기 제2인버터(660)의 출력 노드(N4)와 접속된다. 상기 제1 프리차지 트랜지스터(630)의 게이트(gate) 및 상기 제2 프리차지 트랜지스터(635)의 게이트 각각에는 상기 제1클럭 신호(CLK0)가 입력된다.

상기 제1차동 트랜지스터 쌍(610)은 제1트랜지스터(612) 및 제2트랜지스터(614)를 구비한다. 상기 제1트랜지스터(612) 및 상기 제2트랜지스터(614) 각각의 출력단(예컨대, 드레인(Drain))은 상기 제5노드(N5) 및 상기 제6노드(N6) 각각에 접속된다.

상기 제1트랜지스터(612)의 게이트 단자에는 상기 입력된 데이터(DQ)가 입력되고, 상기 제2트랜지스터(614)의 게이트 단자에는 상기 제1 기준전압(VH, 예컨대, 하이 레벨 전압)이 입력된다.

상기 제2 차동 트랜지스터 쌍(620)은 제3트랜지스터(622) 및 제4트랜지스터 (624)를 구비한다. 상기 제3트랜지스터(622) 및 상기 제4트랜지스터(624) 각각의 출력단(예컨대, 드레인(Drain))은 상기 제5노드(N5) 및 상기 제6노드(N6) 각각에 접속된다.

상기 제3트랜지스터(622)의 게이트 단자에는 상기 입력된 데이터(DQ)가 입력되고, 상기 제4트랜지스터(624)의 게이트 단자에는 상기 제2 기준전압(VL, 예컨대, 로우 레벨 전압)이 입력된다.

상기 선택 스위칭 블록(640, 642, 및 644)은 제1선택 트랜지스터(640), 제2 선택 트랜지스터(642), 및 바이어스 트랜지스터(644)를 구비한다. 상기 제1선택 트랜지스터(640)는 상기 제1 차동 트랜지스터 쌍(610)의 제1 테일(tail, t1) 및 제7노드(N7) 사이에 접속된다. 여기서 상기 제1 테일(t1)은 상기 제1트랜지스터(612) 및 상기 제2트랜지스터(614)의 공통 소스(common source)이다.

상기 제2 선택 트랜지스터(642)는 상기 제2 차동 트랜지스터 쌍(620)의 제2 테일(t2) 및 상기 제7노드(N7) 사이에 접속된다. 여기서 상기 제2 테일(t2)은 상기 제3트랜지스터(622) 및 상기 제4트랜지스터(624)의 공통 소스(common source)이다.

상기 제1 선택 트랜지스터(640)의 게이트 단자에는 상기 제4 센스 앰프부(442)의 출력 신호(A4_B)가 입력되고, 상기 제2 선택 트랜지스터(6644)의 게이트 단자에는 상기 제4센스 앰프부(442)의 출력 신호(A4)가 입력된다.

상기 바이어스 트랜지스터(644)는 상기 제2 전압(VSS) 단자 및 상기 제7노드(N7) 사이에 접속된다. 상기 바이어스 트랜지스터(644)의 게이트 단자에는 상기 제1클럭 신호(CLK0)가 입력된다.

상기 제1래치(414)는 상기 제1센스 앰프부(412)의 출력 신호(A1 및 A1_B)에 기초하여 상기 입력된 데이터(DQ)의 값(D1)을 출력한다.

예컨대, 상기 제1래치(414)는 노아 게이트(NOR Gate)로 구성된 S-R래치이고, 상기 제1 센스 앰프부(412)의 출력 신호(A1)는 상기 제1래치(414)의 리셋(Reset) 단자로, 상기 제1센스 앰프부(412)의 출력 신호(A1_B)는 상기 제1래치(414)의 셋(Set) 단자에 입력될 수 있다. 이때 상기 출력 신호(A1)가 로우 레벨이고, 상기 출력 신호(A1_B)가 하이 레벨일 때, 상기 제1 래치(414)의 출력(D1)은 하이 레벨이 된다.

이하 상기 제1 센스 앰프부(412)의 동작에 대해 설명한다.

상기 제1센스 앰프부(412)에서 상기 제1 프리차지 트랜지스터(630) 및 상기 제2 프리차지 트랜지스터(635)는 PMOS(P-channel Metal-Oxide Semiconductor) 트랜지스터이고, 상기 제1인버터(650) 및 상기 제2인버터(660)는 CMOS 인버터이고, 상기 제1 트랜지스터 내지 상기 제4트랜지스터(612, 614, 622 및 624), 상기 제1 선택트랜지스터(640), 상기 제2선택트랜지스터(642), 및 상기 바이어스 트랜지스터(644) 각각은 NMOS(N-channel Metal-Oxide Semiconductor) 트랜지스터인 것을 예를 들어 설명한다.

상기 제1 클럭 신호(CLK0)의 하강 에지(falling edge)에 응답하여 상기 제1 프리차지 트랜지스터(630) 및 상기 제2 프리차지 트랜지스터(635)는 턴 온(turn on)되고, 상기 제1노드(N1) 및 상기 제4노드(N4)는 상기 제1전압(VDD)으로 차지(charge)된다. 이 때 상기 바이어스 트랜지스터(644)는 턴 오프(turn off)되므로 상기 제1센스 앰프부(412)는 동작하지 않는다.

상기 제1 클럭 신호(CLK0)의 상승 에지(rising edge)에 응답하여 상기 바이어스 트랜지스터(644)는 턴 온되고, 상기 제1센스 앰프부(412)는 인에이블된다.

먼저 상기 제 4등화기(DFE4', 440)의 상기 제4 래치(444, 예컨대, S-R latch)의 출력(D4)이 하이 레벨이라고 하면, 상기 제4 센스 앰프부(442)의 제1출력 신호(A4)는 로우 레벨 전압이고, 제2출력 신호(A4_B)는 하이 레벨 전압이다.

이에 따라 상기 제1선택 트랜지스터(640)는 턴 온되나, 상기 제2선택 트랜지 스터(642)는 턴 오프된다. 따라서 상기 제1 차동 트랜지스터 쌍(610)은 동작하나, 상기 제2 차동 트랜지스터 쌍(620)은 동작하지 않는다.

따라서 상기 제4래치(444, 예컨대, S-R 래치)의 출력(D4)이 하이 레벨일 때 상기 제1센스 앰프부(412)의 상기 제1 차동 트랜지스터 쌍(610)이 동작한다.

이 때 상기 제4센스 앰프부(442)의 출력(A4 및 A4_B)은 상기 제4등화기(440)의 상기 제4 래치(444)로 입력되는 상기 제4센스 앰프부(442)로부터의 출력 신호이므로 도 3에 도시한 디지털 신호(D4)와 달리 아날로그 신호(analogue signal)이다. 따라서 도 3에 도시한 상기 래치(314 또는 324)에 의한 피드백 지연이 없다.

또한 상기 제1선택 트랜지스터(640) 및 상기 제2선택 트랜지스터(642)는 상기 제1 차동 트랜지스터 쌍(610) 또는 상기 2 차동트랜지스 쌍(620)의 테일 전류에 대하여 CML(Current Mode Logic)형태의 구조를 이루고 있다. 따라서 상기 제4센스 앰프부(442)의 제1출력 신호(A4) 및 상기 제2출력 신호(A4_B)의 전압 차가 크지 않더라도 상기 제1선택 트랜지스터(640) 및 상기 제2선택 트랜지스터(642)는 선택 동작이 가능하다. 따라서 본 발명에 따른 DFE 수신기를 사용한 반도체 장치(예컨대, DRAM)의 동작 속도는 증가된다.

상기 제1센스 앰프부(412)로 입력되는 데이터(DQ)가 상기 제1 기준 전압(VH)보다 작을 경우 상기 제1트랜지스터(612)에 흐르는 제1 전류(I1)는 상기 제2트랜지스터(614)에 흐르는 제2 전류(I2)보다 더 작다. 즉 상기 제2 전류(I2)가 상기 제1 전류(I1)보다 상대적으로 더 크기 때문에 상기 제4노드(N4)의 전압(또는 상기 제2노드(N2)의 전압)이 감소하는 반면에, 상기 제1노드(N1)의 전압은 증가한다.

상기 제1노드(N1)의 증가된 전압은 상기 제2인버터(620)의 입력인 상기 제3노드(N3)로 입력되고, 그 결과 상기 제4노드(N4)의 전압은 더 감소된다. 이러한 동작들의 반복에 의해 상기 제1노드(N1)는 로직 하이 레벨(logical high level)이 되고, 상기 제4노드(N4)는 로직 로우 레벨(logical low level)이 된다.

상기 제1노드(N1)의 로직 하이 레벨은 상기 제1래치(414, 예컨대, S-R latch)의 리셋 단자(Reset terminal)로 입력되고, 상기 제4노드(N4)의 로직 로우 레벨은 상기 제1래치(414)의 셋 단자(Set terminal)로 입력된다. 따라서 상기 제1래치(414)의 출력(D1)은 로직 로우 레벨이 된다.

상기 제1센스 앰프부(412)로 입력되는 데이터(DQ)가 상기 제1 기준 전압(VH)보다 클 경우 상기 제2트랜지스터(614)에 흐르는 상기 제2전류(I2)는 상기 제1트랜지스터(612)에 흐르는 상기 제1 전류(I1)보다 더 작다. 즉 상기 제2 전류(I2)가 상기 제1 전류(I1)보다 상대적으로 더 작기 때문에 상기 제1노드(N1)의 전압(또는 상기 제3노드(N3)의 전압)이 감소하는 반면에, 상기 제4노드(N4)의 전압(또는 상기 제2 노드(N2)의 전압)은 증가한다.

상기 제4노드(N4)의 증가된 전압은 상기 제1인버터(610)의 입력인 상기 제2노드(N2)로 입력되고, 그 결과 상기 제1노드(N1)의 전압은 더 감소된다. 이러한 동작들의 반복에 의해 상기 제4노드(N4)는 로직 하이 레벨(logical high level)이 되고, 상기 제1노드(N1)는 로직 로우 레벨(logical low level)이 된다.

상기 제1노드(N1)의 로직 로우 레벨은 상기 제1래치(414, 예컨대, S-R latch)의 리셋 단자(Reset terminal)로 입력되고, 상기 제4노드(N4)의 로직 하이 레벨은 상기 제1래치(414)의 셋 단자(Set terminal)로 입력된다. 따라서 상기 제1래치(414)의 출력(D1)은 로직 하이 레벨이 된다.

다음으로 상기 제 4등화기(DFE4', 440)의 상기 제4 래치(444, 예컨대, S-R latch)의 출력(D4)이 로우 레벨이라고 하면, 상기 제4 센스 앰프부(442)의 제1출력(A4)은 하이 레벨 전압이고, 제2출력(A4_B)은 로우 레벨 전압이다.

이에 따라 상기 제1선택 트랜지스터(640)는 턴 오프되나, 상기 제2선택 트랜지스터(642)는 턴 온된다. 따라서 상기 제1 차동 트랜지스터 쌍(610)은 동작하지 않고, 상기 제2 차동 트랜지스터 쌍(620)이 동작한다.

결국 상기 제4래치(444, 예컨대, S-R 래치)의 출력(D4)이 로우 레벨일 때 상기 제1센스 앰프부(412)의 상기 제2 차동 트랜지스터 쌍(640)이 동작되며, 입력된 데이터(DQ)의 판별은 상술한 바와 동일하다.

도 7은 도 4에 도시한 수신기(400)의 동작을 설명하기 위한 타이밍도이다. 도 4 및 도 7을 참조하면, 상기 제1클럭 신호(CLK0)가 로우 레벨일 때 상기 제1 센스앰프부(510)의 출력 신호(A1 또는 A1_B)는 프리차지 전압(Precharge)이 되고, 상기 제1클럭 신호(CLK0)가 하이 레벨로 천이하는 시점(T1), 즉 상승 에지(rising edge)부터 상기 제1 센스앰프부(510)는 데이터(DQ)를 센싱(sensing)하기 시작한다.

마찬가지로 상기 제2 센스 앰프부(520)는 상기 제2클럭 신호(CLK90)가 로우 레벨 일 때 프리차지 전압을 출력하고, 상기 제2클럭 신호(CLK90)가 하이 레벨로 천이하는 시점(T2)부터 상기 데이터(DQ)를 센싱하기 시작한다. 도 7에는 상기 제3센스 앰프부(530) 및 상기 제4센스 앰프부(540)의 동작 타이밍은 상술한 바와 유사 하므로 이에 따른 도면 및 설명은 생략한다.

본 발명에 따른 등화기들(DFE1' 내지 DFE4') 각각은 도 3에 도시된 두 개의 SAFF(312 및 322)와 하나의 선택기(330)를 구비하는 하나의 SAFF(예컨대, 412 및 422)로 대체시킴으로 최대 동작 속도를 증가시키고, 회로 면적 및 전류 소모를 감소시킨다.

상술한 본 발명의 실시예에 따른 데이터 수신기는 다수의 전송라인들을 통하여 외부 장치와 병렬 인터페이스하는 반도체 장치(예컨대, DRAM, SRAM, Flash Memory 등)에 적용될 수 있다. 이 경우, 반도체 장치는 다수의 전송 라인들에 각각에 대응하는 데이터 수신기를 구비할 수 있다. 복수의 데이터 수신기 각각은 다수의 전송 라인들 중 대응하는 전송라인을 통해 입력되는 데이터를 수신하게 된다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 DFE 수신기를 구비하는 반도체 장치는 종래의 Loop unrolling DFE 수신기를 구비하는 반도체 장치에 비하여 동작 속도를 향상시키고, 회로 면적 및 전류 소모를 감소시키는 효과가 있다.

Claims

반도체 장치의 데이터 수신기에 있어서,

제1 등화기 내지 제 N(2이상의 정수) 등화기를 구비하며,

상기 제1 등화기 내지 상기 제N 등화기 각각은,

제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호 및 제어 신호에 응답하여, 입력 데이터와 제1 기준전압 간의 차를 감지 증폭하거나 또는 상기 입력데이터와 제2 기준전압 간의 차를 감지 증폭하여 S/A 출력 신호를 발생하는 센스앰프 회로; 및

상기 S/A 출력 신호를 래치하는 래치를 구비하며,

상기 제1 등화기의 상기 제어 신호는 상기 제N 등화기의 센스앰프회로로부터 출력되는 S/A출력 신호이고,

제 i(i=2 내지 N) 등화기의 상기 제어 신호는 각각 제 i-1 등화기의 센스앰프 회로로부터 출력되는 S/A 출력 신호인 반도체 장치의 데이터 수신기.
제 1 항에 있어서, 상기 센스앰프 회로는,

상기 입력 데이터와 상기 제1기준전압의 차를 증폭하기 위한 제1차동 트랜지스터 쌍;

상기 입력 데이터와 상기 제2기준전압의 차를 증폭하기 위한 제2차동 트랜지스터 쌍;

제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호에 응답하여 상기 제1 차동 트랜지스터 쌍 및 상기 제2 차동 트랜지스터 쌍 각각의 출력단자로 제1 전압을 공급하는 프리 차지 전압 공급 블록;

상기 제어 신호에 기초하여 상기 제1 차동 트랜지스터 쌍 또는 상기 제2 차동 트랜지스터 쌍과 제2 전압 전원 간의 전기적 경로를 선택적으로 차단하는 선택 스위칭 블록; 및

상기 제1 차동 트랜지스터 쌍 또는 상기 제2 차동 트랜지스터쌍의 동작으로 인해 상기 출력단자에 나타나는 전압 레벨의 변화를 증폭시키는 센스앰프 출력 블록을 구비하는 반도체 장치의 데이터 수신기.
제2항에 있어서, 상기 센스 앰프 출력 블록은,

제1 노드와 상기 제1전압 전원 사이에 접속된 제1 인버터; 및

제2 노드와 상기 제1전압 전원 사이에 접속된 제2인버터를 구비하며,

상기 제1인버터의 출력단은 상기 제2인버터의 입력단에 접속되고, 상기 제2인버터의 출력단은 상기 제1인버터의 입력단에 접속되는 반도체 장치의 데이터 수신기.
제3항에 있어서, 상기 프리 차지 전압 공급 블록은,

상기 대응하는 클럭 신호에 응답하여 상기 제1 인버터 및 상기 제2 인버터의 출력단들 각각에 상기 제1전압을 공급하기 위한 제1 및 제2 트랜지스터를 구비하 며,

상기 제1 차동트랜지스터 쌍 각각의 출력단은 상기 제1노드 및 상기 제2노드 각각에 접속되고, 상기 제2 차동트랜지스터 쌍 각각의 출력단은 상기 제1노드 및 상기 제2 노드 각각에 접속되는 반도체 장치의 데이터 수신기.
제4항에 있어서, 상기 선택 스위칭 블록은,

상기 제1 차동 트랜지스터 쌍 및 상기 제2차동 트랜지스터 쌍 각각의 테일과 제3노드 사이에 접속되고, 상기 제어 신호에 기초하여 스위칭되는 선택 트랜지스터 쌍; 및

상기 제1 내지 제N 클럭 신호들 중 대응하는 클럭신호에 응답하여 접지 라인 전압을 상기 제3노드에 공급 또는 차단하는 바이어스 트랜지스터을 구비하는 반도체 장치의 데이터 수신기.
제5항에 있어서, 상기 래치는,

상기 제1인버터 및 상기 제2인버터의 출력 전압들에 기초하여 상기 입력 데이터의 로직 레벨 값을 저장하는 반도체 장치의 데이터 수신기.
제1항에 있어서, 상기 제1 내지 상기 제N 클럭 신호들 각각은

실질적으로 360도/N의 정수 배의 위상차이를 갖는 반도체 장치의 데이터 수신기.
반도체 장치의 데이터 수신기에 있어서,

제1 등화기 내지 제N(N은 2이상의 정수) 등화기를 구비하며,

상기 제1 등화기 내지 상기 제N 등화기 각각은,

제1 노드와 제1 전압 라인 사이에 접속된 제1 인버터의 출력이 제2 노드와 상기 제1전압 라인 사이에 접속된 제2인버터의 입력에 접속되고, 상기 제2인버터의 출력이 상기 제1인버터의 입력에 접속되는 크로스 커플드(cross coupled) 인버터 쌍;

제1내지 제N 클럭 신호들 중 대응하는 클럭 신호에 응답하여 상기 제1 인버터 및 상기 제2 인버터의 출력단들 각각에 상기 제1전압을 공급하기 위한 제1 및 제2 프리차지 트랜지스터;

각각의 출력단은 상기 제1노드 및 상기 제2노드 각각에 접속되고, 입력된 데이터와 제1 기준전압의 차를 증폭하는 제1 차동 트랜지스터 쌍;

각각의 출력단은 상기 제1노드 및 상기 제2노드 각각에 접속되고, 상기 입력된 데이터와 제2 기준전압의 차를 증폭하는 제2 차동 트랜지스터 쌍;

상기 제1 차동 트랜지스터 쌍 및 상기 제2차동 트랜지스터 쌍 각각의 테일과 제3노드 사이에 접속되고, 제1 제어신호 및 제2 제어신호에 기초하여 스위칭되는 선택 트랜지스터 쌍; 및

상기 대응하는 클럭 신호에 응답하여 제2 전압을 상기 제3노드에 공급 또는 차단하는 바이어스 트랜지스터를 구비하며,

상기 제 1 등화기의 상기 제1제어 신호 및 상기 제2제어 신호 각각은 제 N 등화기의 크로스 커플드 인버터 쌍의 각각의 출력단의 신호이고,

제 i(i=2 내지 N의 정수) 등화기의 상기 제1제어 신호 및 상기 제2제어 신호 각각은 제 i-1 등화기의 크로스 커플드 인버터 쌍의 각각의 출력단의 신호인 반도체 장치의 데이터 수신기.
제1항 또는 제8항의 데이터 수신기를 다수 구비하는 반도체 장치.
제 9 항에 있어서,

상기 반도체 장치는 다수의 전송라인들을 통하여 외부 장치와 병렬 인터페이스하고,

상기 다수의 데이터 수신기 각각은 상기 다수의 전송 라인들 중 대응하는 전송라인을 통해 입력되는 데이터를 수신하는 반도체 장치.
제 9 항에 있어서, 상기 반도체 장치는 DRAM인 반도체 장치.
제1 등화기 내지 제 N(2이상의 정수) 등화기를 포함하는 반도체 장치의 데이터 수신 방법에 있어서,

상기 제1 등화기 내지 상기 제N 등화기 각각이 제1 내지 제N 클럭 신호들 중 대응하는 클럭 신호 및 제어 신호에 응답하여, 입력 데이터와 제1 기준전압 간의 차를 감지 증폭하거나 또는 상기 입력데이터와 제2 기준전압 간의 차를 감지 증폭하여 S/A 출력 신호를 발생하는 단계; 및

상기 S/A 출력 신호를 래치하는 단계를 구비하며,

상기 제1 등화기의 상기 제어 신호는 상기 N 등화기의 상기 S/A 출력 신호이고,

제 i(i=2 내지 N) 등화기의 상기 제어 신호는 각각 제 i-1 등화기의 S/A 출력 신호인 반도체 장치의 데이터 수신 방법.