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KR100791336B1 - 이미지 센서 제조 방법 - Google Patents

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KR100791336B1
KR100791336B1 KR1020060075825A KR20060075825A KR100791336B1 KR 100791336 B1 KR100791336 B1 KR 100791336B1 KR 1020060075825 A KR1020060075825 A KR 1020060075825A KR 20060075825 A KR20060075825 A KR 20060075825A KR 100791336 B1 KR100791336 B1 KR 100791336B1
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KR
South Korea
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semiconductor substrate
forming
region
alignment key
photoelectric conversion
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KR1020060075825A
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박병준
유길상
이윤기
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삼성전자주식회사
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Abstract

이미지 센서 제조 방법이 제공된다. 이미지 센서 제조 방법은 반도체 기판의 액티브 픽셀 센서 영역 내에 소자 분리 영역을, 반도체 기판의 스크라이브 레인 영역 내에 얼라인먼트 키를 형성하되, 얼라인먼트 키는 소자 분리 영역과 같거나 얕은 깊이로 형성하고, 액티브 픽셀 센서 영역 내에 광전 변환 소자를 형성하고, 반도체 기판의 이면을 연마하고, 얼라인먼트 키를 이용하여, 연마된 반도체 기판의 이면에 상기 광전 변환 소자에 대응되는 위치에 마이크로 렌즈를 형성하는 것을 포함한다.
기판, 이면, 얼라인먼트

Description

이미지 센서 제조 방법{Method for fabricating image sensor}
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 2은 본 발명의 일 실시예에 따른 이미지 센서의 회로도이다.
도 3는 본 발명의 일 실시예에 따라 스크라이브 레인 영역을 자르기 전의 이미지 센서의 단면도이다.
도 4a 내지 도 4o는 본 발명의 일 실시예에 따른 이미지 센서의 제조 과정을 설명하기 위한 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
1 : 이미지 센서 10 : 화소 배열 영역
20 : 주변 회로 영역 21 : 컨트롤 레지스터 블록
22 : 타이밍 제너레이터 23 : 로우 디코더
24 : 로우 드라이버 25 : 램프 제너레이터
26 : 상관 이중 샘플러 및 아날로그-디지털 컨버터
27 : 래치부 28 : 칼럼 디코더
29 : MUX 102 : 반도체 기판
106 : 소자 분리 영역 108 : 얼라인먼트 키
110 : 광전 변환 소자 120 : 전하 검출 소자
130 : 전하 전송 소자 140 : 리셋 소자
150 : 증폭 소자 160 : 선택 소자
200 : 제1 절연막 구조물 201 : 제2 절연막 구조물
310 : 컬러 필터 320 : 마이크로 렌즈
본 발명은 이미지 센서의 제조 방법에 관한 것으로서, 더욱 상세하게는 스크라이브 레인 영역 내의 얼라인먼트 키를 이용할 수 있는 이미지 센서의 제조 방법에 관한 것이다.
일반적으로 이미지 센서(image sensor)란, 입사한 광(光)을 전기적 신호로 변환시키는 반도체 소자이다. 이러한 이미지 센서는 크게 전하 결합 소자(CCD: Charge Coupled Device)와 CMOS 이미지 센서로 구분할 수 있다.
여기서, 전하 결합 소자란 개개의 모스 캐패시터(MOS Capacitor)가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이다. 한편 CMOS 이미지 센서는 복수의 단위 픽셀에서 전하를 전압으로 변환하여 신호선에서 스위칭 동작에 의하여 신호를 출력하는 소자이다.
이러한 CMOS 이미지 센서는 반도체 디바이스의 고집적화에 따라 화소를 미세화하여 소자를 고집적화하는 것이 요구된다.
CMOS 이미지 센서는 다수 개의 단위 화소가 매트릭스 형태로 배열된 액티브 픽셀 센서 영역과 단위 화소를 제어하거나 단위 화소의 신호를 처리하는 주변 회로가 형성된 주변 회로 영역으로 구분할 수 있다. 특히, 액티브 픽셀 센서 영역은 빛 에너지를 전기적 신호로 변환하는 광전 변환 소자와 변환된 전기적 신호를 처리하여 데이터화하는 로직 소자로 구분된다.
종래의 CMOS 이미지 센서에서는 다층의 배선층 위에 형성된 렌즈로부터 배선층 사이를 통해 광전 변환 소자에 광을 조사하여 검출하는 구조로 되어 있다. 이러한 다층 배선의 레이아웃에 의해 장해(障害)를 받아 입사광이 광전 변환 소자에 실제 도달하는 빛의 양은 충분하지 않다. 즉, 다층 배선의 레이아웃에 의해 광전 변환 소자에 대한 개구율이 작아져서 광전 변환 소자에 입사되는 빛의 양이 현저히 줄어든다. 이로써, 감도가 저하될 수 있다.
따라서, 이를 위하여 이면 조사형의 이미지 센서를 만든다. 이면 조사형의 이미지 센서는 반도체 기판의 이면측(배선부와 반대측)으로부터 광을 조사하여 광전 변환 소자에서 광을 수광하는 구조를 실현한다. 이로써, 다층 배선층의 레이아웃에 의해 장해를 받지 않고 실효 개구율을 높일 수 있고 감도를 대폭 높일 수 있다.
한편 이러한 마이크로 렌즈를 형성하기 위한 정렬 기준이 되는 얼라인먼트 키가 필요하다. 따라서, 이러한 얼라인먼트 키를 형성하는 추가의 공정을 해야한다.
본 발명이 이루고자 하는 기술적 과제는 스크라이브 레인 영역 내의 얼라인 먼트 키를 이용할 수 있는 이미지 센서의 제조 방법에 관한 것이다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서 제조 방법은 반도체 기판의 액티브 픽셀 센서 영역 내에 소자 분리 영역을, 반도체 기판의 스크라이브 레인 영역 내에 얼라인먼트 키를 형성하되, 얼라인먼트 키는 소자 분리 영역과 같거나 얕은 깊이로 형성하고, 액티브 픽셀 센서 영역 내에 광전 변환 소자를 형성하고, 반도체 기판의 이면을 연마하고, 얼라인먼트 키를 이용하여, 연마된 반도체 기판의 이면에 상기 광전 변환 소자에 대응되는 위치에 마이크로 렌즈를 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서 제조 방법은 반도체 기판의 액티브 픽셀 센서 영역 내에 소자 분리 영역을, 반도체 기판의 스크라이브 레인 영역 내에 얼라인먼트 키를 형성하되, 얼라인먼트 키는 소자 분리 영역과 같거나 얕은 깊이로 형성하고, 액티브 픽셀 센서 영역 내에 광전 변환 소자를 형성하고, 액티브 픽셀 센서 영역 상의 층간 절연막 내에 다층 배선을 형성하고, 반도체 기판의 이면을 연마하고, 연마된 반도체 기판의 이면 전면에 스크라이브 레인 영역을 오픈하는 마스크 패턴을 형성하고, 마스크 패턴을 이용하여 연마된 반도체 기판의 이면을 식각하여 얼라인먼트 키가 드러나도록 하고, 얼라인먼트 키를 이용하여, 연마된 반도체 기판의 이면에 광전 변환 소자에 대응되는 위치에 마이크로 렌즈를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)는 액티브 픽셀 센서 영역(10)과 주변 회로 영역(20)으로 크게 구분할 수 있다.
액티브 픽셀 센서 영역(10)은 매트릭스 형태로 배열된 다수 개의 단위 화소를 포함한다. 다수 개의 단위 화소들은 물체에서 반사된 빛 에너지를 흡수하여, 전기적 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 영역(10)은 로우 드라이버(24)로부터 화소 선택 신호(ROW), 리셋 신호(RST), 전하 전송 신호(TG) 등 다수 개의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인을 통해서 상관 이중 샘플러 및 아날로그-디지털 컨버터(26)에 제공된다. 또한, 단위 화소에 대해서는 도 2와 함께 자세히 설명한다.
주변 회로 영역(20)은 액티브 픽셀 센서 영역(10)의 단위 화소를 제어하거나 단위 화소의 신호를 처리하는 역할을 한다. 주변 회로 영역(20)은 컨트롤 레지스터 블럭(control register block; 21), 타이밍 제너레이터(timing generator; 22), 로우 디코더(row decoder; 23), 로우 드라이버(row driver; 24), 램프 제너레이터(ramp generator; 25), 상관 이중 샘플러 및 아날로그-디지털 컨버터(Correlated Double Sampler & Analog to Digital Converter; 26), 래치부(latch; 27), 컬럼 디코더(column decoder; 28), MUX(multiplexer; 29) 등을 포함한다.
타이밍 제너레이터(22)는 로우 디코더(23) 및 컬럼 디코더(28)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(24)는 로우 디코더(23)에서 디코딩된 결과에 따라 다수 개의 단위 화소들을 구동하기 위한 다수 개의 구동 신호를 액티브 픽셀 센서 영역(10)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행(row)별로 구동 신호를 제공한다.
상관 이중 샘플러 및 아날로그-디지털 컨버터(26)는 액티브 픽셀 센서 영역(10)에 형성된 전기적 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, ‘잡음 레벨(noise level)’)과 형성된 전기적 신호에 의한 전압 레벨(이하, ‘신호 레벨’)을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다. 그 후, 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(27)는 이러한 디지털 신호를 래치(latch)하고, 래치된 신호는 MUX(29)에 제공된다. MUX(29)는 제공된 신호를 모두 직렬로 배치하고, 직렬화된 신호를 영상신호 처리부(도면 미도시)에 제공한다.
도 2은 본 발명의 일 실시예에 따른 이미지 센서의 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)의 단위 화소(100)는 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130), 리셋 소자(140), 증폭 소자(150), 선택 소자(160)을 포함한다.
광전 변환 소자(110)는 물체에서 반사된 빛 에너지를 흡수하여 발생한 전하를 축적한다. 광전 변환 소자(110)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
전하 검출 소자(120)는 플로팅 확산 영역(FD; Floating Diffusion region)이 주로 사용되며, 광전 변환 소자(110)에서 축적된 전하를 전송받는다. 전하 검출 소자(120)는 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 전하 검출 소자(120)는 증폭 소자(150)의 게이트에 전기적으로 연결되어 있어, 증폭 소자(150)를 제어한다.
전하 전송 소자(130)는 광전 변환 소자(110)에서 전하 검출 소자(120)로 전하를 전송한다. 전하 전송 소자(130)는 일반적으로 1개의 트랜지스터로 이루어지 며, 전하 전송 신호(TG)에 의해 제어된다.
리셋 소자(140)는 전하 검출 소자(120)를 주기적으로 리셋시킨다. 리셋 소자(140)의 소스는 전하 검출 소자(120)에 연결되고, 드레인은 Vdd에 연결된다. 또한, 리셋 신호(RST)에 응답하여 구동된다.
증폭 소자(150)는 단위 화소(100) 외부에 위치하는 정전류원(도면 미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출 소자(120)의 전압에 응답하여 변하는 전압이 수직 신호 라인(181)으로 출력된다. 소스는 선택 소자(160)의 드레인에 연결되고, 드레인은 Vdd에 연결된다.
선택 소자(160)는 행 단위로 읽어낼 단위 화소(100)를 선택하는 역할을 한다. 선택 신호(ROW)에 응답하여 구동되고, 소스는 수직 신호 라인(181)에 연결된다.
또한, 전하 전송 소자(130), 리셋 소자(140), 선택 소자(160)의 구동 신호 라인(131, 141, 161)은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 3은 본 발명의 일 실시예에 따라 스크라이브 레인 영역을 자르기 전의 이미지 센서의 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)는 반도체 기판(102) 상에 액티브 픽셀 센서 영역(A) 내에 소자 분리 영역(106)이 형성되고, 반도체 기판(102)의 스크라이브 레인 영역(B) 내에 얼라인먼트 키(108)가 형성된다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예의 이미지 센서(1)는 마이크로 렌즈(320)가 반도체 기판(102)의 이면에 형성된 이면 조사형의 이미지 센서이다.
본 발명의 일 실시예에 따른 스크라이브 레인 영역(B)을 자르기 전의 이미지 센서(1)는 반도체 기판(102) 상에 액티브 픽셀 영역(A)과 스크라이브 레인 영역(B)이 형성된다. 여기서, 액티브 픽셀 영역(A) 상에는 다수 개의 단위 화소가 매트릭스(matrix) 형태로 배열된다. 단위 화소는 소자 분리 영역(106), 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130), 리셋 소자(140), 제1 절연막 구조물(200) 등을 포함한다. 다만, 광전 변환 소자(110)는 설명의 편의상 핀드 포토 다이오드(PPD)를 예로 든다.
그리고, 스크라이브 레인 영역(B) 상에는 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130) 및 리셋 소자(140) 또는 배선등을 형성시 정렬(alignment)을 위해 사용할 수 있는 얼라인먼트 키(108)가 형성된다. 특히 본 발명의 일 실시예에 따른 얼라인먼트 키(108)는 반도체 기판(102)의 이면에 형성되는 마이크로 렌즈(320) 형성시 정렬을 위해서도 사용될 수 있다. 이는 이후의 도면을 참조하여 자세히 설명하기로 한다.
우선, 액티브 픽셀 영역(A)을 도 3과 함께 설명한다.
반도체 기판(102)는 주로 P형 기판을 사용하고, 도면에는 표시하지 않았으나 반도체 기판(102) 상부에 P형 에피층(epitaxial layer)을 성장시키거나 별도의 웰(well)영역을 만들어, P형 에피층 및/또는 웰 영역 상에 광전 변환 소자(110), 전하 전송 소자(130), 리셋 소자(140) 등을 형성시킬 수 있다.
소자 분리 영역(106)은 반도체 기판(102)상의 활성 영역을 정의하고, 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
광전 변환 소자(110)는 빛 에너지를 흡수하여 발생한 전하를 축적하며, N+형의 포토 다이오드(112)와 P+형의 피닝층(pinning layer; 114)을 포함한다. 일반적으로, 포토 다이오드(112)와 피닝층(114)은 2번의 서로 다른 이온 주입 공정을 통해서 형성된다.
종래의 이미지 센서에서, 암전류의 원인으로는 포토 다이오드(112)의 표면 손상을 들 수 있다. 표면 손상은 주로 댕글링 실리콘 결합(dangling silicon bonds)의 형성에 의할 수도 있고, 게이트(gate), 스페이서(spacer) 등의 제조 과정 중에 에칭 스트레스(etching stress)와 관련된 결점에 의해 이루어 질 수도 있다. 따라서, 포토 다이오드(112)를 반도체 기판(102) 내부에 깊게 형성하고 피닝층(114)을 형성함으로써, 이러한 암전류의 생성을 방지하고 빛 에너지에 의해 생성된 전하의 전송이 더 수월하게 이루어 질 수 있다.
전하 검출 소자(120)는 광전 변환 소자(110)에서 축적된 전하를 전하 전송 소자(130)를 통해서 전송받으며, 주로 N+ 도펀트를 이온 주입하여 형성한다.
전하 전송 소자(130)는 스위칭 소자인 트랜지스터로 형성되며, 제1 게이트 절연막(132), 제1 게이트 전극(134) 및 제1 스페이서(136)를 포함한다.
리셋 소자(140)도 스위칭 소자인 트랜지스터로 형성되며, 제2 게이트 절연막(142), 제2 게이트 전극(144), 제2 스페이서(146)를 포함한다.
제1 절연막 구조물(200)은 다수 개의 절연막(214, 224, 234)과 절연막 사이를 관통하여 형성된 다수 개의 컨택(212, 232), 다수 개의 배선 라인(220, 230)을 포함한다.
제1 층간 절연막(214)은 반도체 기판(102) 상에 형성되고, 산화막(214a)으로 이루어 지거나, 산화막(214a) 및 질화막(214b)의 복합막으로 형성될 수 있다. 산화막(214a)은 1,000 내지 3,000Å의 두께를 갖는다. 질화막(214b)은 하부 컨택(212), 하부 배선 라인(220) 등을 형성하는 물질이 확산되지 않도록 하는 역할을 한다. 질화막(214b)은 200 내지 1,000Å, 바람직하게는 300 내지 700Å의 두께를 갖는다. 또한, 질화막(214b)은 산소와 같은 불순물을 더 포함할 수 있다.
하부 컨택(212)은 제1 절연막(214)의 소정 부위에 형성되어 전하 검출 소자(120)와 하부 배선 라인(220)를 전기적으로 연결하는 역할을 한다. 여기서, 하부 컨택(212)은 구리, 티타늄 또는 텅스텐과 같은 금속 물질로 형성될 수 있다. 또한, 제1 베리어(barrier)막 패턴(216)은 하부 컨택(212)을 구성하는 물질이 제1 절연막(214)으로 확산되는 것을 방지하기 위해, 하부 컨택(212) 주위에 형성된다. 하부 컨택(212)이 티타늄 또는 텅스텐으로 형성된 경우에는 제1 베리어막 패턴(216)을 형성하지 않을 수 있다. 제1 베리어막 패턴(216)은 탄탈륨막(Ta), 탄탈륨 나이트라이드막(TaN), 탄탈륨막 상에 탄탈륨 나이트라이드막이 증착된 복합막으로 형성할 수 있다.
제2 층간 절연막(224)은 제1 절연막(214) 상에 형성되고, 산화막(224a)으로 이루어 지거나, 산화막(224a) 및 질화막(224b)의 복합막으로 형성될 수 있다. 여기서, 산화막(224a)은 5,000 내지 7,000Å으로 형성되고, 질화막은 200 내지 1,000Å의 두께를 갖는다.
하부 배선 라인(220)은 제2 절연막의 산화막(224a)의 소정 부위에 형성되어 하부 컨택(212)와 전기적으로 연결되고, 구리, 알루미늄과 같은 금속 물질로 형성된다. 또한, 제2 베리어막 패턴(226)은 하부 배선 라인(220)을 구성하는 물질이 제2 절연층의 산화막(224a)으로 확산되는 것을 방지하기 위해, 하부 배선 라인(220) 주위에 형성된다.
제3 층간 절연막(234)은 제2 절연막(224) 상에 형성되고, 산화막(234a)으로 이루어 지거나, 산화막(234a) 및 질화막(234b)의 복합막으로 형성될 수 있다.
제1 배선 라인(230), 제1 비어 컨택(232)은 제3 절연막(234)의 소정 부위에 형성되고, 구리, 알루미늄과 같은 금속 물질로 형성된다. 제1 배선 라인(230)은 소정의 신호를 전달하고, 제1 비어 컨택(232)은 하부 배선 라인(220)과 제1 배선 라인(230)을 전기적으로 연결한다. 제3 베리어막 패턴(236)은 제1 배선 라인(230), 제1 비어 컨택(232)을 구성하는 물질이 제3 절연막(234)으로 확산되는 것을 방지하기 위해, 제1 배선 라인(230), 제1 비어 컨택(232) 주위에 형성된다.
제4 층간 절연막(244)은 제3 층간 절연막(234) 상에 형성된다.
다수의 배선층을 포함하는 층간 절연막의 예를 제 1 내지 제 4 층간 절연막(214-244)으로 예를 들었으나 이에 제한되는 것은 아니며 이미지 센서의 구성에 따라 달라질 수 있다.
또한, 도면에는 표시하지 않았으나, 절연막 구조물(200)은 광전 변환 소자(110)에 빛을 수집하기 쉽도록 광전 변환 소자(110)에 대응하는 위치에 개구부를 더 포함할 수 있다.
그리고, 반도체 기판(102)의 이면에 평탄화막(300)이 형성되어 있다. 그리고, 평탄화막(300)상의 광전 변환 소자(110)에 대응되는 위치에 컬러 필터(310) 및 돔(dome)형태의 마이크로 렌즈(320)가 형성된다. 이러한 마이크로 렌즈(320)가 반도체 기판(102)의 이면에 형성됨으로써 반도체 기판(102)의 이면에 광을 조사하여 수광부인 광전 변환 소자(110)에 광을 입사시키는 이면 조사형의 이미지 센서(1)가 형성될 수 있다. 이면 조사형의 이미지 센서(1)를 구현함으로써 다층 배선의 레이아웃에 의하여 광전 변환 소자(110)에 대한 개구율이 작아지는 것을 방지할 수 있다.
다음으로 스크라이브 레인 영역(B)을 도 3과 함께 설명한다.
스크라이브 레인 영역(B)은 반도체 기판(102)의 이면이 소정 식각되어 다수의 얼라인먼트 키(108)가 드러나도록 형성되어 있다. 그리고, 제2 절연막 구조물(201)은 다수 개의 절연막(214, 224, 234, 244) 및 다수 개의 배선 라인(220, 230)을 포함할 수 있다. 여기서, 액티브 픽셀 센서 영역(A)과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 따른 이미지 센서(1)는 스크라이브 레인 영역(B)의 얼라인먼트 키(108)를 이용하여 연마된 반도체 기판(102)의 이면에 광전 변환 소자(110)에 대응되는 위치에 마이크로 렌즈(320)를 형성할 수 있다. 전술한 바와 같이, 얼라인먼트 키(108)는 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130) 및 리셋 소자(140)등을 형성시 정렬(alignment)을 위해 사용할 수 있으며 또한 연마된 반도체 기판(102)의 이면에 형성되는 마이크로 렌즈(320) 형성시 정렬을 위해서도 사용될 수 있다. 따라서, 반도체 기판(102)의 이면에 마이크로 렌즈(320)를 형성시 필요한 얼라인먼트 키를 위해 추가의 공정을 진행하지 않아도 되므로 공정이 간단해질 수 있다.
도 4a내지 도 4o는 본 발명의 일 실시예에 따른 이미지 센서의 제조 과정을 설명하기 위한 도면이다.
우선 도 4a를 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(1)는 반도체 기판(102) 상에 액티브 픽셀 센서 영역(A) 내에 소자 분리 영역(106)을, 반도체 기판(102)의 스크라이브 레인 영역(B) 내에 얼라인먼트 키(108)를 형성한다.
얼라인먼트 키(108)는 이후의 반도체 기판(102)에 광전 변환 소자나 트랜지스터, 다층 배선층의 소자들을 형성 공정시 사용될 수 있다. 또한, 얼라인먼트 키(108)는 본 발명의 일 실시예에 따라 반도체 기판(102)의 이면에 형성될 마이크로 렌즈 형성 공정시 정렬을 위해 사용될 수 있다.
액티브 픽셀 센서 영역(A) 내에 제 1 트렌치(106a)를, 스크라이브 레인 영역(B) 내에 제 2 트렌치(108a)를 형성한다. 이때, 제 2 트렌치(108a)의 깊이는 제 1 트렌치(106a)의 깊이와 같거나 얕은 깊이로 형성한다. 제 2 트렌치(108a)의 깊이 는 약 400 내지 500Å 로 형성할 수 있다. 이러한 얕은 깊이로 형성하는 것은 얼라인먼트 키(108)를 형성하는 공정의 단순화를 구현할 수 있다. 즉, 종횡비가 작은 제 2 트렌치(108a)를 형성함으로써, 트렌치를 형성하여 매립하는 공정이 수월할 수 있다.
다음으로 제 1 및 제 2 트렌치(106a, 108a)를 형성한 후 각각 절연 물질로 매립한다. 여기서 절연 물질은 산화막일 수 있다. 그러나 이에 제한되는 것은 아니며 이후 광전 변환 소자(110) 상에 형성될 제 1층간 절연막과 실질적으로 동일한 식각 선택비를 갖는 물질이면 가능하다.
본 발명의 일 실시예에 따르면 액티브 픽셀 센서 영역(A) 내의 소자 분리 영역(106)과 스크라이브 레인 영역(B) 내의 얼라인먼트 키(108)의 트렌치를 동시에 형성한다. 이는 이후 반도체 기판(102)의 이면에 형성될 마이크로 렌즈를 형성시 정렬을 위한 얼라인먼트 키를 형성하는 별도의 공정을 진행하지 않음을 의미한다. 따라서, 본 발명의 일 실시예의 제조 방법에 따르면 액티브 픽셀 센서 영역(A)의 소자 분리 영역(106) 형성시 이미 마이크로 렌즈 형성시 정렬을 위한 얼라인먼트 키(108)가 형성될 수 있다.
도 4b를 참조하면, 우선 반도체 기판(102) 상에 소자 분리 영역(106)을 형성하고, 액티브 픽셀 영역(A) 상에 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130), 리셋 소자(140) 등을 형성한다. 도면에는 표시하지 않았으나 반도체 기판(102) 상부에 P형 에피층(epitaxial layer)을 성장시키거나 별도의 웰(well)영역을 만들어, P형 에피층 및/또는 웰 영역 상에 광전 변환 소자(110), 전하 검출 소자(120), 전하 전송 소자(130), 리셋 소자(140) 등을 형성할 수도 있다.
광전 변환 소자(110)는 N+형의 포토 다이오드(112)와 P+형의 피닝층(pinning layer; 114)을 포함하고, 포토 다이오드(112)와 피닝층(114)은 2번의 서로 다른 이온 주입 공정을 통해서 형성된다. 즉, 우선 주변의 소스, 드레인보다 더 깊게 N+ 도펀트를 이온 주입하여 포토 다이오드(112)를 형성하고, 포토 다이오드(112) 상부에 P+ 도펀트를 낮은 에너지, 높은 도즈(dose)를 이용하여 이온 주입하여 피닝층(114)을 형성한다. 물론, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.
전하 검출 소자(120)는 주로 N+ 도펀트를 이온 주입하여 형성한다.
전하 전송 소자(130)는 제1 게이트 절연막(132) 상에 제1 게이트 전극(134)을 형성하고, 제1 게이트 전극(134)의 양측벽에는 제1 스페이서(136)를 형성한다. 리셋 소자(140)도 동일한 방법으로 형성한다.
다음으로 도 4c를 참조하면 전하 전송 소자(130), 리셋 소자(140) 등이 형성된 반도체 기판(102) 전면을 덮도록 제1 층간 절연막의 산화막(214a)를 형성한다. 그리고 얼라인먼트 키(108)가 형성된 스크라이브 레인 영역(B)의 상부에도 제 1 층간 절연막의 산화막(214a)를 형성한다. 이어서, 제1 절연막의 산화막(214a)에 통상적인 에칭 공정으로 전하 검출 소자(120)의 표면부를 노출시키는 하부 컨택홀(211) 을 형성한다. 그리고, 스크라이브 레인 영역(B)에는 별도의 컨택홀 형성 공정을 진행하지 않는다.
이어서, 도 4d를 참조하면 액티브 픽셀 센서 영역(A)의 하부 컨택홀(211)의 측면과 저면 및 제1 절연막의 산화막(214a) 상부면의 프로파일을 따라 컨포말하게(conformally) 제1 베리어막(217)을 50 내지 500Å의 두께로 형성한다.
제1 베리어막(217)은 이후에 하부 컨택(212)으로 구리를 증착하는 경우 구리 성분이 제1 절연막의 산화막(214a)내로 확산되는 것을 방지한다. 제1 베리어막(217)은 예를 들면, 탄탈륨막(Ta), 탄탈륨 나이트라이드막(TaN), 탄탈륨막 상에 탄탈륨 나이트라이드막이 증착된 복합막으로 형성할 수 있다. 전술한 바와 같이, 하부 컨택을 텅스텐이나 티타늄을 사용하는 경우에는 제1 베리어막(217)을 형성하지 않을 수 있다.
도 4e를 참조하면, 하부 컨택홀(도 4d 211 참조)들을 매립하도록 제1 베리어막 (217) 상에 구리, 티타늄, 텅스텐 등을 증착하여 제1 하부 금속층(213)을 형성한다.
구리의 경우에는 반도체 기판(102)으로 확산되기 쉬우므로 티타늄이나 텅스텐을 사용하는 것이 바람직하고, 티타늄이나 텅스텐은 CVD(Chemical Vapor Deposition) 방법이나, 스퍼터링(sputtering) 방법을 이용한다.
도 4f를 참조하면, 제1 층간 절연막(214)의 표면이 노출될 때까지 제1 하부 금속층(도 4e의 213 참조) 및 제1 베리어막(도 4e의 217 참조)을 CMP(Chemical Mechanical Polishing) 방법으로 연마하여 하부 컨택홀(도 4d의 211 참조)들을 매립하는 하부 컨택(212)을 형성한다. 이 때, 제1 베리어막(217)은 하부 컨택(212)의 측벽 및 저면상에 제1 베리어막 패턴(216)으로 잔류하게 된다.
하부 컨택(212)이 형성된 제1 층간 절연막의 산화막(214a)상에 질화막(214b)을 형성한다. 질화막(214b)은 이후 수행되는 열처리 공정에서 구리의 확산을 방지하고, 에칭 공정에서 에칭 스토퍼(etching stopper)로서 역할을 한다. 질화막(214b)은 CVD 방법에 의해 200 내지 1,000Å, 바람직하게는 300 내지 700Å의 두께를 갖도록 형성되며, 필요에 따라서 산소와 같은 불순물이 포함될 수 있다.
도 4g를 참조하면, 질화막(214b)상에 제2 층간 절연막의 산화막(224a)을 형성한다.
통상적인 에칭 공정으로, 제2 층간 절연막의 산화막(224a) 및 제1 절연막의 질화막(214b)을 부분적으로 제거하여 하부 컨택(212)을 노출하는 제 1 비어(226a)를 형성한다. 제1 비어(226a)의 프로파일을 따라 컨포말하게 제2 베리어막을 50 내지 500Å의 두께로 형성한다 제2 베리어막은 이후에 하부 배선 라인(220)으로 구리를 증착하는 경우 구리 성분이 제2 층간 절연막(224a)의 산화막(224a)내로 확산되는 것을 방지한다. 제2 베리어막은 예를 들면, 탄탈륨막(Ta), 탄탈륨 나이트라이드막(TaN), 탄탈륨막 상에 탄탈륨 나이트라이드막이 증착된 복합막으로 형성할 수 있다. 전술한 바와 같이, 하부 배선 라인(220)을 텅스텐이나 티타늄을 사용하는 경우에는 제2 베리어막을 형성하지 않을 수 있다.
이어서, 제1 비어(226a)를 매립하도록 제2 베리어막 상에 구리, 알루미늄 등을 이용하여 제2 하부 금속층을 형성한다. 제2 하부 금속층을 구리로 형성할 경우, 먼저 구리 시드(seed)를 스퍼터링 방법에 의해 증착한 후 전기 도금법에 의해 형성한다. 또는, 제2 하부 금속층은 무전해도금법으로 형성할 수도 있다.
그 후, 제2 절연막의 산화막(224a)이 노출되도록 제2 하부 금속층, 제2 베리어막을 CMP방법으로 연마하여 하부 배선 라인(220)을 형성한다. 이 때, 제2 베리어막이 제2 베리어막 패턴(226)으로서 잔류한다.
도 4h를 참조하면, 하부 배선 라인(220)을 포함하는 제2 절연막의 산화막(224a) 상에 200 내지 1,000Å, 바람직하게는 300 내지 700Å 정도의 제2 절연막의 질화막(224b)를 형성한다. 또한, 제2 절연막의 질화막(224b) 상부에 제3 절연막의 산화막(234a)을 제2 절연막의 산화막(224a)과 동일한 방법으로 5,000 내지 20,000Å의 두께를 갖도록 형성한다.
하부 배선 라인(220) 상에 위치하는 상기 제3 절연막의 산화막(234a)의 소정의 부위를 통상적인 에칭 공정을 사용하여 저면에 제2 절연막의 질화막(224b)이 노출되는 예비 비어홀(231a)을 형성한다.
도 4i를 참조하면, 예비 비어홀(도 4e의 231a 참조)을 경유하는 제2 트렌치(233)를 패터닝하기 위한 포토 레지스트 패턴(239)을 형성한다. 포토 레지스트 패턴(239)을 식각 마스크로 제3 절연막의 산화막(234a)의 소정 부위를 2,000 내지 10,000Å의 깊이로 식각하여, 예비 비어홀(231a) 상부를 경유하는 제2 트렌치(233)를 형성한다. 여기서, 식각 공정을 수행하는 동안 예비 비어홀(231a)의 저면이 노출되어 있으나, 제3 절연막의 산화막(234a)과 제2 절연막의 질화막(224b)간의 식각 선택비가 높기 때문에 제2 절연막의 질화막(224b)은 부분적으로 예비 비어홀(231a) 의 저면에 잔류한다.
본 발명의 일 실시예에서는 먼저 예비 비어홀(231a)을 형성하고, 다음 예비 비어홀(231a)의 상부를 경유하는 제2 트렌치(233)을 형성하는 공정을 예로 들었으나, 통상적으로 예비 비어홀(231a)과 제2 트렌치(233)을 형성하는 공정이라면 본 실시예에 포함될 수 있다. 예를 들면, 먼저 예비 비어홀(231a)을 포함하는 제3 절연막의 산화막(234a)을 형성한 후, 예비 비어홀(231a)을 도전성 물질로 매립하여 제1 비어 컨택을 형성하고, 제2 트렌치(233)를 형성한 후 제2 트렌치(233)을 도전성 물질로 매립하여 제1 배선 라인을 형성할 수 있다. 또한, 제2 트렌치(233)를 먼저 형성하고 예비 비어홀(231a)을 나중에 형성할 수도 있다.
그 후, 포토 레지스트 패턴(239)을 제거하고 예비 비어홀(231a)의 저면에 잔류하는 제2 절연막의 질화막(224b)을 제거하여 제1 비어홀(231b)를 형성한다.
도 4j를 참조하면, 제1 비어홀(231b), 제2 트렌치(233)의 프로파일을 따라 제3 베리어막을 형성한다. 제1 비어홀(231b), 제2 트렌치(233)을 매립하도록 알루미늄 또는 구리를 증착하여, 제1 배선 금속층을 형성한다.
그 후, 제3 층간 절연막의 산화막(234a)의 상부 표면이 노출되도록 제3 베리어막과 제1 배선 금속층을 CMP 방법으로 연마하여, 제1 배선 라인(230)과 제1 비어 컨택(232)을 동시에 형성한다. 이 때, 제3 베리어막은 제3 베리어막 패턴(236)으로 잔류한다.
도 4k를 참조하면, 도 4i 내지 도4j와 동일한 과정을 통해서, 제3 층간 절연막의 산화막(234a)의 상부에 질화막(234b) 및 제4 층간 절연막의 산화막(244a)을 형성한다. 이로써 다층 배선을 형성할 수 있다. 여기서 설명의 편의상 2층의 배선만을 예로 들었으나 이에 제한되는 것은 물론 아니다. 또한 본 발명의 일 실시예로 다마신에 의한 배선 형성 공정을 설명하였으나 이에 제한되는 것 또한 아니다.
다음 도 4l을 참조하면 반도체 기판(102)의 이면을 연마한다.
우선, 반도체 기판(102)을 상하 반전시킨 후, 반도체 기판(102)의 이면의 일정 두께를 이면 연마(back grinding)한다. 여기서, 반도체 기판(102)의 이면을 연마하는 것은 통상적인 CMP 공정을 이용하여 할 수 있다. 이로써, 반도체 기판(102)의 이면의 오염을 제거하고 광전 변환 소자(110)로 입사할 실리콘의 두께를 감소시켜 광전 변환 소자(110)로 입사하는 광의 감도를 좋게 한다.
다음 도 4m을 참조하면, 연마된 반도체 기판(102)의 전면에 스크라이브 레인 영역(B)을 오픈하는 마스크 패턴을 형성한다.
여기서 마스크 패턴은 감광 마스크 패턴(PR 패턴)으로 도시하였으나 이에 제한되지 않는 것은 물론이다.
다음 도 4n을 참조하면, 마스크 패턴(PR 패턴)을 이용하여 연마된 반도체 기판(102)의 이면을 식각하여 얼라인먼트 키(108)가 드러나도록 한다. 그리고, 식각 후 마스크 패턴(PR 패턴)을 제거한다.
이때, 얼라인먼트 키(108)의 절연 물질은 반도체 기판(102)에 대하여 식각 선택비가 낮음으로써 연마된 반도체 기판(102)의 이면을 식각하는 동안 얼라인먼트 키(108)가 식각되지 않는다. 전술한 바와 같이 얼라인먼트 키(108)와 제 1 층간 절연막(214)는 동일한 식각 선택비를 갖도록 형성하였다 따라서, 연마된 반도체 기 판(102)의 이면 식각시 얼라인먼트 키(108)와 제1 층간 절연막(214)는 에칭 스토퍼가 될 수 있다.
이로써, 얼라인먼트 키(108)는 이후 형성될 컬러 필터 및 마이크로 렌즈의 위치 정렬을 위한 정렬 마크로 사용될 수 있다.
다음 도 4o를 참조하여 계속해서 설명하면, 광전 변환 소자(110)에 대응되는 위치에 마이크로 렌즈(320)를 형성한다.
우선, 연마된 반도체 기판(102)의 액티브 픽셀 센서 영역(A) 상에 평탄화막(300)을 형성한다.
평탄화막(300)은 컬러 필터(310) 형성 전에 반도체 기판(102)을 평탄하게 하기 위하여 형성하고 또한 컬러 필터(310)가 반도체 기판(102)과 직접 닿아 변형되는 것을 방지할 수 있다. 여기서 평탄화막(300)은 오버 코팅 레이어(Over Coating layer; OCL)일 수 있다.
이어서, 액티브 픽셀 센서 영역(A)의 평탄화막(300)상에 스크라이브 레인 영역(B) 내의 얼라인먼트 키(108)를 이용하여 광전 변환 소자(110)에 대응하는 위치에 컬러 필터(310)를 형성한다.
컬러 필터(310)는 컬러 필터 형성용 물질을 도포하고 이를 적절한 마스크를 이용하여 패터닝하여 형성할 수 있다. 컬러 필터 형성용 물질로는 염색된 포토레지스트가 주로 사용될 수 있다. 이러한 컬러 필터(310)는 레드(Red), 그린(Green), 및 블루(blue)의 3가지 컬러중 하나이거나, 옐로우(Yellow), 마젠타(Magenta), 시안(Cyan)의 3가지 컬러중 하나일 수 있다. 액티브 픽셀 센서 영역(A)의 컬러 필 터(310) 상부에 스크라이브 레인 영역(B) 내의 얼라인먼트 키(108)를 이용하여 마이크로 렌즈(320)를 형성한다.
마이크로 렌즈(320)는 광 투과성이 우수한 포토레지스트가 사용될 수 있다. 마이크로 렌즈(320)는 광전 변환 소자(110)에 대응하는 위치에 형성시 얼라인먼트 키(108)를 기준으로 정렬하여 형성한다. 구체적으로 설명하면, 마이크로 렌즈용 포토레지스트를 도포한 후 패터닝한다. 계속해서 열공정을 이용하여 리플로우(reflow)공정을 수행하면 반구형의 돔(dome)형태의 마이크로 렌즈(320)를 형성할 수 있다. 여기서 도시하지 않았으나, 컬러 필터(310)와 마이크로 렌즈(320) 사이에 또다른 오버 코팅 레이어가 개재될 수 있다.
본 발명의 일 실시예에 의한 얼라인먼트 키(108)를 이용한 이미지 센서의 제조 방법에 따르면 별도의 얼라인먼트 키(108) 형성 공정을 추가 수행하지 않을 수 있다. 즉, 액티브 픽셀 영역(A)의 소자 분리 영역(106) 형성시 동시에 스크라이브 레인 영역(B) 내에 얼라인먼트 키(108)를 형성함으로써 공정을 단순화할 수 있다. 또한 얼라인먼트 키(108)의 깊이가 소자 분리 영역(108)의 깊이와 같거나 더 얕게 형성함으로써 종횡비가 크지 않아 공정이 수월할 수 있다. 그리고, 이미지 센서 제조시 스크라이브 레인 영역(B) 내의 얼라인먼트 키(108)를 형성함으로써 별도의 유효 공간을 소모하지 않고도 정렬 마크로 사용할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 이미지 센서 제조 방법 및 이에 따라 제조된 이미지 센서에 따르면 다음과 같은 효과가 있다.
첫째, 소자 분리 영역 형성시 동시에 스크라이브 레인 영역에 얼라인먼트 키를 형성함으로써 얼라인먼트 키를 위한 별도의 공정을 추가하지 않아도 된다.
둘째, 얼라인먼트 키의 깊이가 소자 분리 영역의 깊이와 같거나 얕게 형성됨으로써 얼라인먼트 키 형성 공정이 수월할 수 있다.
셋째, 스크라이브 레인 영역에 얼라인먼트 키를 형성함으로써 반도체 기판의 유효 공간을 낭비하지 않을 수 있다.

Claims (17)

  1. 반도체 기판의 액티브 픽셀 센서 영역 내에 소자 분리 영역을, 상기 반도체 기판의 스크라이브 레인 영역 내에 얼라인먼트 키를 형성하되, 상기 얼라인먼트 키는 상기 소자 분리 영역과 같거나 얕은 깊이로 형성하고,
    상기 액티브 픽셀 센서 영역 내에 광전 변환 소자를 형성하고,
    상기 반도체 기판의 이면을 연마하고,
    상기 얼라인먼트 키를 이용하여, 상기 연마된 반도체 기판의 이면에 상기 광전 변환 소자에 대응되는 위치에 마이크로 렌즈를 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  2. 제 1항에 있어서,
    상기 소자 분리 영역과 상기 얼라인먼트 키를 형성하는 것은,
    상기 액티브 픽셀 센서 영역 내에는 제1 트렌치를, 상기 스크라이브 레인 영역 내에는 제2 트렌치를 형성하고,
    절연 물질로 상기 제 1 및 제 2 트렌치를 각각 매립하는 것을 포함하는 이미지 센서의 제조 방법.
  3. 제 2항에 있어서,
    상기 제1 및 제2 트렌치는 동시에 형성되는 이미지 센서의 제조 방법.
  4. 제 2항에 있어서,
    상기 제 2 트렌치의 절연 물질은 상기 광전 변환 소자 상에 형성된 층간 절연막과 동일한 식각 선택비를 갖는 이미지 센서의 제조 방법.
  5. 제 2항에 있어서,
    상기 제 2 트렌치의 절연 물질은 상기 반도체 기판에 대하여 식각 선택비가 낮은 이미지 센서의 제조 방법.
  6. 제 4항 또는 제 5항에 있어서,
    상기 절연 물질은 산화막인 이미지 센서의 제조 방법.
  7. 제 2항에 있어서,
    상기 제 2 트렌치의 깊이를 400 내지 500 Å로 형성하는 이미지 센서의 제조 방법.
  8. 제 1항에 있어서,
    상기 연마된 반도체 기판의 이면의 상기 얼라인먼트 키로 이용하는 것은
    상기 연마된 반도체 기판의 이면 전면에 상기 스크라이브 레인 영역을 오픈하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여 상기 연마된 반도체 기판의 이면을 식각하여, 상기 얼라인먼트 키가 드러나도록 하는 것을 포함하는 이미지 센서의 제조 방법.
  9. 제 1항에 있어서,
    상기 마이크로 렌즈를 형성하기 전에, 상기 광전 변환 소자에 대응되는 위치에 컬러 필터를 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
  10. 반도체 기판의 액티브 픽셀 센서 영역 내에 소자 분리 영역을, 상기 반도체 기판의 스크라이브 레인 영역 내에 얼라인먼트 키를 형성하되, 상기 얼라인먼트 키는 상기 소자 분리 영역과 같거나 얕은 깊이로 형성하고,
    상기 액티브 픽셀 센서 영역 내에 광전 변환 소자를 형성하고,
    상기 액티브 픽셀 센서 영역 상의 층간 절연막 내에 다층 배선을 형성하고,
    상기 반도체 기판의 이면을 연마하고,
    상기 연마된 반도체 기판의 이면 전면에 상기 스크라이브 레인 영역을 오픈하는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여 상기 연마된 반도체 기판의 이면을 식각하여 상기 얼라인먼트 키가 드러나도록 하고,
    상기 얼라인먼트 키를 이용하여, 상기 연마된 반도체 기판의 이면에 상기 광전 변환 소자에 대응되는 위치에 마이크로 렌즈를 형성하는 것을 포함하는 이미지 센서의 제조 방법.
  11. 제 10항에 있어서,
    상기 소자 분리 영역과 상기 얼라인먼트 키를 형성하는 것은,
    상기 액티브 픽셀 센서 영역 내에는 제 1 트렌치를, 상기 스크라이브 레인 영역 내에는 제 2 트렌치를 형성하고,
    절연 물질로 상기 제 1 및 제 2 트렌치를 각각 매립하는 것을 포함하는 이미지 센서의 제조 방법.
  12. 제 11항에 있어서,
    상기 제 1 및 제 2 트렌치는 동시에 형성되는 이미지 센서의 제조 방법.
  13. 제 11항에 있어서,
    상기 제 2 트렌치의 절연 물질은 상기 광전 변환 소자 상에 형성된 층간 절연막과 동일한 식각 선택비를 갖는 이미지 센서의 제조 방법.
  14. 제 11항에 있어서,
    상기 제 2 트렌치의 절연 물질은 상기 반도체 기판에 대하여 식각 선택비가 낮은 이미지 센서의 제조 방법.
  15. 제 13항 또는 제 14항에 있어서,
    상기 절연 물질은 산화막인 이미지 센서의 제조 방법.
  16. 제 11항에 있어서,
    상기 제 2 트렌치의 깊이를 400 내지 500 Å로 형성하는 이미지 센서의 제조 방법.
  17. 제 11항에 있어서,
    상기 마이크로 렌즈를 형성하기 전에, 상기 광전 변환 소자에 대응되는 위치에 컬러 필터를 형성하는 것을 더 포함하는 이미지 센서의 제조 방법.
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