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KR100772835B1 - 에어갭을 포함하는 반도체 소자 및 그 제조방법 - Google Patents

에어갭을 포함하는 반도체 소자 및 그 제조방법 Download PDF

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KR100772835B1
KR100772835B1 KR1020060065591A KR20060065591A KR100772835B1 KR 100772835 B1 KR100772835 B1 KR 100772835B1 KR 1020060065591 A KR1020060065591 A KR 1020060065591A KR 20060065591 A KR20060065591 A KR 20060065591A KR 100772835 B1 KR100772835 B1 KR 100772835B1
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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 자세하게는 에어갭을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 에어갭을 포함하는 반도체소자는 복수의 트렌치를 포함하며 기판상에 형성되는 제1 층간절연층;과, 상기 트렌치 일부에 소정의 금속이 매립된 금속배선;과, 상기 금속이 매립되지않은 트렌치로서 상기 금속배선에 인접하여 형성되는 에어갭;과, 복수의 작은 홀을 가지며 상기 제1 층간절연층, 상기 금속배선 및 상기 에어갭 상에 형성되는 식각저지막; 및 상기 식각저지막을 포함하는 기판상에 형성되는 제2 층간절연층;을 포함하는 것을 특징으로 한다.
본 발명에 따른 에어갭을 포함하는 반도체 소자는 에어갭이 있으면서도 구조적으로 안정한 저유전율의 층간절연층을 가지는 효과가 있다.
층간절연층, 금속배선, 에어갭

Description

에어갭을 포함하는 반도체 소자 및 그 제조방법{A semiconductor device comprising air gap and the manufacturing method thereof}
도 1은 본 발명의 실시예에 따른 에어갭을 포함하는 반도체 소자의 단면도이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 에어갭을 포함하는 반도체 소자의 제조공정의 단면도이다.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 제1 층간절연층
140: 금속배선 150: 식각저지막
160: 에어갭 170: 제2 층간절연층
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 자세하게는 에어갭을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 배선 사이의 간격이 미세해지고 있다. 한편, 이러한 배선들 사이의 절연을 위하여 사용되는 절연물질의 높은 유전상수(K)로 인 하여 배선 사이의 캐패시턴스가 증가되어 신호지연(RC-Delay) 현상이 발생됨으로써 소자의 특성이 저하된다.
소자의 크기가 작아지면서 금속과 금속을 격리 시켜주는 층간절연층(Inter Layer Dielectric : ILD)의 두께가 얇아지고 있다. 하지만 층간절연층의 두께가 얇아지면서 상부 금속과 하부 금속간의 간섭이 일어나거나, 층간절연층의 유전율이 높을 경우에는 층간절연층과 금속층 상/하부 사이에 자연적으로 캐패시터가 형성이 된다. 따라서 근래에 들어서는 금속간의 층간절연층의 유전율을 낮추기 위해서 여러가지 신물질과 새로운 공정 방법들이 연구되고 있다.
한편, 배선 사이의 캐패시턴스를 낮추기 위하여, 유전상수가 낮은 에어갭(air gap)을 이용하여 배선사이를 절연시키는 기술(Solid State Technology 1999 February Page 51 ' Air Gap Lower k of interconnect dielectrics')이 제시되었다.
종래의 에어갭을 형성방법으로는 금속 및 층간절연층을 형성한 후 습식식각에 의해 층간절연층을 모두 제거하는 방법, 탄소 계열의 층간절연층을 열처리 또는 애싱 방법을 이용하여 제거하는 방법, PECVD(plasma enhanced chemical vapor deposition)법의 증착 파라미터를 조절하여 오버행을 극대화함으로써 층간 절연층 사이의 보이드를 형성하여 에어갭을 만드는 방법 등이 있다.
그러나, 종래의 에어갭 형성 방법에 있어서, 습식식각이나 열처리 또는 애싱 방법에 의하여 층간 절연층을 모두 제거하는 경우, 후속되는 공정에서 에어갭 상의 절연막 또는 도전막이 주저앉아 고집적 반도체 소자는 구조적으로 안정성이 떨어지 는 문제점이 있다.
또한, PECVD법의 오버행을 조절하여 보이드를 형성하는 방법은 유전율이 4.3 이상인 PECVD막에 의해 유전율 감소 효과가 떨어지는 문제점이 있었다.
본 발명은 에어갭이 있으면서도 구조적으로 안정한 저유전율의 층간절연층을 가지는 반도체소자를 제공함에 목적이 있다.
또한, 본 발명은 층간절연층에 에어갭을 형성하여 종래의 층간절연층에 비하여 낮은 유전율을 가지는 반도체 소자를 제조하는 데 본 발명의 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 에어갭을 포함하는 반도체소자는 복수의 트렌치를 포함하며 기판상에 형성되는 제1 층간절연층;과, 상기 트렌치 일부에 소정의 금속이 매립된 금속배선;과, 상기 금속이 매립되지않은 트렌치로서 상기 금속배선에 인접하여 형성되는 에어갭;과, 복수의 작은 홀을 가지며 상기 제1 층간절연층, 상기 금속배선 및 상기 에어갭 상에 형성되는 식각저지막; 및 상기 식각저지막을 포함하는 기판상에 형성되는 제2 층간절연층;을 포함하는 것을 특징으로 한다.
또한, 상기 식각저지막은 SiN으로 형성될 수 있다.
또한, 상기 에어갭은 상기 금속배선 주위에 부분적으로 형성되어 상기 제1 층간절연층의 유전율를 낮출 수 있다.
또한, 상기 복수의 트렌치는 금속배선용 트렌치와 에어갭이 형성될 트렌치를 포함할 수 있다.
또한, 상기 식각저지막은 대략 700Å 내지 대략 1000Å일 수 있다.
또한, 상기 식각저지막에 형성되는 복수의 작은 홀은 직경을 대략 0.16㎛ 내지 대략 0.2㎛의 크기로 형성될 수 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 에어갭을 포함하는 반도체 소자의 제조방법은 기판상에 제1 층간절연층을 형성하고 상기 제1 층간절연층을 식각하여 복수의 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 기판상에 제1 감광막을 형성하고 상기 트렌치 중 금속배선을 형성하기 위한 트렌치의 감광막만을 노광 및 현상하여 금속배선용 트렌치를 형성하는 단계와, 상기 금속배선용 트렌치에 금속을 매립하고 상기 금속과 제1 감광막을 상기 제1 층간절연층이 노출될 때까지 평탄화하여 금속배선을 형성하는 단계와, 상기 금속배선과 제1 감광막 상에 식각저지막과 제2 감광막을 순차적으로 형성하고 상기 금속배선상의 식각저지막 외의 식각저지막을 일부 노출시키는 복수의 작은 제2 감광막패턴을 형성하는 단계와, 상기 제2 감광막패턴을 식각마스크로 하여 상기 식각저지막을 식각하여 복수의 작은 홀을 상기 식각마스크 내에 형성하여 상기 제1 감광막을 노출시키는 단계와, 상기 식각저지막 밑에 존재하는 제1 감광막을 제거함으로써 상기 제1 층간절연층 사이에 에어갭을 형성하는 단계 및 상기 식각저지막을 포함하는 기판상에 제2 층간절연층을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 식각저지막을 형성하는 단계는 SiN를 이용하여 형성할 수 있다.
또한, 상기 에어갭을 형성하는 단계는 상기 식각저지막의 복수의 작은 홀을 통하여 애싱액을 공급함으로써 상기 제1 감광막을 제거할 수 있다.
또한, 상기 제1 층간절연층을 식각하여 복수의 트렌치를 형성하는 단계는 소정의 금속배선용 트렌치 외에 에어갭이 형성될 트렌치를 포함하여 형성할 수 있다.
또한, 상기 식각저지막을 식각하여 복수의 작은 홀을 형성하는 단계는 RIE를 이용하여 상기 식각저지막을 식각함으로써 상기 식각저지막에 밀(dense)하고 작은 복수의 홀을 형성할 수 있다.
이와 같은 본 발명에 의하면 에어갭이 있으면서도 구조적으로 안정한 저유전율의 층간절연층을 가지는 장점과, 부분적인 에어갭(air gap)을 형성하여 층간절연층의 유전률을 낮출 수 있어 신호지연(RC delay) 극복에 기여할 수 있는 장점이 있다.
이하, 본 발명에 따른 에어갭을 포함하는 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1는 본 발명의 실시예에 따른 에어갭을 포함하는 반도체 소자의 단면도이다.
본 발명의 실시예에 따른 에어갭을 포함하는 반도체 소자는 기판(110)상에 형성되는 제1 층간절연층(120)과, 금속배선(140)과, 에어갭(160)과, 식각저지막(150)과, 제2 층간절연층(170)을 포함할 수 있다.
우선, 기판(110)상에 형성되는 제1 층간절연층(120)은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, 그리고 TEOS 를 이용한 BPSG,　 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass) 등을 사용할 수 있다.
다음으로, 상기 금속배선(140)은 상기 트렌치 중 금속이 증착된 금속배선으로서, 상기 금속배선(140)은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그룹으로부터 선택된 어느 하나를 사용할 수 있다.
다음으로, 상기 에어갭(160)은 상기 잔여 트렌치로서 금속배선(140)에 인접하여 상기 제1 층간절연층(120) 내에 형성될 수 있다.
또한, 상기 에어갭(160)은 상기 금속배선(140) 주위의 제1 층간절연층(120) 사이에 부분적으로 형성되어 상기 제1 층간절연층(120)의 유전율을 낮추는 것을 특징으로 한다.
다음으로, 식각저지막(150)은 상기 에어갭(160)이 존재하는 위치에는 복수의 작은 홀(H)을 가지며 상기 제1 층간절연층(120), 금속배선(140) 및 에어갭(160) 상에 형성될 수 있다.
즉, 상기 식각저지막(150)이 상기 제1 층간절연층(120), 금속배선(140) 상에 안정적으로 미세한 홀을 가지며 형성됨으로써 상기 에어갭(160)은 안정적인 구조로 제1 층간절연층(120) 내에 형성될 수 있다.
또한, 상기 복수의 작은 홀을 가지는 식각저지막(150)에서 상기 복수의 작은 홀(H)은 직경이 대략 0.16~0.2㎛의 크기인 홀일 수 있다. 이로써, 상기 식각저지막(150)을 형성되는 복수의 작은 홀은 RIE를 이용하여 상기 식각저지막(150)을 식 각함으로써 상기 식각저지막(150)에 덴스(밀한)(dense) 홀을 형성할 수 있다.
또한, 상기 식각저지막(150)의 두께는 대략 700~1000Å일 수 있다. 상기 식각저지막(150)은 상기 두께정도의 두께를 지님으로써 상기 에어갭(160)을 안정적으로 유지할 수 있는 기능을 한다.
또한, 상기 식각저지막(150)은 SiN 또는 SiON 막을 이용하여 형성될 수 있다.
다음으로, 상기 제2 층간절연층(170)은 상기 식각저지막(150)을 포함하는 기판(110)상에 형성될 수 있다.
이상에서 설명한 본 발명에 따른 에어갭을 포함하는 반도체 소자는 에어갭이 있으면서도 구조적으로 안정한 저유전율의 층간절연층을 가지는 효과가 있다.
또한, 본 발명에 따른 에어갭을 포함하는 반도체 소자는 부분적인 에어갭(air gap)을 형성하여 층간의 k value를 낮출 수 있어 Rc delay 극복에 기여할 수 있는 효과가 있다.
이하, 본 발명의 실시예에 따른 에어갭을 포함하는 반도체 소자의 제조공정을 설명하기로 한다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 제조공정의 단면도이다.
우선, 도 2에 도시된 바와 같이, 기판(110)상에 제1 층간절연층(120)을 형성한다. 상기 제1 층간절연층(120)은 TEOS-CVD, PECVD(Plasma Enhanced Chemical Vapor Deposition)-SiO2, PECVD-SiON, 그리고 TEOS를 이용한 BPSG,　 실렌가스(silane gas, SiH4)를 이용하여 도핑 된 CVD- SiO2 막, 인(P)으로 도핑 된 CVD-PSG(phospho silicate glass) 등을 사용할 수 있다.
다음으로, 상기 제1 층간절연층(120) 상에 복수의 트렌치 제1 감광막 패턴(210)을 형성한다.
이때, 상기 제1 층간절연층(120) 상에 복수의 트렌치 제1 감광막 패턴(210)을 형성하는 단계는 금속배선용 트렌치 패턴 이외에 에어갭이 형성될 트렌치 패턴을 포함하여 형성하는 것을 특징으로 한다.
다음으로, 도 3에 도시된 바와 같이, 상기 제1 감광막 팬턴(210)을 식각마스크로 하여 상기 제1 층간절연층(120)을 식각하여 복수의 트렌치를 형성한다.
다음으로, 도 4에 도시된 바와 같이, 상기 트렌치를 포함하는 기판(110)상에 제2 감광막(130)을 증착한다.
다음으로, 도 4 및 도 5에 도시된 바와 같이, 상기 트렌치 중 금속배선을 형성하기 위한 트렌치의 제2 감광막(130)을 소정의 마스크(220)를 이용하여 노광 및 현상하여 금속배선용 트렌치(250)를 형성한다.
다음으로, 도 6에 도시된 바와 같이, 상기 금속배선용 트렌치(250)에 금속을 증착하여 금속배선(140)을 형성한다. 그 다음으로, 상기 금속배선(140)과 제2 감광막(130)을 평탄화한다. 이때, 상기 금속배선(140)은 상기 트렌치 중 금속이 증착된 금속배선으로서, 상기 금속배선(140)은 Cu, Al, Ag, Au 또는 W으로 이루어지는 그 룹으로부터 선택된 어느 하나를 사용할 수 있다.
다음으로, 도 7에 도시된 바와 같이, 상기 금속배선(140)과 제2 감광막(130)상에 식각저지막(150)을 형성한다. 상기 식각저지막(150)은 대략 700~1000Å의 두께로 형성될 수 있다. 상기 식각저지막(150)은 상기 두께정도의 두께를 지님으로써 후술하는 에어갭(160)을 안정적으로 유지할 수 있는 기능을 한다.
또한, 상기 식각저지막(150)은 SiN 또는 SiON 막을 형성될 수 있다.
그 다음으로, 상기 금속배선(140)상의 식각저지막외의 식각저지막(150)상에 복수의 작은 홀 감광막 패턴(240)을 형성한다. 상기 복수의 작은 홀을 가지는 감광막 패턴(240)에서 상기 복수의 작은 홀(H)은 직경이 대략 0.16~ 대략0.2㎛의 크기인 홀일 수 있다.
다음으로, 도 8에 도시된 바와 같이, 상기 홀 감광막 패턴(240)을 식각마스크로 하여 상기 식각저지막(150)을 식각하여 식각저지막(150) 내에 작은 복수의 홀(H)을 형성한다.
이로써, 상기 식각저지막(150)을 형성되는 복수의 작은 홀은 RIE를 이용하여 상기 식각저지막(150)을 식각함으로써 상기 식각저지막(150)에 덴스(밀한)(dense) 홀을 형성할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 상기 식각저지막(150) 밑에 존재하는 제2 감광막(130)을 애싱하여 제거함으로써 상기 제1 층간절연층(120) 사이에 에어갭(160)를 형성한다. 상기 에어갭(160)를 형성하는 단계는 상기 식각저지막(150)의 복수의 작은 홀(H)을 통하여 애싱액을 공급함으로써 진행될 수 있다.
다음으로, 도 10에 도시된 바와 같이 상기 식각저지막(150)을 포함하는 기판(110)상에 제2 층간절연층(170)을 형성한다.
이상 설명한 본 발명에 따른 에어갭을 포함하는 반도체 소자의 제조방법은 층간절연층에 에어갭을 형성하여 종래의 층간절연층에 비하여 낮은 유전율을 가지는 반도체 소자의 제조공정을 제공하는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 에어갭을 포함하는 반도체 소자는 에어갭이 있으면서도 구조적으로 안정한 저유전율의 층간절연층을 가지는 효과가 있다.
또한, 본 발명에 따른 에어갭을 포함하는 반도체 소자는 부분적인 에어갭(air gap)을 형성하여 층간절연층의 유전률을 낮출 수 있어 신호지연(RC delay) 극복에 기여할 수 있는 효과가 있다.
또한, 본 발명에 따른 에어갭을 포함하는 반도체 소자의 제조방법은 층간절연층에 에어갭을 형성하여 종래의 층간절연층에 비하여 낮은 유전율을 가지는 반도체 소자의 제조공정을 제공하는 효과가 있다.

Claims (11)

  1. 복수의 트렌치를 포함하며 기판상에 형성되는 제1 층간절연층;
    상기 트렌치 일부에 소정의 금속이 매립된 금속배선;
    상기 금속이 매립되지않은 트렌치로서 상기 금속배선에 인접하여 형성되는 에어갭;
    복수의 작은 홀을 가지며 상기 제1 층간절연층, 상기 금속배선 및 상기 에어갭 상에 형성되는 식각저지막; 및
    상기 식각저지막을 포함하는 기판상에 형성되는 제2 층간절연층;을 포함하며,
    상기 식각저지막에 형성되는 복수의 작은 홀은 직경이 0.16㎛ 내지 0.2㎛의 크기로 형성된 것을 특징으로 하는 에어갭을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 식각저지막은
    SiN으로 형성된 것을 특징으로 하는 에어갭을 포함하는 반도체 소자.
  3. 제1 항에 있어서,
    상기 에어갭은
    상기 금속배선 주위에 부분적으로 형성되어 상기 제1 층간절연층의 유전율를 낮추는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 복수의 트렌치는
    금속배선용 트렌치와 에어갭이 형성될 트렌치를 포함하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 식각저지막은 대략 700Å 내지 대략 1000Å인 것을 특징으로 하는 에어갭을 포함하는 반도체 소자.
  6. 삭제
  7. 기판상에 제1 층간절연층을 형성하고 상기 제1 층간절연층을 식각하여 복수의 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 기판상에 제1 감광막을 형성하고 상기 트렌치 중 금속배선을 형성하기 위한 트렌치의 감광막만을 노광 및 현상하여 금속배선용 트렌치를 형성하는 단계;
    상기 금속배선용 트렌치에 금속을 매립하고 상기 금속과 제1 감광막을 상기 제1 층간절연층이 노출될 때까지 평탄화하여 금속배선을 형성하는 단계;
    상기 금속배선과 제1 감광막 상에 식각저지막과 제2 감광막을 순차적으로 형성하고 상기 금속배선상의 식각저지막 외의 식각저지막을 일부 노출시키는 복수의 작은 제2 감광막패턴을 형성하는 단계;
    상기 제2 감광막패턴을 식각마스크로 하여 상기 식각저지막을 식각하여 복수의 작은 홀을 상기 식각마스크 내에 형성하여 상기 제1 감광막을 노출시키는 단계;
    상기 식각저지막 밑에 존재하는 제1 감광막을 제거함으로써 상기 제1 층간절연층 사이에 에어갭을 형성하는 단계; 및
    상기 식각저지막을 포함하는 기판상에 제2 층간절연층을 형성하는 단계;를 포함하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 식각저지막을 형성하는 단계는
    SiN를 이용하여 형성하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자의 제조방법.
  9. 제7 항에 있어서,
    상기 에어갭을 형성하는 단계는
    상기 식각저지막의 복수의 작은 홀을 통하여 애싱액을 공급함으로써 상기 제1 감광막을 제거하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자의 제조방법.
  10. 제7 항에 있어서,
    상기 제1 층간절연층을 식각하여 복수의 트렌치를 형성하는 단계는
    소정의 금속배선용 트렌치 외에 에어갭이 형성될 트렌치를 포함하여 형성하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자의 제조방법.
  11. 제7 항에 있어서,
    상기 식각저지막을 식각하여 복수의 작은 홀을 형성하는 단계는
    RIE를 이용하여 상기 식각저지막을 식각함으로써 상기 식각저지막에 밀(dense)하고 작은 복수의 홀을 형성하는 것을 특징으로 하는 에어갭을 포함하는 반도체 소자의 제조방법.
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