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KR100735920B1 - Device test apparatus and method, and its interface apparatus - Google Patents

Device test apparatus and method, and its interface apparatus Download PDF

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KR100735920B1
KR100735920B1 KR1020050131939A KR20050131939A KR100735920B1 KR 100735920 B1 KR100735920 B1 KR 100735920B1 KR 1020050131939 A KR1020050131939 A KR 1020050131939A KR 20050131939 A KR20050131939 A KR 20050131939A KR 100735920 B1 KR100735920 B1 KR 100735920B1
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test
signal
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speed
device under
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양인수
전병환
유호선
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삼성전자주식회사
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Abstract

본 발명은 디바이스 테스트 장치 및 방법과 그 인터페이스 장치에 관한 것으로서, 상기 디바이스 테스트 장치는, 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 상기 피시험 디바이스의 테스트 파형을 발생하는 메인 프레임부와; 상기 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부와; 상기 헤드부와 상기 퍼포먼스 보드부 사이에 개재되어 상기 피시험 디바이스의 동작 속도에 따라 상기 테스트 신호 및 상기 테스트 결과 신호의 전송 속도를 변화시키는 인터페이스부를 포함한다. 이에 의하여, 낮은 비용으로 고속의 테스트를 수행할 수 있다.The present invention relates to a device test apparatus and a method and an interface apparatus, the device test apparatus comprising: a performance board unit mounted with a device under test and performing input / output of a signal to the device under test; A main frame portion generating a test waveform of the device under test; A head unit which transmits a test signal based on the test waveform to the performance board unit and receives a test result signal transmitted from the performance board unit in response to the test signal; An interface unit interposed between the head unit and the performance board unit to change transmission speeds of the test signal and the test result signal according to an operation speed of the device under test. This makes it possible to perform a high speed test at low cost.

Description

디바이스 테스트 장치 및 방법과, 그 인터페이스 장치{DEVICE TEST APPARATUS AND METHOD, AND INTERFACE APPARATUS THEREOF}DEVICE TEST APPARATUS AND METHOD, AND INTERFACE APPARATUS THEREOF

도 1은 종래의 디바이스 테스트 장치의 구성을 도시한 블록도이며,1 is a block diagram showing the configuration of a conventional device test apparatus,

도 2는 본 발명의 일실시예에 의한 디바이스 테스트 장치의 구성을 도시한 블록도이며,2 is a block diagram showing the configuration of a device test apparatus according to an embodiment of the present invention;

도 3은 본 발명의 일실시예에 의한 디바이스 테스트 장치의 동작을 도시한 흐름도이다.3 is a flowchart illustrating an operation of a device test apparatus according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

20 : 디바이스 테스트 장치 21 : 메인 프레임부20: device test apparatus 21: main frame portion

22 : 헤드부 23 : 퍼포먼스 보드부22: head portion 23: performance board portion

24 : 피시험 디바이스 25 : 인터페이스부24: device under test 25: interface unit

251 : 제1입출력부 252 : 제2입출력부251: first input and output unit 252: second input and output unit

252a : 주파수 체배부 253 : 데이터 버퍼부252a: frequency multiplication unit 253: data buffer unit

254 : 주파수 분주부 255 : 스트로브 발생부254: frequency divider 255: strobe generator

256 : 스큐 조정부 257 : 제어부256: skew adjustment unit 257: control unit

본 발명은 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치에 관한 것이다. 더욱 상세하게는, 본 발명은 낮은 비용으로 고속의 테스트를 수행할 수 있는 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치에 관한 것이다.The present invention relates to a device test apparatus and method, and an interface apparatus thereof. More specifically, the present invention relates to a device test apparatus and method and an interface apparatus thereof capable of performing a high speed test at low cost.

도 1은 종래의 디바이스 테스트 장치(10)의 구성을 도시한 블록도이다. 디바이스 테스트 장치(10)는, 예컨대, 피시험 디바이스인 DDR SDRAM(double-data-rate synchronous dynamic random access memory)과 같은 메모리를 테스트하는 메모리 테스트 장치일 수 있다. 디바이스 테스트 장치(10)는, 도 1에 도시된 바와 같이, 프로그램된 동작에 의해 테스트 논리를 발생시키고 원하는 테스트 파형을 생성하는 메인 프레임부(main frame, 11)와, 생성된 테스트 파형을 테스트할 디바이스(이하 ＂DUT(Device Under Test)＂라고도 함, 14)에 인가하고 DUT에서 출력되는 데이터를 전송 받는 헤드부(head, 12)와, DUT(14)가 장착되는 퍼포먼스 보드부(performance board, 13)를 구비한다. 메인 프레임부(11)는 테스트 제어부(111), 펄스 출력부(112), 테스트 패턴 출력부(113) 및 파형 발생부(114)를 구비한다. 헤드부(12)는 구동부(121), 비교부(122) 및 DC측정부(123)를 구비한다.1 is a block diagram showing the configuration of a conventional device test apparatus 10. The device test apparatus 10 may be, for example, a memory test apparatus that tests a memory such as a double-data-rate synchronous dynamic random access memory (DDR SDRAM) which is a device under test. The device test apparatus 10 may test the generated test waveforms with a main frame 11 which generates test logic and generates a desired test waveform by a programmed operation, as shown in FIG. 1. A head 12 that is applied to a device (hereinafter also referred to as “DUT (Device Under Test)” 14) and receives data output from the DUT, and a performance board unit on which the DUT 14 is mounted 13). The main frame unit 11 includes a test control unit 111, a pulse output unit 112, a test pattern output unit 113, and a waveform generator 114. The head unit 12 includes a driver 121, a comparator 122, and a DC measuring unit 123.

디바이스(14)가 메모리인 경우, 통상적으로, 메모리가 올바르게 동작하는지 여부를 테스트하기 위해서는 크게 3가지 테스트가 수행될 수 있는데, 이는 구체적으로, 메모리의 DC특성 테스트와, 메모리 셀의 결함이 있는지 여부에 대한 테스트, 메모리가 실제와 같은 동작속도로 구동하는지 여부에 대한 테스트(이하, ＂At-Speed Test＂라고도 함)를 포함한다.In the case where the device 14 is a memory, three tests can be generally performed to test whether the memory is operating correctly, specifically, the DC characteristic test of the memory and whether the memory cell is defective. It also includes a test for, and a test for whether the memory is running at the actual speed (hereinafter referred to as the "At-Speed Test").

DUT(14)의 DC특성을 테스트 하는 경우, 헤드부(12)의 DC측정부(123)는 DUT(14)의 DC특성을 테스트 하고 그 결과를 메인 프레임부(11)에 전송하며, 메인 프레임부(11)는 그 결과에 기초하여 DUT(14)의 양부를 판정한다.When the DC characteristic of the DUT 14 is tested, the DC measuring unit 123 of the head unit 12 tests the DC characteristic of the DUT 14 and transmits the result to the main frame unit 11. The unit 11 determines whether the DUT 14 is successful based on the result.

메모리 셀의 결함이 있는지 여부에 대한 테스트 및 At-Speed Test는 다음과 같이 테스트 되어 진다. 즉, 디바이스 테스트 장치(10)는 원하는 테스트 파형(이하, ＂테스트 데이터＂라고도 함)을 DUT(14)인 메모리의 특정 주소에 인가한 후, 그 특정 주소에 저장된 데이터를 다시 읽어 내어, 그 읽어낸 데이터가 올바른지 확인한다. 만일, DUT(14)에 결함이 있다면, DUT(14)에 인가한 테스트 데이터와 DUT(14)로부터 읽어낸 데이터가 다르게 되며, 디바이스 테스트 장치(10)는 당해 DUT(14)를 불량으로 판정한다.The test for the presence of a defective memory cell and the At-Speed Test are performed as follows. That is, the device test apparatus 10 applies a desired test waveform (hereinafter, also referred to as "test data") to a specific address of the memory that is the DUT 14, and then reads back the data stored at the specific address and reads it. Check that the data you have produced is correct. If the DUT 14 is defective, the test data applied to the DUT 14 and the data read from the DUT 14 are different, and the device test apparatus 10 determines the DUT 14 as defective. .

디바이스 테스트 장치(10)는 다음과 순서로 DUT(14)에 테스트 파형을 인가한다. 메인 프레임부(11)의 테스트 제어부(111)는 미리 프로그램되어진 테스트 파형 목적 프로그램을 테스트 패턴 출력부(113)에 보낸다. 테스트 패턴 출력부(113)는 목적 프로그램에 프로그램되어진 순서에 따라 논리 데이터를 발생시킨다. 테스트 제어부(111)는 DUT(14)가 동작하는 파형을 만들기 위해 테스트 패턴 출력부(113)에서 만든 논리 데이터를 원하는 테스트 파형으로 정형(formatting)하여 출력하도록 파형 발생부(114)를 제어한다. 한편, 테스트 제어부(111)는 이와 같은 테스트 파형의 출력에 대응하는 펄스를 발생하도록 펄스 출력부(112)를 제어한다.The device test apparatus 10 applies a test waveform to the DUT 14 in the following order. The test control unit 111 of the main frame unit 11 sends a test waveform target program that is preprogrammed to the test pattern output unit 113. The test pattern output unit 113 generates logical data in the order programmed in the target program. The test controller 111 controls the waveform generator 114 to format and output logical data generated by the test pattern output unit 113 to a desired test waveform to produce a waveform in which the DUT 14 operates. Meanwhile, the test control unit 111 controls the pulse output unit 112 to generate a pulse corresponding to the output of the test waveform.

헤드부(12)의 구동부(121)는 정형된 테스트 파형을 입력 받아, 테스트 파형이 DUT(14)가 실제로 구동될 수 있는 충분한 전류 레벨을 가지도록 드라이브하여 퍼포먼스 보드부(13)를 통해 DUT(14)에 전달한다.The driving unit 121 of the head unit 12 receives a shaped test waveform, drives the test waveform to have a sufficient current level at which the DUT 14 can actually be driven, and then drives the DUT (through the performance board unit 13). 14) to pass.

디바이스 테스트 장치(10)는 다음과 순서로 DUT(14)로부터 테스트 결과에 의한 데이터(이하, ＂테스트 결과 신호＂ 또는 ＂테스트 결과 데이터＂라고도 함)를 읽어 들인다. 헤드부(12)의 비교부(122)는 DUT(14)로부터 출력된 테스트 결과 데이터를 퍼포먼스 보드부(13)를 통해 전달 받아, 테스트 결과 데이터의 레벨을 측정하여 메인 프레임부(11)에 전송한다. 메인 프레임부(11)는 최초에 발생하였던 테스트 파형과 전송된 테스트 결과 데이터를 비교하여 DUT(14)의 양부를 판정한다.The device test apparatus 10 reads data according to a test result (hereinafter also referred to as "test result signal" or "test result data") from the DUT 14 in the following order. The comparison unit 122 of the head unit 12 receives the test result data output from the DUT 14 through the performance board unit 13, measures the level of the test result data, and transmits the test result data to the main frame unit 11. do. The main frame unit 11 compares the test waveform that occurred first with the transmitted test result data to determine whether the DUT 14 is in good condition.

그런데, 이와 같은 DUT(14)의 테스트 중 At-Speed Test의 경우, 메인 프레임부(11)의 테스트 패턴 출력부(113) 및 파형 발생부(114)와, 헤드부(12)의 구동부(121) 및 비교부(122)와, 퍼포먼스 보드부(13)가 ＂At-Speed＂, 즉, DUT(14)의 실제 동작 속도로 동작을 해야 올바른 테스트가 이루어진다.However, in the case of the At-Speed Test during the test of the DUT 14, the test pattern output unit 113 and the waveform generator 114 of the main frame unit 11, and the drive unit 121 of the head 12 And the comparison unit 122 and the performance board unit 13 operate at the “At-Speed”, that is, the actual operating speed of the DUT 14, so that the correct test is performed.

따라서 메모리의 세대가 DDR(200MHz), DDR2(400MHz), DDR3(800MHz) 등으로 점차 빠른 속도로 발전해감에 따라 디바이스 테스트 장치(10)의 동작 속도도 그에 따라 증가되어야 할 필요가 있다. 그러나 디바이스 테스트 장치(10)는 통상적으로 특성이 각각 다른 복수의 종류의 DUT(14)를 테스트하는 구조로 설계되어 있기 때문에, 메인 프레임부(11)와 헤드부(12)를 바꾸는 것은 용이하지 않다. 고속의 디바이스 테스트 장치(10)는 오랜 개발 기간과 높은 비용을 지불하여야 실현이 가능하다. 또한 메인 프레임부(11)와 헤드부(12)의 구조적으로 교체가 불가능하게 설계된 경우도 있다.Therefore, as the generation of memory is rapidly developing to DDR (200MHz), DDR2 (400MHz), DDR3 (800MHz), etc., the operation speed of the device test apparatus 10 needs to be increased accordingly. However, since the device test apparatus 10 is typically designed to test a plurality of types of DUTs 14 having different characteristics, it is not easy to change the main frame portion 11 and the head portion 12. . The high speed device test apparatus 10 can be realized by paying a long development period and a high cost. In addition, in some cases, the main frame part 11 and the head part 12 are not designed to be structurally replaceable.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 낮은 비용으로 고속의 테스트를 수행할 수 있는 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a device test apparatus and method capable of performing a high speed test at a low cost, and an interface device thereof.

상기 목적을 달성하기 위하여, 본 발명은, 디바이스 테스트 장치에 있어서, 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 상기 피시험 디바이스의 테스트 파형을 발생하는 메인 프레임부와; 상기 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부와; 상기 헤드부와 상기 퍼포먼스 보드부 사이에 개재되어 상기 피시험 디바이스의 동작 속도에 따라 상기 테스트 신호 및 상기 테스트 결과 신호의 전송 속도를 변화시키는 인터페이스부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치를 제공한다.In order to achieve the above object, the present invention provides a device test apparatus, comprising: a performance board unit mounted with a device under test and performing input / output of a signal to the device under test; A main frame portion generating a test waveform of the device under test; A head unit which transmits a test signal based on the test waveform to the performance board unit and receives a test result signal transmitted from the performance board unit in response to the test signal; And an interface unit interposed between the head unit and the performance board unit to change transmission speeds of the test signal and the test result signal in accordance with an operation speed of the device under test.

상기 인터페이스부는 상기 테스트 신호의 전송 속도를 증가시키고, 상기 테스트 결과 신호의 전송 속도를 감소시킬 수 있다.The interface unit may increase the transmission rate of the test signal and reduce the transmission rate of the test result signal.

상기 인터페이스부는, 상기 헤드부와의 신호 전송을 인터페이스하는 제1입출력부와; 상기 퍼포먼스 보드부와의 신호 전송을 인터페이스하는 제2입출력부를 포함할 수 있다. 상기 인터페이스부는, 상기 테스트 신호의 주파수를 체배하는 주파수 체배부와; 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 체배부를 제어하는 제어부를 포함할 수 있다.The interface unit includes a first input and output unit for interfacing the signal transmission with the head unit; And a second input / output unit for interfacing the signal transmission with the performance board unit. The interface unit may include: a frequency multiplier that multiplies the frequency of the test signal; And a controller configured to control the frequency multiplier based on an operating speed of the device under test.

상기 인터페이스부는, 상기 테스트 결과 신호의 주파수를 분주하는 주파수 분주부를 더 포함하며, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 분주부를 제어할 수 있다.The interface unit may further include a frequency divider configured to divide the frequency of the test result signal, and the controller may control the frequency divider based on an operating speed of the device under test.

상기 인터페이스부는, 상기 테스트 결과 신호의 데이터가 저장되는 데이터 버퍼부를 포함할 수 있다. 상기 인터페이스부는, 스트로브 신호를 발생하는 스트로브 발생부를 더 포함하며, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 대응하는 상기 스트로브 신호를 발생하도록 상기 스트로브 발생부를 제어할 수 있다.The interface unit may include a data buffer unit in which data of the test result signal is stored. The interface unit may further include a strobe generator that generates a strobe signal, and the controller may control the strobe generator to generate the strobe signal corresponding to the operation speed of the device under test.

상기 인터페이스부는, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐(skew)를 조정하는 스큐 조정부를 포함할 수 있다. 상기 피시험 디바이스는 DDR SDRAM(double-data-rate synchronous dynamic random access memory)을 포함할 수 있다.The interface unit may include a skew adjusting unit that adjusts a skew of at least one of the test signal and the test result signal. The device under test may include double-data-rate synchronous dynamic random access memory (DDR SDRAM).

본 발명의 상기 목적은, 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 소정의 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부를 구비하는 디바이스 테스트 장치의 인터페이스 장치에 있어서, 상기 헤드부와의 신호 전송을 인터페이스하는 제1입출력부와; 상기 퍼포먼스 보드부와의 신호 전송을 인터페이스하는 제2입출력부와; 상기 피시험 디바이스의 동작 속도에 따라 상기 테스트 신호 및 상기 테스트 결과 신호의 전송 속도를 변화시키는 속도 변화부를 포함하는 것을 특징으로 하는 인터페이스 장치에 의해서도 달성될 수 있다.The object of the present invention is a performance board unit, which is equipped with a device under test and performs input / output of a signal to the device under test; An interface apparatus of a device test apparatus, comprising: a head unit configured to transmit a test signal based on a predetermined test waveform to the performance board unit, and receive a test result signal transmitted from the performance board unit in response to the test signal. A first input and output unit for interfacing signal transmission with the head unit; A second input / output unit which interfaces a signal transmission with the performance board unit; It can also be achieved by the interface device characterized in that it comprises a speed change unit for changing the transmission speed of the test signal and the test result signal in accordance with the operating speed of the device under test.

상기 속도 변화부는 상기 테스트 신호의 전송 속도를 증가시키고, 상기 테스트 결과 신호의 전송 속도를 감소시킬 수 있다.The speed change unit may increase a transmission speed of the test signal and reduce a transmission speed of the test result signal.

상기 속도 변화부는, 상기 테스트 신호의 주파수를 체배하는 주파수 체배부와; 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 체배부를 제어하는 제어부를 포함할 수 있다.The speed change unit includes: a frequency multiplier that multiplies the frequency of the test signal; And a controller configured to control the frequency multiplier based on an operating speed of the device under test.

상기 속도 변화부는, 상기 테스트 결과 신호의 주파수를 분주하는 주파수 분주부를 더 포함하며, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 분주부를 제어할 수 있다.The speed change unit may further include a frequency divider for dividing a frequency of the test result signal, and the controller may control the frequency divider based on an operating speed of the device under test.

상기 속도 변화부는, 상기 테스트 결과 신호의 데이터가 저장되는 데이터 버퍼부를 포함할 수 있다. 상기 속도 변화부는, 스트로브 신호를 발생하는 스트로브 발생부를 더 포함하며, 상기 제어부는, 상기 피시험 디바이스의 동작 속도에 대응하는 상기 스트로브 신호를 발생하도록 상기 스트로브 발생부를 제어할 수 있다.The speed change unit may include a data buffer unit in which data of the test result signal is stored. The speed change unit may further include a strobe generator configured to generate a strobe signal, and the controller may control the strobe generator to generate the strobe signal corresponding to the operation speed of the device under test.

상기 속도 변화부는, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐를 조정하는 스큐 조정부를 포함할 수 있다. 상기 피시험 디바이스는 DDR SDRAM을 포함할 수 있다.The speed changer may include a skew adjuster that adjusts skew of at least one of the test signal and the test result signal. The device under test may include a DDR SDRAM.

본 발명의 상기 목적은, 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 소정의 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부를 구비하는 디바이스 테스트 장치를 이용한 디바이스 테스트 방법에 있어서, 상기 헤드부로 부터 제1속도의 상기 테스트 신호를 수신하는 단계와; 상기 수신된 테스트 신호를 상기 제1속도와는 다른 제2속도로 상기 퍼포먼스 보드부에 전송하는 단계와; 상기 퍼포먼스 보드부로부터 상기 제2속도로 상기 테스트 결과 신호를 수신하는 단계와; 상기 수신된 테스트 결과 신호를 상기 제1속도로 상기 헤드부에 전송하는 단계를 포함하는 것을 특징으로 하는 디바이스 테스트 방법에 의해서도 달성될 수 있다.The object of the present invention is a performance board unit, which is equipped with a device under test and performs input / output of a signal to the device under test; A device test method using a device test apparatus comprising a head unit for transmitting a test signal based on a predetermined test waveform to the performance board unit and receiving a test result signal transmitted from the performance board unit in response to the test signal. Receiving the test signal at a first speed from the head portion; Transmitting the received test signal to the performance board unit at a second speed different from the first speed; Receiving the test result signal at the second speed from the performance board unit; And transmitting the received test result signal to the head unit at the first speed.

상기 제2속도는 상기 제1속도보다 빠를 수 있다.The second speed may be faster than the first speed.

상기 테스트 신호를 상기 퍼포먼스 보드부에 전송하는 단계는, 상기 피시험 디바이스의 동작 속도에 기초하여 상기 테스트 신호의 주파수를 체배하는 단계를 포함할 수 있다. 상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는, 상기 피시험 디바이스의 동작 속도에 기초하여 상기 테스트 결과 신호의 주파수를 분주할 수 있다.The transmitting of the test signal to the performance board unit may include multiplying a frequency of the test signal based on an operating speed of the device under test. The transmitting of the test result signal to the head unit may divide the frequency of the test result signal based on an operating speed of the device under test.

상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는, 상기 테스트 결과 신호의 데이터를 저장하는 단계를 포함할 수 있다. 상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는, 상기 피시험 디바이스의 동작 속도에 따라 스트로브 신호를 발생하는 단계와; 상기 스트로브 신호에 따라 상기 퍼포먼스 보드부로부터 상기 테스트 결과 신호를 수신하는 단계를 포함할 수 있다.The transmitting of the test result signal to the head unit may include storing data of the test result signal. The transmitting of the test result signal to the head unit includes: generating a strobe signal according to an operating speed of the device under test; And receiving the test result signal from the performance board unit according to the strobe signal.

상기 디바이스 테스트 방법은, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐를 조정하는 단계를 더 포함할 수 있다. 상기 피시험 디바이스는 DDR SDRAM을 포함할 수 있다.The device test method may further include adjusting a skew of at least one of the test signal and the test result signal. The device under test may include a DDR SDRAM.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 관하여 상세히 설명한다. 도 2는 본 발명의 일실시예에 의한 디바이스 테스트 장치(20)의 구성을 도시한 블록도이다. 디바이스 테스트 장치(20)는 메인 프레임부(21)와, 헤드부(22)와, 퍼포먼스 보드부(23)와, 인터페이스부(25)를 포함한다. 디바이스 테스트 장치(20)는, 예컨대, DDR SDRAM(double-data-rate synchronous dynamic random access memory)과 같은 메모리를 테스트하는 메모리 테스트 장치일 수 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. 2 is a block diagram showing the configuration of the device test apparatus 20 according to an embodiment of the present invention. The device test apparatus 20 includes a main frame portion 21, a head portion 22, a performance board portion 23, and an interface portion 25. The device test apparatus 20 may be, for example, a memory test apparatus that tests a memory such as a double-data-rate synchronous dynamic random access memory (DDR SDRAM).

메인 프레임부(21)는 피시험 디바이스인 DUT(24)에 원하는 테스트 파형을 발생하고, DUT(24)로부터의 테스트 결과 신호에 기초하여 DUT(24)의 양부를 판정한다. 본 실시예의 메인 프레임부(21)는 도 1에 도시된 메인 프레임부(11)와 유사한 구성을 가진다. 즉, 메인 프레임부(21)는 테스트 제어부(111), 펄스 출력부(112), 테스트 패턴 출력부(113) 및 파형 발생부(114)를 포함할 수 있다.The main frame portion 21 generates a desired test waveform in the DUT 24 which is the device under test, and determines whether the DUT 24 is good or not based on the test result signal from the DUT 24. The main frame part 21 of this embodiment has a structure similar to the main frame part 11 shown in FIG. That is, the main frame unit 21 may include a test control unit 111, a pulse output unit 112, a test pattern output unit 113, and a waveform generator 114.

헤드부(22)는 메인 프레임부(11)로부터 전달된 테스트 파형에 기초한 테스트 신호를 퍼포먼스 보드부(23)에 전송하고, 테스트 신호에 대응하여 퍼포먼스 보드부(23)로부터 전송된 테스트 결과 신호를 수신하여 메인 프레임부(11)에 전달한다. 본 실시예의 테스트 신호는 테스트 파형이 DUT(24)가 실제로 구동될 수 있는 충분한 전류 레벨을 가지도록 드라이브된 신호이다. 본 실시예의 헤드부(22)는 도 1에 도시된 헤드부(12)와 유사한 구성을 가진다. 즉, 헤드부(22)는 구동부(121), 비교부(122) 및 DC측정부(123)를 포함할 수 있다. 본 실시예의 테스트 신호는, 예컨대 DUT(24)가 DDR SDRAM인 경우, 클록(CLK), 주소(ADDR), 데이터(DQs), 제어신호(/RAS, /CAS, DQS) 등을 포함한다.The head unit 22 transmits a test signal based on the test waveform transmitted from the main frame unit 11 to the performance board unit 23, and transmits a test result signal transmitted from the performance board unit 23 in response to the test signal. It receives and transfers it to the main frame unit 11. The test signal of this embodiment is a signal driven so that the test waveform has a sufficient current level at which the DUT 24 can actually be driven. The head portion 22 of this embodiment has a configuration similar to the head portion 12 shown in FIG. That is, the head part 22 may include a driving part 121, a comparator 122, and a DC measuring part 123. The test signal of this embodiment includes, for example, the clock CLK, the address ADDR, the data DQs, the control signals / RAS, / CAS, DQS, and the like when the DUT 24 is a DDR SDRAM.

퍼포먼스 보드부(23)는 DUT(24)가 장착되며, DUT(24)에 대한 신호의 입출력 을 수행한다.The performance board unit 23 is equipped with a DUT 24, and performs input and output of signals to the DUT 24.

인터페이스부(25)는 헤드부(22)와 퍼포먼스 보드부(23) 사이에 개재되어 테스트 신호 및 테스트 결과 신호 중 적어도 하나의 전송 속도를 변화시킨다. 인터페이스부(25)는, 도 2에 도시된 바와 같이, 제1입출력부(251)와, 제2입출력부(252)와, 데이터 버퍼부(253)와, 주파수 분주부(254)와, 스트로브 발생부(255)와, 스큐 조정부(256)와, 제어부(257)를 포함한다.The interface unit 25 is interposed between the head unit 22 and the performance board unit 23 to change the transmission speed of at least one of the test signal and the test result signal. As illustrated in FIG. 2, the interface unit 25 includes a first input / output unit 251, a second input / output unit 252, a data buffer unit 253, a frequency divider unit 254, and a strobe. It includes a generator 255, a skew adjuster 256, and a controller 257.

제1입출력부(251)는 헤드부(22)와의 신호 전송을 인터페이스한다. 제1입출력부(251)는 헤드부(22)가 퍼포먼스 보드부(23)와 신호 전송하는 것과 동일한 동작을 할 수 있도록, 헤드부(22)와 퍼포먼스 보드부(23) 간의 통신 프로토콜과 동일한 프로토콜로 헤드부(22)와 신호 전송을 수행한다. DUT(24)가 DDR SDRAM인 경우, 제1입출력부(251)는 DDR 인터페이스로 구현될 수 있다.The first input / output unit 251 interfaces a signal transmission with the head unit 22. The first I / O unit 251 has the same protocol as the communication protocol between the head unit 22 and the performance board unit 23 so that the head unit 22 can perform the same operation as the signal transmission with the performance board unit 23. The signal transmission is performed with the head unit 22. When the DUT 24 is a DDR SDRAM, the first input / output unit 251 may be implemented as a DDR interface.

제2입출력부(252)는 퍼포먼스 보드부(23)와의 신호 전송을 인터페이스한다. 제2입출력부(252)는 테스트 신호의 주파수를 체배하는 주파수 체배부(252a)를 포함한다. 주파수 체배부(252a)는 테스트 신호의 주파수를 N배 재배하여 신호의 속도를 증가시키는 PLL(phase locked loop)로 구현될 수 있다.The second input / output unit 252 interfaces a signal transmission with the performance board unit 23. The second input / output unit 252 includes a frequency multiplier 252a that multiplies the frequency of the test signal. The frequency multiplier 252a may be implemented as a phase locked loop (PLL) to increase the speed of the signal by culturing the frequency of the test signal by N times.

제2입출력부(252)는 제어부(257)의 제어에 따라 주파수가 N배 재배된 테스트 신호를 DUT(24)의 소정의 주소에 인가하고, 상기 주소에 저장된 테스트 결과데이터를 읽어 들인다. 이 경우, 제어부(257)는 DUT(24)의 동작 속도에 기초하여 주파수 체배부(252a)를 제어한다.Under the control of the controller 257, the second input / output unit 252 applies a test signal multiplied by N times to a predetermined address of the DUT 24, and reads the test result data stored at the address. In this case, the controller 257 controls the frequency multiplier 252a based on the operation speed of the DUT 24.

스트로브 발생부(255)는 스트로브 신호를 발생한다. 제어부(257)는 DUT(24) 로부터 테스트 결과 데이터가 전송되는 경우, 테스트 결과 데이터를 올바르게 전송 받을 수 있도록, DUT(24)의 동작 속도에 따라 스트로브 발생부(255)의 스트로브 신호 발생 타이밍을 제어한다. 데이터 버퍼부(253)는 DUT(24)로부터 전송된 테스트 결과 데이터가 임시로 저장된다.The strobe generator 255 generates a strobe signal. When the test result data is transmitted from the DUT 24, the controller 257 controls the strobe signal generation timing of the strobe generator 255 according to the operation speed of the DUT 24 so that the test result data can be correctly transmitted. do. The data buffer unit 253 temporarily stores test result data transmitted from the DUT 24.

주파수 분주부(254)는 테스트 결과 신호의 주파수를 1/N배 분주한다. 즉, 주파수 분주부(254)는 테스트 결과 신호의 속도를 낮춘다. 이 경우, 제어부(257)는 DUT(24)의 동작 속도에 기초하여 주파수 분주부(254)를 제어한다.The frequency divider 254 divides the frequency of the test result signal by 1 / N times. That is, the frequency divider 254 lowers the speed of the test result signal. In this case, the controller 257 controls the frequency divider 254 based on the operating speed of the DUT 24.

스큐 조정부(256)는 제어부(257)의 제어에 따라 테스트 신호 및 테스트 결과 신호 중 적어도 하나의 스큐(skew)를 조정한다.The skew adjusting unit 256 adjusts at least one skew of the test signal and the test result signal under the control of the controller 257.

한편, 본 실시예의 주파수 체배부(252a), 주파수 분주부(254), 데이터 버퍼부(253), 스트로브 발생부(255) 및 제어부(257)는 본 발명의 속도 변화부의 일례이다.On the other hand, the frequency multiplier 252a, the frequency divider 254, the data buffer 253, the strobe generator 255, and the controller 257 of this embodiment are examples of the speed change unit of the present invention.

도 3은 본 실시예의 디바이스 테스트 장치(20)의 인터페이스 방법을 도시한 흐름도이다. 먼저, 헤드부(22)로부터 제1속도의 테스트 신호를 수신한다(S11). 다음으로, 수신된 테스트 신호를 제1속도보다 빠른 제2속도로 퍼포먼스 보드부(23)에 전송한다(S12). 이 경우, 테스트 신호의 주파수를 N배 체배하여 전송 속도를 증가시킨다.3 is a flowchart showing an interface method of the device test apparatus 20 of this embodiment. First, the test signal of the first speed is received from the head unit 22 (S11). Next, the received test signal is transmitted to the performance board unit 23 at a second speed faster than the first speed (S12). In this case, the transmission speed is increased by multiplying the frequency of the test signal by N times.

다음으로, 퍼포먼스 보드부(23)로부터 제2속도로 테스트 결과 신호를 수신한다(S13). 다음으로, 수신된 테스트 결과 신호를 제1속도로 헤드부(22)에 전송한다. 이 경우, 테스트 결과 신호의 주파수를 1/N배 분주하여 전송 속도를 감소시킨다.Next, the test result signal is received from the performance board unit 23 at the second speed (S13). Next, the received test result signal is transmitted to the head 22 at the first speed. In this case, the transmission rate is reduced by dividing the frequency of the test result signal by 1 / N times.

상기한 바와 같이, 본 발명에 의하면, 헤드부(22)와 퍼포먼스 보드부(23) 사이에서 테스트 신호 및 테스트 결과 신호의 전송 신호를 변화시킴으로써, 고속의 DUT(24)에 비하여 상대적으로 저속인 헤드부(22)를 이용하더라도 고속의 테스트를 수행할 수 있다.As described above, according to the present invention, the head which is relatively slow compared to the high speed DUT 24 by changing the transmission signal of the test signal and the test result signal between the head portion 22 and the performance board portion 23. Even if the unit 22 is used, a high speed test can be performed.

통상적으로, 디바이스 테스트 장치의 속도를 증가시키기 위해서는 큰 비용을 들여야 하나, 비용이 상대적으로 적게 드는 속도 가변의 인터페이스 장치를 저속의 디바이스 테스트 장치에 추가함으로써, 저비용으로 고속의 테스트를 수행할 수 있게 된다.In general, increasing the speed of a device test apparatus requires a large cost, but by adding a relatively inexpensive speed variable interface device to a low speed device test apparatus, it is possible to perform a high speed test at a low cost. .

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며 특허청구범위 내에서 다양하게 실시될 수 있다.As mentioned above, the present invention has been described in detail through preferred embodiments, but the present invention is not limited thereto and may be variously implemented within the scope of the claims.

상기한 바와 같이, 본 발명에 의하면, 낮은 비용으로 고속의 테스트를 수행할 수 있는 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치를 제공할 수 있다.As described above, according to the present invention, it is possible to provide a device test apparatus and method capable of performing a high speed test at a low cost, and an interface apparatus thereof.

Claims (25)

디바이스 테스트 장치에 있어서,In the device test apparatus, 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와;A performance board unit mounted with a device under test, for performing input / output of a signal to the device under test; 상기 피시험 디바이스의 테스트 파형을 발생하는 메인 프레임부와;A main frame portion generating a test waveform of the device under test; 상기 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부와;A head unit which transmits a test signal based on the test waveform to the performance board unit and receives a test result signal transmitted from the performance board unit in response to the test signal; 상기 헤드부와 상기 퍼포먼스 보드부 사이에 개재되어 상기 테스트 신호 및 상기 테스트 결과 신호의 주파수를 상기 피시험 디바이스의 동작 속도에 따라 체배 또는 분주하여 상기 테스트 신호 및 상기 테스트 결과 신호의 전송 속도를 변화시키는 인터페이스부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치.Interposed between the head unit and the performance board unit to multiply or divide the frequency of the test signal and the test result signal according to the operation speed of the device under test to change the transmission speed of the test signal and the test result signal. Device test apparatus comprising an interface unit. 제1항에 있어서,The method of claim 1, 상기 인터페이스부는 상기 테스트 신호의 전송 속도를 증가시키고, 상기 테스트 결과 신호의 전송 속도를 감소시키는 것을 특징으로 하는 디바이스 테스트 장치.And the interface unit increases a transmission rate of the test signal and decreases a transmission rate of the test result signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 인터페이스부는,The interface unit, 상기 헤드부와의 신호 전송을 인터페이스하는 제1입출력부와;A first input and output unit for interfacing a signal transmission with the head unit; 상기 퍼포먼스 보드부와의 신호 전송을 인터페이스하는 제2입출력부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치.And a second input / output unit which interfaces a signal transmission with the performance board unit. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 인터페이스부는,The interface unit, 상기 테스트 신호의 주파수를 체배하는 주파수 체배부와;A frequency multiplier for multiplying the frequency of the test signal; 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 체배부를 제어하는 제어부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치.And a control unit which controls the frequency multiplier based on the operation speed of the device under test. 제4항에 있어서,The method of claim 4, wherein 상기 인터페이스부는,The interface unit, 상기 테스트 결과 신호의 주파수를 분주하는 주파수 분주부를 더 포함하며,Further comprising a frequency divider for dividing the frequency of the test result signal, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 분주부를 제어하는 것을 특징으로 하는 디바이스 테스트 장치.And the control unit controls the frequency divider based on the operating speed of the device under test. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 인터페이스부는,The interface unit, 상기 테스트 결과 신호의 데이터가 저장되는 데이터 버퍼부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치.And a data buffer unit for storing data of the test result signal. 제4항에 있어서,The method of claim 4, wherein 상기 인터페이스부는,The interface unit, 스트로브 신호를 발생하는 스트로브 발생부를 더 포함하며,Further comprising a strobe generator for generating a strobe signal, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 대응하는 상기 스트로브 신호를 발생하도록 상기 스트로브 발생부를 제어하는 것을 특징으로 하는 디바이스 테스트 장치.And the control unit controls the strobe generator to generate the strobe signal corresponding to the operation speed of the device under test. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 인터페이스부는, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐(skew)를 조정하는 스큐 조정부를 포함하는 것을 특징으로 하는 디바이스 테스트 장치.The interface unit may include a skew adjuster for adjusting a skew of at least one of the test signal and the test result signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 피시험 디바이스는 DDR SDRAM(double-data-rate synchronous dynamic random access memory)을 포함하는 것으로 특징으로 하는 디바이스 테스트 장치.And the device under test comprises a double-data-rate synchronous dynamic random access memory (DDR SDRAM). 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 소정의 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부를 구비하는 디바이스 테스트 장치의 인터페이스 장치에 있어서,A performance board unit mounted with a device under test, for performing input / output of a signal to the device under test; An interface apparatus of a device test apparatus, comprising: a head unit configured to transmit a test signal based on a predetermined test waveform to the performance board unit, and receive a test result signal transmitted from the performance board unit in response to the test signal. 상기 헤드부와의 신호 전송을 인터페이스하는 제1입출력부와;A first input and output unit for interfacing a signal transmission with the head unit; 상기 퍼포먼스 보드부와의 신호 전송을 인터페이스하는 제2입출력부와;A second input / output unit which interfaces a signal transmission with the performance board unit; 상기 테스트 신호 및 상기 테스트 결과 신호의 주파수를 상기 피시험 디바이스의 동작 속도에 따라 체배 또는 분주하여 상기 테스트 신호 및 상기 테스트 결과 신호의 전송 속도를 변화시키는 속도 변화부를 포함하는 것을 특징으로 하는 인터페이스 장치.And a speed changer for multiplying or dividing frequencies of the test signal and the test result signal according to an operation speed of the device under test to change transmission speeds of the test signal and the test result signal. 제10항에 있어서,The method of claim 10, 상기 속도 변화부는 상기 테스트 신호의 전송 속도를 증가시키고, 상기 테스트 결과 신호의 전송 속도를 감소시키는 것을 특징으로 하는 인터페이스 장치.And the speed change unit increases a transmission speed of the test signal and decreases a transmission speed of the test result signal. 제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein 상기 속도 변화부는,The speed change unit, 상기 테스트 신호의 주파수를 체배하는 주파수 체배부와;A frequency multiplier for multiplying the frequency of the test signal; 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 체배부를 제어하는 제어부를 포함하는 것을 특징으로 하는 인터페이스 장치.And a control unit for controlling the frequency multiplier based on the operating speed of the device under test. 제12항에 있어서,The method of claim 12, 상기 속도 변화부는,The speed change unit, 상기 테스트 결과 신호의 주파수를 분주하는 주파수 분주부를 더 포함하며,Further comprising a frequency divider for dividing the frequency of the test result signal, 상기 제어부는 상기 피시험 디바이스의 동작 속도에 기초하여 상기 주파수 분주부를 제어하는 것을 특징으로 하는 인터페이스 장치.And the controller controls the frequency divider based on the operating speed of the device under test. 제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein 상기 속도 변화부는,The speed change unit, 상기 테스트 결과 신호의 데이터가 저장되는 데이터 버퍼부를 포함하는 것을 특징으로 하는 인터페이스 장치.And a data buffer unit for storing data of the test result signal. 제12항에 있어서,The method of claim 12, 상기 속도 변화부는,The speed change unit, 스트로브 신호를 발생하는 스트로브 발생부를 더 포함하며,Further comprising a strobe generator for generating a strobe signal, 상기 제어부는, 상기 피시험 디바이스의 동작 속도에 대응하는 상기 스트로브 신호를 발생하도록 상기 스트로브 발생부를 제어하는 것을 특징으로 하는 인터페이스 장치.And the controller controls the strobe generator to generate the strobe signal corresponding to the operation speed of the device under test. 제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein 상기 속도 변화부는, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐를 조정하는 스큐 조정부를 포함하는 것을 특징으로 하는 인터페이스 장치.The speed change unit may include a skew adjuster configured to adjust at least one skew of the test signal and the test result signal. 제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein 상기 피시험 디바이스는 DDR SDRAM을 포함하는 것으로 특징으로 하는 인터페이스 장치.And the device under test comprises a DDR SDRAM. 피시험 디바이스가 장착되며, 상기 피시험 디바이스에 대한 신호의 입출력을 수행하는 퍼포먼스 보드부와; 소정의 테스트 파형에 기초한 테스트 신호를 상기 퍼포먼스 보드부에 전송하고, 상기 테스트 신호에 대응하여 상기 퍼포먼스 보드부로부터 전송된 테스트 결과 신호를 수신하는 헤드부를 구비하는 디바이스 테스트 장치를 이용한 디바이스 테스트 방법에 있어서,A performance board unit mounted with a device under test, for performing input / output of a signal to the device under test; A device test method using a device test apparatus comprising a head unit for transmitting a test signal based on a predetermined test waveform to the performance board unit and receiving a test result signal transmitted from the performance board unit in response to the test signal. , 상기 헤드부로부터 제1속도의 상기 테스트 신호를 수신하는 단계와;Receiving the test signal at a first speed from the head portion; 상기 수신된 테스트 신호를 상기 제1속도와는 다른 제2속도로 상기 퍼포먼스 보드부에 전송하는 단계와;Transmitting the received test signal to the performance board unit at a second speed different from the first speed; 상기 퍼포먼스 보드부로부터 상기 제2속도로 상기 테스트 결과 신호를 수신하는 단계와;Receiving the test result signal at the second speed from the performance board unit; 상기 수신된 테스트 결과 신호를 상기 제1속도로 상기 헤드부에 전송하는 단계를 포함하는 것을 특징으로 하는 디바이스 테스트 방법.And transmitting the received test result signal to the head unit at the first speed. 제18항에 있어서,The method of claim 18, 상기 제2속도는 상기 제1속도보다 빠른 것을 특징으로 하는 디바이스 테스트 방법.And wherein the second speed is faster than the first speed. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 테스트 신호를 상기 퍼포먼스 보드부에 전송하는 단계는,The step of transmitting the test signal to the performance board unit, 상기 피시험 디바이스의 동작 속도에 기초하여 상기 테스트 신호의 주파수를 체배하는 단계를 포함하는 것을 특징으로 하는 디바이스 테스트 방법.Multiplying the frequency of the test signal based on the operating speed of the device under test. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는,The transmitting of the test result signal to the head unit, 상기 피시험 디바이스의 동작 속도에 기초하여 상기 테스트 결과 신호의 주파수를 분주하는 단계를 포함하는 디바이스 테스트 방법.Dividing a frequency of the test result signal based on an operating speed of the device under test. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는,The transmitting of the test result signal to the head unit, 상기 테스트 결과 신호의 데이터를 저장하는 단계를 포함하는 것을 특징으로 하는 디바이스 테스트 방법.Storing data of the test result signal. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 테스트 결과 신호를 상기 헤드부에 전송하는 단계는,The transmitting of the test result signal to the head unit, 상기 피시험 디바이스의 동작 속도에 따라 스트로브 신호를 발생하는 단계 와;Generating a strobe signal in accordance with the operating speed of the device under test; 상기 스트로브 신호에 따라 상기 퍼포먼스 보드부로부터 상기 테스트 결과 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 디바이스 테스트 방법.And receiving the test result signal from the performance board unit according to the strobe signal. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 테스트 신호 및 상기 테스트 결과 신호 중 적어도 하나의 스큐를 조정하는 단계를 더 포함하는 것을 특징으로 하는 디바이스 테스트 방법.Adjusting the skew of at least one of the test signal and the test result signal. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 피시험 디바이스는 DDR SDRAM을 포함하는 것으로 특징으로 하는 디바이스 테스트 방법.And the device under test comprises a DDR SDRAM.
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