KR100729357B1

KR100729357B1 - 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치

Info

Publication number: KR100729357B1
Application number: KR1020050078372A
Authority: KR
Inventors: 이두섭; 임흥수
Original assignee: 삼성전자주식회사
Priority date: 2005-08-25
Filing date: 2005-08-25
Publication date: 2007-06-15
Anticipated expiration: 2025-08-25
Also published as: KR20070023970A; US20070047300A1; US7405977B2

Abstract

여기에 제공되는 플래시 메모리 장치는 각각이 멀티-비트 데이터를 저장하고 행들과 열들로 배열된 메모리 셀들의 어레이와; 멀티-비트 읽기 동작시 복수의 읽기 전압들을 동시에 발생하는 워드 라인 전압 발생 회로와; 상기 행들 중 하나를 선택하고 상기 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 상기 행 선택 회로로 상기 읽기 전압들을 각각 전달하는 전압 라인들을 포함하되, 상기 읽기 전압들은 상기 멀티-비트 읽기 동작의 읽기 구간들이 개시되기 이전에 상기 전압 라인들로 각각 공급된다.

Description

읽기 속도를 향상시킬 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF IMPROVING READ SPEED}

도 1은 2-비트 데이터를 저장하는 메모리 셀의 문턱 전압 분포를 보여주는 도면이다.

도 2는 읽기 동작시 2-비트 데이터를 저장하는 메모리 셀의 워드 라인 전압 변화를 보여주는 도면이다.

도 3은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.

도 4는 도 3에 도시된 메모리 셀 어레이의 구조를 보여주는 블록도이다.

도 5는 도 3에 뱅크들 중 일부를 보여주는 블록도이다.

도 6은 하나의 워드 라인과 관련된 도 5에 도시된 디코딩 및 구동 블록을 보여주는 회로도이다.

도 7은 본 발명에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

110 : 메모리 셀 어레이 120 : 열 선택 회로

130 : 제어 로직 140 : 기입 드라이버 회로

150 : 감지 증폭기 회로 160 : 워드 라인 전압 발생 회로

170 : 행 선택 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-비트 정보를 저정하는 플래시 메모리 장치에 관한 것이다.

플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.

플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 칩에 공급되는 전원이 차단되더라도 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플 래시 메모리 장치로 이루어진다.

플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트에 저장되는 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.

노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.

멀티-레벨 셀을 감지하는 방법은 크게 기준 전압을 가변시키는 방식과 워드 라인 전압을 가변시키는 방식으로 구분될 수 있다. 전자의 경우, 워드 라인 전압이 고정된 상태에서 감지 증폭기의 기준 셀을 통해 흐르는 전류를 가변시킴으로써 멀티-레벨 데이터를 읽을 수 있다. 후자의 경우, 감지 증폭기의 기준 셀을 통해 흐르는 전류가 고정된 상태에서 메모리 셀의 게이트 전압을 가변시킴으로써 멀티-레벨 데이터를 읽을 수 있다. 예를 들면, 메모리 셀이 2-비트 데이터를 저장하는 경우, 2-비트 데이터를 읽기 위해서는 3번의 읽기 동작들이 연속적으로 수행된다. 먼저, 도 1을 참조하면, 첫 번째 읽기 구간(도 2 참조, RD1)에서는 선택된 워드 라인으로 제 1 읽기 전압(VREAD_L)이 인가되고, 두 번째 읽기 구간(도 2 참조, RD2)에서는 선택된 워드 라인으로 제 2 읽기 전압(VREAD_M)이 인가되며, 세 번째 읽기 구간(도 2 참조, RD3)에서는 선택된 워드 라인으로 제 3 읽기 전압(VREAD_H)이 인가된다. 즉, 워드 라인 전압은 읽기 동작들이 수행됨에 따라 제 1 내지 제 3 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)로 점차적으로 증가된다.

읽기 전압들(VREAD_L, VREAD_M, VREAD_H)은 잘 알려진 고전압 발생 회로에서 생성되며, 도 2에 도시된 대응하는 감지 구간 동안 전송 경로를 통해 선택된 워드 라인(WLi)으로 각각 공급된다. 선택된 워드 라인(WLi) 상의 읽기 전압이 요구되는 전압 레벨로 설정되는 시간("디벨러프 시간"이라 칭함)(도 2에서, "td"로 표기됨)은 전송 경로의 RC 로딩에 의존한다. 만약 읽기 전압을 전달하기 위한 전송 경로가 길면, 디벨러프 시간 역시 전송 라인의 RC 로딩에 따라 길어진다. 싱글-레벨 데이터를 읽는 동작과 비교하여 볼 때, 멀티-레벨 데이터를 읽는 동작은 3번의 읽기 동작들 때문에 긴 읽기 시간을 필요로 한다. 그러한 까닭에, 디벨러프 시간은 멀티- 레벨 데이터의 읽기 시간을 줄이는 데 제한 요인으로 작용한다. 즉, 디벨러프 시간이 길면 길수록, 멀티-레벨 데이터의 읽기 시간은 더욱 길어진다. 이는 읽기 성능이 저하됨을 의미한다.

따라서, 멀티-레벨 데이터의 읽기 시간/디벨러프 시간을 줄일 수 있는 기술이 요구되고 있다.

본 발명의 목적은 읽기 속도를 향상시킬 수 있는 멀티-레벨 플래시 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 플래시 메모리 장치는 각각이 멀티-비트 데이터를 저장하고 행들과 열들로 배열된 메모리 셀들의 어레이와; 멀티-비트 읽기 동작시 복수의 읽기 전압들을 동시에 발생하는 워드 라인 전압 발생 회로와; 상기 행들 중 하나를 선택하고 상기 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고 상기 워드 라인 전압으로서 상기 행 선택 회로로 상기 읽기 전압들을 각각 전달하는 전압 라인들을 포함하되, 상기 읽기 전압들은 상기 멀티-비트 읽기 동작의 읽기 구간들이 개시되기 이전에 상기 전압 라인들로 각각 공급된다.

이 실시예에 있어서, 상기 멀티-비트 데이터는 2-비트 데이터일 때, 상기 읽기 구간들은 제 1 내지 제 3 읽기 구간들을 포함하고, 상기 읽기 전압들은 제 1 내지 제 3 읽기 전압들을 포함한다.

이 실시예에 있어서, 상기 행 선택 회로는 상기 전압 라인들로 각각 공급된 상기 제 1 내지 제 3 읽기 전압들을 상기 제 1 내지 제 3 읽기 구간들에서 각각 상기 선택된 행으로 공급한다.

이 실시예에 있어서, 상기 전압 라인들은 상기 제 1 내지 제 3 읽기 전압들을 각각 전달하기 위한 제 1 내지 제 3 전압 라인들을 포함한다.

이 실시예에 있어서, 상기 제 1 전압 라인은 상기 제 1 읽기 전압을 전달하기 위한 제 1 및 제 2 전압 라인 세그먼트들을 포함하며, 상기 제 1 전압 라인 세그먼트는 행 방향으로 배열되고 상기 제 2 전압 라인 세그먼트는 상기 행 방향과 직교하도록 상기 행 선택 회로 내에 배열되며 상기 제 1 및 제 2 전압 라인 세그먼트들은 제 1 스위치 회로를 통해 연결된다.

이 실시예에 있어서, 상기 제 2 전압 라인은 상기 제 2 읽기 전압을 전달하기 위한 제 3 및 제 4 전압 라인 세그먼트들을 포함하며, 상기 제 3 전압 라인 세그먼트는 상기 행 방향으로 배열되고 상기 제 4 전압 라인 세그먼트는 상기 행 방향과 직교하도록 상기 행 선택 회로 내에 배열되며 상기 제 3 및 제 4 전압 라인 세그먼트들은 제 2 스위치 회로를 통해 연결된다.

이 실시예에 있어서, 상기 제 1 및 제 2 스위치 회로들은 상기 멀티-비트 읽기 동작시 활성화되고 프로그램 동작시 비화성화된다.

이 실시예에 있어서, 상기 제 3 전압 라인은 상기 제 3 읽기 전압을 전달하기 위한 제 5 및 제 6 전압 라인 세그먼트들을 포함하며, 상기 제 5 전압 라인 세그먼트는 상기 행 방향으로 배열되고 상기 제 6 전압 라인 세그머트는 상기 행 방 향과 직교하도록 상기 행 선택 회로 내에 배열된다.

이 실시예에 있어서, 상기 행 선택 회로는 워드 라인 선택 정보를 디코딩하는 디코더와; 상기 디코더의 출력에 응답하여 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 구동기와; 상기 제 1 내지 제 3 전압 라인들에 연결되며, 제 1 내지 제 3 제어 신호들에 응답하여 상기 제 1 내지 제 3 전압 라인들 중 하나를 선택하는 선택기와; 그리고 상기 디코더의 출력에 응답하여 동작하며, 상기 선택기에 의해서 선택된 전압 라인의 읽기 전압을 상기 워드 라인 전압으로서 상기 워드 라인 구동기로 전달하는 스위치를 포함한다.

이 실시예에 있어서, 상기 스위치는 상기 선택기와 상기 워드 라인 구동기 사이에 연결되며, 상기 디코더의 출력에 의해서 제어되는 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 워드 라인 전압 발생 회로는 프로그램 동작시 프로그램 전압을 발생하며, 상기 프로그램 전압은 상기 제 3 전압 라인을 통해 전송된다.

본 발명의 다른 실시예에 따르면, 멀티-비트 데이터를 저장하는 플래시 메모리 장치는 각각이 복수의 행들을 구비한 복수 개의 뱅크들로 구성된 메모리 셀 어레이와; 상기 뱅크들 각각에 대응하며, 각각이 대응하는 뱅크의 행들 중 하나를 워드 라인 전압으로 구동하는 디코딩 및 구동 블록들과; 멀티-비트 읽기 동작시 상기 워드 라인 전압으로서 제 1 내지 제 3 읽기 전압들을 동시에 발생하는 워드 라인 전압 발생 회로와; 그리고 상기 제 1 내지 제 3 읽기 전압들을 상기 디코딩 및 구 동 블록들로 동시에 전송하기 위한 전압 전송 경로를 포함하며, 상기 제 1 내지 제 3 읽기 전압들은 상기 멀티-비트 읽기 동작의 읽기 구간들이 개시되기 이전에 상기 전압 전송 경로를 통해 상기 디코딩 및 구동 블록들로 공급된다.

이 실시예에 있어서, 상기 디코딩 및 구동 블록들 각각은 대응하는 뱅크가 선택될 때 상기 전압 전송 경로를 통해 공급된 상기 제 1 내지 제 3 읽기 전압들을 상기 제 1 내지 제 3 읽기 구간들에서 상기 선택된 행으로 각각 공급한다.

이 실시예에 있어서, 상기 전압 전송 경로는 상기 제 1 내지 제 3 읽기 전압들을 각각 전달하기 위한 제 1 내지 제 3 전압 라인들을 포함한다.

이 실시예에 있어서, 상기 제 1 전압 라인은 상기 제 1 읽기 전압을 전달하기 위한 제 1 및 제 2 전압 라인 세그먼트들을 포함하며, 상기 제 1 전압 라인 세그먼트는 상기 뱅크들에 공유되도록 행 방향으로 배열되고 상기 제 2 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열되며 상기 제 1 및 제 2 전압 라인 세그먼트들은 제 1 스위치 회로들을 통해 각각 연결된다.

이 실시예에 있어서, 상기 제 2 전압 라인은 상기 제 2 읽기 전압을 전달하기 위한 제 3 및 제 4 전압 라인 세그먼트들을 포함하며, 상기 제 3 전압 라인 세그먼트는 상기 뱅크들에 공유되도록 상기 행 방향으로 배열되고 상기 제 4 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열되며 상기 제 3 및 제 4 전압 라인 세그먼트들은 제 2 스위치 회로들을 통해 각각 연결된다.

이 실시예에 있어서, 상기 제 1 및 제 2 스위치 회로들은 상기 멀티-비트 읽기 동작시 활성화되고 프로그램 동작시 비활성화된다.

이 실시예에 있어서, 상기 제 3 전압 라인은 상기 제 3 읽기 전압을 전달하기 위한 제 5 및 제 6 전압 라인 세그먼트들을 포함하며, 상기 제 5 전압 라인 세그먼트들은 상기 디코딩 및 구동 블록들에 각각 대응하고 상기 행 방향으로 배열되며, 상기 제 6 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열된다.

이 실시예에 있어서, 상기 디코딩 및 구동 블록들 각각은 워드 라인 선택 정보를 디코딩하는 디코더와; 상기 디코더의 출력에 응답하여 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 구동기와; 상기 제 2, 제 4, 제 6 전압 라인 세그먼트들에 연결되며, 제 1 내지 제 3 제어 신호들에 응답하여 상기 제 2, 제 4, 제 6 전압 라인 세그먼트들 중 하나를 선택하는 선택기와; 그리고 상기 디코더의 출력에 응답하여 동작하며, 상기 선택기에 의해서 선택된 전압 라인 세그먼트의 읽기 전압을 상기 워드 라인 전압으로서 상기 워드 라인 구동기로 전달하는 스위치를 포함한다.

이 실시예에 있어서, 상기 워드 라인 전압 발생 회로는 프로그램 동작시 프로그램 전압을 발생하며, 상기 프로그램 전압은 상기 제 3 전압 라인을 통해 전송 된다.

본 발명의 또 다른 특징에 따르면, 각각이 2-비트 데이터를 저장하고 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치의 행 선택 회로가 제공된다. 행 선택 회로는 상기 행들 중 하나를 선택하기 위한 정보를 디코딩하는 디코더와; 멀티-비트 읽기 동작시 제 1 내지 제 3 읽기 전압들을 공급받는 제 1 내지 제 3 전압 라인들과; 제어 신호들에 응답하여 상기 제 1 내지 제 3 전압 라인들 중 하나를 선택하는 선택기와; 상기 디코더의 출력에 응답하여 상기 선택기에 의해서 선택된 전압 라인의 읽기 전압을 출력하는 스위치와; 그리고 상기 디코더의 출력에 응답하여 상기 선택 정보에 대응하는 행을 상기 스위치를 통해 전달되는 읽기 전압으로 구동하는 워드 라인 구동기를 포함한다.

이 실시예에 있어서, 상기 제 1 내지 제 3 읽기 전압들은 상기 멀티-비트 읽기 동작의 제 1 내지 제 3 읽기 구간들이 개시되기 이전에 상기 제 1 내지 제 3 전압 라인들로 각각 공급된다.

이 실시예에 있어서, 상기 선택기는 상기 제 1 읽기 구간을 나타내는 제 1 제어 신호에 의해서 제어되며, 상기 제 1 전압 라인과 상기 스위치 사이에 연결된 제 1 PMOS 트랜지스터와; 상기 제 2 읽기 구간을 나타내는 제 2 제어 신호에 의해서 제어되며, 상기 제 2 전압 라인과 상기 스위치 사이에 연결된 제 2 PMOS 트랜지스터와; 그리고 상기 제 3 읽기 구간을 나타내는 제 3 제어 신호에 의해서 제어되며, 상기 제 3 전압 라인과 상기 스위치 사이에 연결된 제 3 PMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제 3 전압 라인은 프로그램 동작시 프로그램 전압을 공급받는다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 불 휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

설명에 앞서, 본 명세서에서 사용되는 용어 "읽기 동작"은 "멀티-비트 읽기 동작"을 나타낸다. 예를 들면, 읽기 동작은 2-비트 데이터를 읽기 위해서 수행되며, 제 1 내지 제 3 읽기 구간들을 포함한다.

도 3은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 본 발명에 따른 플래시 메모리 장치는 노어 플래시 메모리 장치이다. 하지만, 본 발명이 다른 불 휘발성 메모리 장치들 (예를 들면, MROM, PROM, FRAM, 낸드 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

도 3을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 N-비트 데이터 정보 (N=2 또는 그 보다 큰 정수)를 저장하는 메모리 셀 어레이(110)를 포함한다. 메모리 셀 어레이(110)는, 도 4에 도시된 바와 같이, 복수 개의 뱅크들(BANKi) (i=0∼m)을 포함하며, 뱅크들(BANKm) 각각은 복수 개의 섹터들(SECTORj)(j=0∼n)로 구성된다. 동일한 행에 속하는 각 뱅크의 섹터들은 매트를 구성한다. 비록 도면에는 도시되지 않았지만, 각 섹터는 행들과 열들로 배열된 메모리 셀들을 포함한다. 잘 알려진 바와 같이, 하나의 섹터에 속하는 메모리 셀들은 동시에 소거된다. 열 선택 회로(120)는 제어 로직(130)에 의해서 제어되며, 선택된 뱅크(들)에 속하는 섹터의 열들을 미리 설정된 단위(예를 들면, 바이트 또는 워드 단위)로 선택하도록 구성된다. 선택된 열들은 프로그램 동작시 기입 드라이버 회로(140) (도면에는 WD로 표기됨)에 의해서 비트 라인 전압으로 구동된다. 읽기 동작시, 감지 증폭기 회로(150) (도면에는 SA로 표기됨)는 선택된 열들을 통해 메모리 셀들로부터 데이터를 감지한다.

계속해서 도 3을 참조하면, 워드 라인 전압 발생 회로(160)는 제어 로직(130)에 의해서 제어되며, 각 동작 모드에 필요한 워드 라인 전압들을 발생한다. 워드 라인 전압들은 프로그램 동작시 워드 라인에 공급될 프로그램 전압, 읽기 동작시 워드 라인에 공급될 제 1 내지 제 3 읽기 전압들(VREAD_L, VREAD_M, VREAD_H), 검증 동작시 워드 라인에 공급될 검증 전압들을 발생하도록 구성된다. 특히, 제 1 내지 제 3 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)은 대응하는 읽기 구간들(RD1, RD2, RD3)에서만 행 선택 회로(170)로 공급되는 것이 아니라, 읽기 동작의 개시와 함께 행 선택 회로(170)로 동시에 공급된다. 행 선택 회로(170)는 행 어드레스(RA)에 응답하여 행을 선택하고, 읽기 동작시 선택된 행을 대응하는 읽기 구간들에서 제 1 내지 제 3 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)로 각각 구동한다. 다시 말해서, 제 1 내지 제 3 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)은 읽기 동작시 워드 라인이 선택되기 이전에 행 선택 회로(170)로 미리 공급된다. 읽기 동작시, 행 선택 회로(170)는 미리 공급된 전압들(VREAD_L, VREAD_M, VREAD_H)을 선택된 워드 라인으로 순차적으로 공급한다. 결과적으로, 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)이 미리 행 선택 회로(170)에 공급되기 때문에, 선택된 워드 라인 상의 읽기 전압이 원하는 전압 레벨로 설정되는 데 소요되는 디벨러프 시간을 단축하는 것이 가능하다.

도 5는 도 3에 도시된 뱅크들 중 일부를 보여주는 블록도이다. 도 5에는 단지 2개의 뱅크들(BANK0, BANK1)만이 도시되어 있지만, 나머지 뱅크들 역시 도 5에 도시된 것과 동일하게 구성된다.

도 5를 참조하면, 뱅크들(BANK0, BANK1) 각각은 워드 라인들(예를 들면, WL0∼WL512)을 선택하고 선택된 워드 라인을 구동하는 디코딩 및 구동 블록들(170a, 170b)을 각각 포함한다. 디코딩 및 구동 블록(170a)에는 워드 라인과 직교하도록 전압 라인들 (또는 전압 라인 세그먼트들) (171a, 172a, 173a)이 배열된다. 전압 라인(171a)은 제 1 읽기 전압(VREAD_L)을 전송하기 위한 것이고, 전압 라인(172a) 은 제 2 읽기 전압(VREAD_M)을 전송하기 위한 것이며, 전압 라인(173a)은 제 3 읽기 전압(VREAD_H)을 전송하기 위한 것이다. 전압 라인들(171a, 172a)은 대응하는 스위치들(181a, 182a)을 통해 전압 라인들 (또는 전압 라인 세그먼트들) (174, 175)과 전기적으로 연결되고, 전압 라인(173a)은 워드 라인과 동일한 방향으로 배열된 전압 라인(176_0)에 전기적으로 연결되어 있다.

마찬가지로, 디코딩 및 구동 블록(170b)에는 워드 라인과 직교하도록 전압 라인들 (또는 전압 라인 세그먼트들) (171b, 172b, 173b)이 배열된다. 전압 라인(171b)은 제 1 읽기 전압(VREAD_L)을 전송하기 위한 것이고, 전압 라인(172b)은 제 2 읽기 전압(VREAD_M)을 전송하기 위한 것이며, 전압 라인(173b)은 제 3 읽기 전압(VREAD_H)을 전송하기 위한 것이다. 전압 라인들(171b, 172b)은 대응하는 스위치들(181b, 182b)을 통해 전압 라인들 (또는 전압 라인 세그먼트들) (174, 175)과 전기적으로 연결되고, 전압 라인(173c)은 워드 라인과 동일한 방향으로 배열된 전압 라인(176_1)에 전기적으로 연결되어 있다.

잘 알려진 바와 같이, 노어 플래시 메모리 장치는 하나의 뱅크에서 읽기 동작이 수행될 때 다른 뱅크에서 쓰기 동작이 수행되는 RWW 동작(Read While Write operation)을 지원한다. 그러한 까닭에, 스위치들(181a, 182a)은 읽기 동작시에만 대응하는 전압 라인들(174, 171a) (175, 172a)이 전기적으로 연결되도록 활성화된다. 또한, 스위치들(181b, 182b)은 읽기 동작시에만 대응하는 전압 라인들(174, 171b) (175, 172b)이 전기적으로 연결되도록 활성화된다.

읽기 전압들(VREAD_L, VREAD_M, VREAD_H)은 읽기 동작시 워드 라인 전압 발 생 회로(160)에서 생성되며, 워드 라인이 선택되기 이전에 전압 라인들 (또는 전압 라인 세그먼트들) (174, 175, 176_i)을 통해 대응하는 뱅크들의 전압 라인들(171a, 172a, 173) (171b, 172b, 173b)로 각각 공급된다. 각 읽기 구간이 개시되면, 각 전압 라인에 공급된 읽기 전압이 선택된 워드 라인으로 공급된다. 예를 들면, 뱅크(BANK0)가 선택되었다고 가정하자. 읽기 구간(RD1)이 개시되면, 워드 라인이 선택되고, 전압 라인(171a)에 미리 공급된 읽기 전압(VREAD_L)이 선택된 워드 라인으로 공급된다. 읽기 구간(RD2)이 개시되면, 전압 라인(172a)에 미리 공급된 읽기 전압(VREAD_M)이 선택된 워드 라인으로 공급된다. 읽기 구간(RD3)이 개시되면, 전압 라인(173a)에 미리 공급된 읽기 전압(VREAD_H)이 선택된 워드 라인으로 공급된다. 디코딩 및 구동 블록들(170a, 170b)의 전압 라인들이 미리 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)로 충전된 상태에서 선택된 워드 라인이 읽기 구간들에서 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)로 각각 구동되기 때문에, 선택된 워드 라인 상의 읽기 전압이 원하는 전압 레벨로 설정되는 데 소요되는 디벨러프 시간은 워드 라인의 RC 로딩에만 의존한다. 따라서, 디벨러프 시간을 단축하는 것이 가능하다.

도 6은 하나의 워드 라인과 관련된 도 5에 도시된 디코딩 및 구동 블록을 보여주는 회로도이다. 도 6에 있어서, 디코딩 및 구동 블록(170a)은 하나의 워드 라인(WL0)에 관련된 것이다. 설명에 앞서, 도 4에 도시된 바와 같이, 각 뱅크는 섹터들로 구성되며, 각 섹터는 대응하는 섹터 선택 신호(이하, "SSELj"로 표기됨)에 의해서 선택된다. 각 섹터는 복수의 세그먼트들로 구성되며, 각 세그먼트는 복수의 워드 라인들(예를 들면, 8개의 워드 라인들)로 구성된다. 각 세그먼트의 워드 라인 들 각각은 대응하는 워드 라인 선택 신호(이하, "Si"로 표기됨)에 의해서 선택된다.

도 6을 참조하면, 행 선택 회로(170)로서 디코딩 및 구동 블록(170a)은 PMOS 트랜지스터들(201, 205), NMOS 트랜지스터들(202, 203, 204), NAND 게이트(G1), 선택기(220), 그리고 워드 라인 구동기(240)를 포함한다. PMOS 트랜지스터(201)는 VWELL 전압과 ND10 노드 사이에 연결되며, Vpgate 전압에 의해서 제어된다. NMOS 트랜지스터들(202, 203, 204)은 ND10 노드와 접지 사이에 직렬 연결되며, 디코딩 어드레스 신호들로서 선택 신호들(Pi, Qi, SSELj)에 의해서 각각 제어된다. 선택 신호들(Pi, Qi)은 뱅크를 선택하기 위한 디코딩된 신호들이고, 선택 신호(SSELj)는 섹터 선택 신호이다. PMOS 트랜지스터(205)는 선택기(220)와 워드 라인 구동기(240) 사이에 연결되며, ND10 노드의 전압에 의해서 제어된다. NAND 게이트(G1)는 선택 신호들(Si, SSELj)을 입력받도록 연결되어 있다. 앞서 설명된 바와 같이, 선택 신호(Si)는 워드 라인(WL0)이 선택되었는 지의 여부를 나타내는 워드 라인 선택 신호이다. Vpgate 전압은, 예를 들면, 읽기 동작시 접지 전압으로 설정된다.

선택기(220)는 제어 신호들(RD_SEL0, RD_SEL1, RD_SEL2)에 응답하여 읽기 전압들(VREAD_L, VREAD_M, VREAD_H) 중 하나를 선택한다. 선택된 읽기 전압은 PMOS 트랜지스터(205)를 통해 워드 라인 구동기(240)로 전달된다. 제어 신호들(RD_SEL0, RD_SEL1, RD_SEL2)은 읽기 구간들을 각각 나타내며, 도 3의 제어 로직(130)으로부터 제공된다. 선택기(220)는 PMOS 트랜지스터들(206, 207, 208)을 포함한다. PMOS 트랜지스터(206)는 전압 라인(171a)에 연결된 소오스, PMOS 트랜지스터(205)의 소 오스에 연결된 드레인, 그리고 제어 신호(RD_SEL0)를 입력받도록 연결된 게이트를 갖는다. PMOS 트랜지스터(207)는 전압 라인(172a)에 연결된 소오스, PMOS 트랜지스터(205)의 소오스에 연결된 드레인, 그리고 제어 신호(RD_SEL1)를 입력받도록 연결된 게이트를 갖는다. PMOS 트랜지스터(208)는 전압 라인(173a)에 연결된 소오스, PMOS 트랜지스터(205)의 소오스에 연결된 드레인, 그리고 제어 신호(RD_SEL2)를 입력받도록 연결된 게이트를 갖는다.

워드 라인 구동기(240)는 PMOS 트랜지스터(209)와 NMOS 트랜지스터들(210, 211)을 포함한다. PMOS 트랜지스터(209)는 PMOS 트랜지스터(205)의 드레인에 연결된 소오스, 워드 라인(WL0)에 연결된 드레인, 그리고 NAND 게이트(G1)의 출력을 입력받도록 연결된 게이트를 갖는다. NMOS 트랜지스터(210)는 워드 라인(WL0)에 연결된 드레인, NAND 게이트(G1)의 출력을 입력받도록 연결된 게이트, 그리고 Vex 전압에 연결된 소오스를 갖는다. NMOS 트랜지스터(211)는 워드 라인(WL0)에 연결된 드레인, ND10 노드에 연결된 게이트, 그리고 Vex 전압에 연결된 소오스를 갖는다. Vex 전압은 소거 동작시 음의 고전압(예를 들면, -10V)을 갖고, 읽기/프로그램 동작시 접지 전압을 갖는다.

도 6에 도시된 바와 같이, 디코딩 및 구동 블록(170a)의 PMOS 트랜지스터들(NAND 게이트의 PMOS 트랜지스터들을 포함함)의 벌크에는 웰 바이어스 전압(VWELL)이 공급된다. 디코딩 및 구동 블록(170a)의 트랜지스터들은 프로그램/소거 전압과 같은 고전압에 견딜 수 있는 잘 알려진 고전압 트랜지스터로 구성된다.

이 실시예에 있어서, PMOS 및 NMOS 트랜지스터들(201∼204)과 NAND 게이트 (G1)는 행을 선택하기 위한 정보를 디코딩하는 디코더를 구성하며, PMOS 트랜지스터(205)는 디코더의 출력에 응답하여 선택기(220)를 통해 공급되는 전압을 워드 라인 구동기(240)로 출력하는 스위치를 구성한다.

도 7은 본 발명에 따른 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 플래시 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.

본 발명에 따른 읽기 동작은 2-비트 데이터를 읽기 위한 것으로, 3번의 읽기 구간들(RD1, RD2, RD3)을 포함한다. 읽기 동작이 개시되면, 먼저, 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)이 제어 로직(130)의 제어하에 워드 라인 전압 발생 회로(160)에 의해서 생성된다. 앞서 언급된 바와 같이, 읽기 동작시, 도 5에 도시된 스위치들(181a, 182a, 181b, 182b)은 활성화되며, 그 결과 전압 라인들(174, 175)은 디코딩 및 구동 블록들(170a, 170b)에 각각 배열된 전압 라인들(171a, 172a) (171b, 172b)과 전기적으로 연결된다. 그렇게 생성된 읽기 전압들(VREAD_L, VREAD_M, VREAD_H)은 전압 라인들(174, 175, 176_0)을 통해 디코딩 및 구동 블록(170a)에 배열된 전압 라인들(171a, 172a, 173a)로 각각 공급된다. 이후, 제 1 읽기 구간(RD1)이 시작되면, 선택 신호들(Pi, Qi, Si, SSELj)의 활성화에 의해서 NMOS 트랜지스터들(202, 203, 204) 및 PMOS 트랜지스터(209)가 턴 온된다. 이때, ND10 노드는 턴-온된 트랜지스터들(202, 203, 204)을 통해 접지된다. 이와 동시에, 도 7에 도시된 바와 같이, 제어 신호(RD_SEL0)가 로우로 활성화된다. 이는 선택기(220)의 PMOS 트랜지스터(206)가 턴 온되게 한다. 따라서, 전압 라인(171a)에 미리 공급된 읽기 전압(VREAD_L)이 PMOS 트랜지스터(205)를 통해 워드 라인 구동기(240)로 공급된다. 그렇게 공급된 읽기 전압(VREAD_L)은 턴-온된 PMOS 트랜지스터(209)를 통해 워드 라인(WL0)으로 공급된다. 이러한 바이어스 조건하에서, 감지 증폭기 회로(150)는 열 선택 회로(140)에 의해서 선택된 열들을 통해 메모리 셀들로부터 데이터를 감지한다. 즉, 제 1 읽기 동작이 수행된다.

제 1 읽기 구간(RD1)과 마찬가지로, 제 2 읽기 구간(RD2)이 개시되면, 도 7에 도시된 바와 같이, 제어 신호(RD_SEL1)가 로우로 활성화된다. 이는 선택기(220)의 PMOS 트랜지스터(207)가 턴 온되게 한다. 따라서, 전압 라인(172a)에 미리 공급된 읽기 전압(VREAD_M)이 PMOS 트랜지스터(205)를 통해 워드 라인 구동기(240)로 공급된다. 그렇게 공급된 읽기 전압(VREAD_M)은 턴-온된 PMOS 트랜지스터(209)를 통해 워드 라인(WL0)으로 공급된다. 이러한 바이어스 조건하에서, 감지 증폭기 회로(150)는 열 선택 회로(140)에 의해서 선택된 열들을 통해 메모리 셀들로부터 데이터를 감지한다. 즉, 제 2 읽기 동작이 수행된다.

마지막으로, 제 3 읽기 구간(RD3)이 개시되면, 도 7에 도시된 바와 같이, 제어 신호(RD_SEL2)가 로우로 활성화된다. 이는 선택기(220)의 PMOS 트랜지스터(208)가 턴 온되게 한다. 따라서, 전압 라인(173a)에 미리 공급된 읽기 전압(VREAD_H)이 PMOS 트랜지스터(205)를 통해 워드 라인 구동기(240)로 공급된다. 그렇게 공급된 읽기 전압(VREAD_H)은 턴-온된 PMOS 트랜지스터(209)를 통해 워드 라인(WL0)으로 공급된다. 이러한 바이어스 조건하에서, 감지 증폭기 회로(150)는 열 선택 회로(140)에 의해서 선택된 열들을 통해 메모리 셀들로부터 데이터를 감지한다. 즉, 제 3 읽기 동작이 수행된다.

본 발명의 플래시 메모리 장치에 있어서, 각 뱅크로 읽기 전압(VREAD_H)을 공급하기 위한 전압 라인들(176_0, 176_1, ...)은 프로그램 동작시 프로그램 전압을 공급하는 데 사용된다. 이를 위해서, 워드 라인 전압 발생 회로(160)가 동작 모드에 따라 전압 라인(176_j)을 선택적으로 구동하도록 구성될 것이다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 읽기 전압들을 공급하는 전압 라인들을 행 선택 회로 내에 구비하고 워드 라인의 선택 이전에 전압 라인들을 읽기 전압들로 미리 구동함으로써, 선택된 워드 라인 상의 읽기 전압이 원하는 전압 레벨로 설정되는 데 소요되는 디벨러프 시간을 단축하는 것이 가능하다. 따라서, 플래시 메모리 장치의 읽기 속도/성능이 향상된다.

Claims

각각이 멀티-비트 데이터를 저장하고 행들과 열들로 배열된 메모리 셀들의 어레이와;

멀티-비트 읽기 동작시 복수의 읽기 전압들을 동시에 발생하는 워드 라인 전압 발생 회로와;

상기 행들 중 하나를 선택하고 상기 선택된 행을 워드 라인 전압으로 구동하는 행 선택 회로와; 그리고

상기 워드 라인 전압으로서 상기 행 선택 회로로 상기 읽기 전압들을 각각 전달하는 전압 라인들을 포함하되, 상기 읽기 전압들은 상기 멀티-비트 읽기 동작의 읽기 구간들이 개시되기 이전에 상기 전압 라인들로 각각 공급되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 멀티-비트 데이터는 2-비트 데이터일 때, 상기 읽기 구간들은 제 1 내지 제 3 읽기 구간들을 포함하고, 상기 읽기 전압들은 제 1 내지 제 3 읽기 전압들을 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 행 선택 회로는 상기 전압 라인들로 각각 공급된 상기 제 1 내지 제 3 읽기 전압들을 상기 제 1 내지 제 3 읽기 구간들에서 각각 상기 선택된 행으로 공급하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 전압 라인들은 상기 제 1 내지 제 3 읽기 전압들을 각각 전달하기 위한 제 1 내지 제 3 전압 라인들을 포함하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 제 1 전압 라인은 상기 제 1 읽기 전압을 전달하기 위한 제 1 및 제 2 전압 라인 세그먼트들을 포함하며, 상기 제 1 전압 라인 세그먼트는 행 방향으로 배열되고 상기 제 2 전압 라인 세그먼트는 상기 행 방향과 직교하도록 상기 행 선택 회로 내에 배열되며 상기 제 1 및 제 2 전압 라인 세그먼트들은 제 1 스위치 회로를 통해 연결되는 플래시 메모리 장치.
제 5 항에 있어서,

상기 제 2 전압 라인은 상기 제 2 읽기 전압을 전달하기 위한 제 3 및 제 4 전압 라인 세그먼트들을 포함하며, 상기 제 3 전압 라인 세그먼트는 상기 행 방향으로 배열되고 상기 제 4 전압 라인 세그먼트는 상기 행 방향과 직교하도록 상기 행 선택 회로 내에 배열되며 상기 제 3 및 제 4 전압 라인 세그먼트들은 제 2 스위치 회로를 통해 연결되는 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 1 및 제 2 스위치 회로들은 상기 멀티-비트 읽기 동작시 활성화되고 프로그램 동작시 비화성화되는 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 3 전압 라인은 상기 제 3 읽기 전압을 전달하기 위한 제 5 및 제 6 전압 라인 세그먼트들을 포함하며, 상기 제 5 전압 라인 세그먼트는 상기 행 방향으로 배열되고 상기 제 6 전압 라인 세그머트는 상기 행 방향과 직교하도록 상기 행 선택 회로 내에 배열되는 플래시 메모리 장치.
제 4 항에 있어서,

상기 행 선택 회로는

워드 라인 선택 정보를 디코딩하는 디코더와;

상기 디코더의 출력에 응답하여 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 구동기와;

상기 제 1 내지 제 3 전압 라인들에 연결되며, 제 1 내지 제 3 제어 신호들에 응답하여 상기 제 1 내지 제 3 전압 라인들 중 하나를 선택하는 선택기와; 그리고

상기 디코더의 출력에 응답하여 동작하며, 상기 선택기에 의해서 선택된 전 압 라인의 읽기 전압을 상기 워드 라인 전압으로서 상기 워드 라인 구동기로 전달하는 스위치를 포함하는 플래시 메모리 장치.
제 9 항에 있어서,

상기 스위치는 상기 선택기와 상기 워드 라인 구동기 사이에 연결되며, 상기 디코더의 출력에 의해서 제어되는 PMOS 트랜지스터를 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 워드 라인 전압 발생 회로는 프로그램 동작시 프로그램 전압을 발생하며, 상기 프로그램 전압은 상기 제 3 전압 라인을 통해 전송되는 플래시 메모리 장치.
멀티-비트 데이터를 저장하는 플래시 메모리 장치에 있어서:

각각이 복수의 행들을 구비한 복수 개의 뱅크들로 구성된 메모리 셀 어레이와;

상기 뱅크들 각각에 대응하며, 각각이 대응하는 뱅크의 행들 중 하나를 워드 라인 전압으로 구동하는 디코딩 및 구동 블록들과;

멀티-비트 읽기 동작시 상기 워드 라인 전압으로서 제 1 내지 제 3 읽기 전압들을 동시에 발생하는 워드 라인 전압 발생 회로와; 그리고

상기 제 1 내지 제 3 읽기 전압들을 상기 디코딩 및 구동 블록들로 동시에 전송하기 위한 전압 전송 경로를 포함하며, 상기 제 1 내지 제 3 읽기 전압들은 상기 멀티-비트 읽기 동작의 읽기 구간들이 개시되기 이전에 상기 전압 전송 경로를 통해 상기 디코딩 및 구동 블록들로 공급되는 것을 특징으로 하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 디코딩 및 구동 블록들 각각은 대응하는 뱅크가 선택될 때 상기 전압 전송 경로를 통해 공급된 상기 제 1 내지 제 3 읽기 전압들을 상기 제 1 내지 제 3 읽기 구간들에서 상기 선택된 행으로 각각 공급하는 것을 특징으로 하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 전압 전송 경로는 상기 제 1 내지 제 3 읽기 전압들을 각각 전달하기 위한 제 1 내지 제 3 전압 라인들을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 제 1 전압 라인은 상기 제 1 읽기 전압을 전달하기 위한 제 1 및 제 2 전압 라인 세그먼트들을 포함하며, 상기 제 1 전압 라인 세그먼트는 상기 뱅크들에 공유되도록 행 방향으로 배열되고 상기 제 2 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열되며 상기 제 1 및 제 2 전압 라인 세그먼트들은 제 1 스위치 회로들을 통해 각각 연결되는 것을 특징으로 하는 플래시 메모리 장치.
제 15 항에 있어서,

상기 제 2 전압 라인은 상기 제 2 읽기 전압을 전달하기 위한 제 3 및 제 4 전압 라인 세그먼트들을 포함하며, 상기 제 3 전압 라인 세그먼트는 상기 뱅크들에 공유되도록 상기 행 방향으로 배열되고 상기 제 4 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열되며 상기 제 3 및 제 4 전압 라인 세그먼트들은 제 2 스위치 회로들을 통해 각각 연결되는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 1 및 제 2 스위치 회로들은 상기 멀티-비트 읽기 동작시 활성화되고 프로그램 동작시 비활성화되는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 3 전압 라인은 상기 제 3 읽기 전압을 전달하기 위한 제 5 및 제 6 전압 라인 세그먼트들을 포함하며, 상기 제 5 전압 라인 세그먼트들은 상기 디코딩 및 구동 블록들에 각각 대응하고 상기 행 방향으로 배열되며, 상기 제 6 전압 라인 세그먼트들은 상기 행 방향과 직교하도록 상기 디코딩 및 구동 블록들 내에 각각 배열되는 것을 특징으로 하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 디코딩 및 구동 블록들 각각은

워드 라인 선택 정보를 디코딩하는 디코더와;

상기 디코더의 출력에 응답하여 상기 선택된 행을 상기 워드 라인 전압으로 구동하는 워드 라인 구동기와;

상기 제 2, 제 4, 제 6 전압 라인 세그먼트들에 연결되며, 제 1 내지 제 3 제어 신호들에 응답하여 상기 제 2, 제 4, 제 6 전압 라인 세그먼트들 중 하나를 선택하는 선택기와; 그리고

상기 디코더의 출력에 응답하여 동작하며, 상기 선택기에 의해서 선택된 전압 라인 세그먼트의 읽기 전압을 상기 워드 라인 전압으로서 상기 워드 라인 구동기로 전달하는 스위치를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 19 항에 있어서,

상기 스위치는 상기 선택기와 상기 워드 라인 구동기 사이에 연결되며, 상기 디코더의 출력에 의해서 제어되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 워드 라인 전압 발생 회로는 프로그램 동작시 프로그램 전압을 발생하며, 상기 프로그램 전압은 상기 제 3 전압 라인을 통해 전송되는 것을 특징으로 하는 플래시 메모리 장치.
각각이 2-비트 데이터를 저장하고 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치의 행 선택 회로에 있어서:

상기 행들 중 하나를 선택하기 위한 정보를 디코딩하는 디코더와;

멀티-비트 읽기 동작시 제 1 내지 제 3 읽기 전압들을 공급받는 제 1 내지 제 3 전압 라인들과;

제어 신호들에 응답하여 상기 제 1 내지 제 3 전압 라인들 중 하나를 선택하는 선택기와;

상기 디코더의 출력에 응답하여 상기 선택기에 의해서 선택된 전압 라인의 읽기 전압을 출력하는 스위치와; 그리고

상기 디코더의 출력에 응답하여 상기 선택 정보에 대응하는 행을 상기 스위치를 통해 전달되는 읽기 전압으로 구동하는 워드 라인 구동기를 포함하는 것을 특징으로 하는 행 선택 회로.
제 22 항에 있어서,

상기 제 1 내지 제 3 읽기 전압들은 상기 멀티-비트 읽기 동작의 제 1 내지 제 3 읽기 구간들이 개시되기 이전에 상기 제 1 내지 제 3 전압 라인들로 각각 공급되는 것을 특징으로 하는 행 선택 회로.
제 23 항에 있어서,

상기 선택기는

상기 제 1 읽기 구간을 나타내는 제 1 제어 신호에 의해서 제어되며, 상기 제 1 전압 라인과 상기 스위치 사이에 연결된 제 1 PMOS 트랜지스터와;

상기 제 2 읽기 구간을 나타내는 제 2 제어 신호에 의해서 제어되며, 상기 제 2 전압 라인과 상기 스위치 사이에 연결된 제 2 PMOS 트랜지스터와; 그리고

상기 제 3 읽기 구간을 나타내는 제 3 제어 신호에 의해서 제어되며, 상기 제 3 전압 라인과 상기 스위치 사이에 연결된 제 3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 행 선택 회로.
제 22 항에 있어서,

상기 제 3 전압 라인은 프로그램 동작시 프로그램 전압을 공급받는 것을 특징으로 하는 행 선택 회로.