KR100719168B1 - 비정질카본을 이용한 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 셀영역에서의 습식식각공정시 하부의 실리콘질화막이 어택받는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판 상에 복수의 게이트라인을 형성하는 단계; 상기 게이트라인 상부에 실리콘산화막, 실리콘질화막 및 비정질카본층을 차례로 형성하는 단계; 상기 비정질카본층 상에 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 비정질카본층, 실리콘질화막 및 실리콘산화막을 이방성식각하여 상기 주변회로영역의 게이트라인의 양측벽에 게이트스페이서를 형성하는 단계; 상기 주변영역에 소스/드레인 형성을 위한 이온주입을 진행하는 단계; 및 상기 감광막패턴과 상기 비정질카본층을 동시에 제거하는 단계를 포함하고, 상술한 바와 같은 본 발명은 게이트형성후 주변영역의 이온주입배리어층으로 비정질카본층을 형성하여, 셀영역에 형성된 주변영역오픈마스크층 및 비정질카본층이 건식식각시에 동시에 제거되도록 하므로써, 추가적인 습식식각을 진행하지 않아도 되어 공정을 단순화시킬 수 있는 효과가 있다.

게이트스페이서, 습식식각, 실리콘질화막 어택, 비정질카본

Description

비정질카본을 이용한 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING AMORPHOUS CARBON}

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 게이트산화막

33 : 게이트전극 34 : 게이트하드마스크

35 : 실리콘산화막 36 : 실리콘질화막

37 : 비정질카본층 38 : 주변영역오픈마스크

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.

일반적으로 DRAM의 트랜지스터는 드레인영역의 에지에서 전기장이 강하게 형성될 경우 핫 캐리어(hot carrier)가 증가되어 소자의 특성을 열화시키기 때문에 이를 방지하기 위해 게이트 전극의 측벽에 절연 물질로 된 게이트 스페이서(gate spacer)를 형성한다.

예컨대, DRAM 제조 공정시 게이트 전극 형성 후 셀영역에는 산화막/질화막으로 이루어진 게이트스페이서를 형성하고, 주변영역에는 산화막/질화막/산화막으로 이루어진 게이트스페이서를 형성하고 있다.

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 간략히 도시한 도면이다.

도 1a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(11) 상에 게이트산화막(12)을 형성하고, 게이트산화막(12) 상에 게이트전극(13) 및 게이트하드마스크(14)를 형성한 후 게이트패터닝공정을 통해 복수개의 게이트라인을 형성한다. 이때, 게이트라인은 셀영역 및 주변영역에 각각 형성된다.

다음에, 게이트라인을 포함한 반도체 기판(11) 상에 제1실리콘산화막(15)과 실리콘질화막(16)을 차례로 증착한 후, 실리콘질화막(16) 상에 제2실리콘산화막(17)을 다시 증착한다. 여기서, 실리콘질화막(16)은 게이트라인과 콘택플러그간 절연을 위한 것이다.

다음으로, 제2실리콘산화막(17) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역의 전영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층 (18)을 형성한다.

이어서, 주변영역오픈마스크층(18)에 의해 드러나는 주변영역의 제1,2실리콘산화막(15, 17)과 실리콘질화막(16)을 이방성 식각방식으로 식각하여 삼중 구조의 게이트스페이서를 형성한다. 이때, 삼중 구조의 게이트스페이서는 제2실리콘산화막(17a)으로 된 돔형 스페이서와 실리콘질화막(16a)과 제1실리콘산화막(15a)으로 된 L자형 스페이서이다.

계속해서, 주변영역의 트랜지스터의 소스/드레인(19)을 형성하기 위한 이온주입을 진행한다. 이때, 이온주입의 배리어는 주변영역오픈마스크층(18)과 제2실리콘산화막(17)이다.

도 1b에 도시된 바와 같이, 주변영역오픈마스크층(18)을 제거한 후, 전면에 감광막을 다시 도포하고 노광 및 현상으로 패터닝하여 셀영역을 오픈시키고 주변영역을 덮는 셀영역오픈마스크층(20)을 형성한다. 그리고 나서, 셀영역의 제2실리콘산화막(17)을 제거하기 위해 습식식각을 진행한다.

그러나, 종래기술은 셀영역에 남아있는 제2실리콘산화막을 제거하기 위해 습식식각을 진행하는데, 이러한 습식식각의 습식케미컬에 의해 실리콘질화막과 제1실리콘산화막이 어택받는 문제가 발생한다. 이처럼, 실리콘질화막이 습식식각에 의해 어택받으면 실리콘질화막이 배리어역할을 수행하지 못하여 후속 콘택식각공정시 게이트라인과 콘택플러그간에 브릿지(Bridge)가 발생한다.

또한, 디자인룰이 점점 작아지면서 게이트라인 사이의 제2실리콘산화막을 제거하는데 더 많은 어려움이 초래되고 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀영역에서의 습식식각공정시 하부의 실리콘질화막이 어택받는 것을 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.

삭제

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 셀영역과 주변영역이 정의된 반도체 기판 상에 복수의 게이트라인을 형성하는 단계; 상기 게이트라인 상부에 실리콘산화막, 실리콘질화막 및 비정질카본층을 차례로 형성하는 단계; 상기 비정질카본층 상에 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 상기 비정질카본층, 실리콘질화막 및 실리콘산화막을 이방성식각하여 상기 주변회로영역의 게이트라인의 양측벽에 게이트스페이서를 형성하는 단계; 상기 주변영역에 소스/드레인 형성을 위한 이온주입을 진행하는 단계; 및 상기 감광막패턴과 상기 비정질카본층을 동시에 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(31) 상에 게이트산화막(32)을 형성하고, 게이트산화막(32) 상에 게이트전극(33) 및 게이트하드마스크(34)를 형성한 후 게이트패터닝공정을 통해 복수개의 게이트라인을 형성한다. 이때, 게이트라인은 셀영역 및 주변회로영역에 각각 형성된다.

다음에, 게이트라인을 포함한 반도체 기판(31) 상에 실리콘산화막(35)과 실리콘질화막(36)을 차례로 증착한 후, 실리콘질화막(36) 상에 비정질카본층(a-Carbon layer, 37)을 증착한다.

이때, 실리콘산화막(35)은 실리콘질화막(36)을 바로 반도체기판(31) 상에 증착할 때 발생하는 반도체 기판(31)에 인가되는 스트레스를 감소시키기 위한 버퍼층 이고, 실리콘질화막(36)은 게이트라인과 콘택플러그간을 절연시켜주기 위한 것이며, 비정질카본층(37)은 종래 제2실리콘산화막과 동일한 역할을 갖는 것이다.

그리고, 실리콘산화막(35)은 50Å∼200Å, 질화막(36)은 50Å∼200Å, 비정질카본층(37)은 300Å∼500Å의 두께로 형성한다.

도 2b에 도시된 바와 같이, 비정질카본층(37) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 셀영역의 전영역을 덮고 주변영역을 오픈시키는 주변영역오픈마스크층(38)을 형성한다. 이와 같은 주변영역오픈마스크층(38)은 주변영역의 게이트라인의 측벽에 스페이서를 형성하기 위한 마스크층이다.

다음으로, 주변영역오픈마스크층(38)을 식각마스크로 비정질카본층(37), 실리콘질화막(36) 및 실리콘산화막(35)을 이방성식각방식으로 식각하여 주변영역의 게이트라인의 양측벽에 삼중 게이트스페이서를 형성한다. 이때, 삼중 게이트 스페이서는, 주변영역의 게이트라인의 양측벽에 접하는 실리콘산화막(35a)과 실리콘질화막(36a)으로된 L자형 스페이서와 비정질카본층(37a)으로 된 돔형 스페이서를 일컫는다.

다음으로, 주변영역 상부에 형성된 삼중 게이트스페이서와 주변영역오픈마스크층(38)을 이온주입마스크로 이용한 이온주입공정을 진행하여 주변영역에 트랜지스터의 소스/드레인영역(39)을 형성한다.

도 2c에 도시된 바와 같이, 등방성 건식식각방식으로 셀영역을 덮고 있는 주변영역오픈마스크층(38)을 제거하는데, 이때, 비정질카본층(37)도 동시에 제거한다. 여기서, 등방성 건식식각은 다운스트림(downstream) 방식의 플라즈마, 즉 산소 (O2)계 플라즈마를 이용하며, 이때 비정질카본층(37)은 주변영역오픈마스크층(38)으로 이용된 감광막과 건식식각에 따른 선택비가 전혀 없기 때문에 모두 제거된다.

이와 같이, 주변영역오픈마스크층(38) 제거시에 셀영역에 잔류하고 있는 비정질카본층(37)도 동시에 제거하게 되므로, 셀영역 오픈 공정시 필요한 마스크 및 습식식각 공정이 불필요하다. 아울러, 비정질카본층(37)을 습식식각으로 제거하지 않아도 되므로 셀영역에 잔류하고 있는 실리콘질화막(36)이 어택받지 않는다.

그리고, 주변영역에서 게이트스페이서를 이루고 있던 비정질카본층(37a)도 주변영역오픈마스크층(38)을 제거할 때 동시에 제거되는데, 이러한 비정질카본층(37a)은 이미 이온주입배리어로 사용했기 때문에 후속 공정에 의해 제거가 되어도 소자의 동작에 전혀 문제가 되지 않는다. 필요하다면, 추후 제거된 비정질카본층 부분에 절연층을 추가로 형성하여도 무방하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 게이트형성후 주변영역의 이온주입배리어층으로 비정질카본층을 형성하여, 셀영역에 형성된 주변영역오픈마스크층 및 비정질카본층이 건식식각시에 동시에 제거되도록 하므로써, 추가적인 습식식각을 진행하지 않아 도 되어 공정을 단순화시킬 수 있는 효과가 있다.

또한, 본 발명은 별도의 습식식각공정이 생략되므로 게이트라인/콘택간 절연층으로 형성된 실리콘질화막이 어택받지 않아 게이트라인과 콘택플러그간 브릿지를 방지할 수 있는 효과가 있다.

Claims (12)

1. 삭제
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8. 삭제
9. 셀영역과 주변영역이 정의된 반도체 기판 상에 복수의 게이트라인을 형성하는 단계;

   상기 게이트라인 상부에 실리콘산화막, 실리콘질화막 및 비정질카본층을 차례로 형성하는 단계;

   상기 비정질카본층 상에 상기 셀영역을 덮고 상기 주변영역을 오픈시키는 감광막패턴을 형성하는 단계;

   상기 감광막패턴을 식각마스크로 상기 비정질카본층, 실리콘질화막 및 실리콘산화막을 이방성식각하여 상기 주변회로영역의 게이트라인의 양측벽에 게이트스페이서를 형성하는 단계;

   상기 주변영역에 소스/드레인 형성을 위한 이온주입을 진행하는 단계; 및

   상기 감광막패턴과 상기 비정질카본층을 동시에 제거하는 단계

   를 포함하는 반도체 소자의 제조 방법.
10. 제9항에 있어서,

    상기 감광막패턴과 상기 비정질카본층을 동시에 제거하는 단계는,

    다운스트림방식의 플라즈마를 이용한 등방성 건식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
11. 제10항에 있어서,

    상기 등방성건식식각시, 산소 플라즈마를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
12. 제9항에 있어서,

    상기 비정질카본층은,

    300Å∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.

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