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KR100703077B1 - 결정질 유전체 박막의 제조 방법과 이에 의해 제조된결정질 유전체 박막 및 이를 구비하는 박막 커패시터 - Google Patents

결정질 유전체 박막의 제조 방법과 이에 의해 제조된결정질 유전체 박막 및 이를 구비하는 박막 커패시터 Download PDF

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KR100703077B1
KR100703077B1 KR1020050047997A KR20050047997A KR100703077B1 KR 100703077 B1 KR100703077 B1 KR 100703077B1 KR 1020050047997 A KR1020050047997 A KR 1020050047997A KR 20050047997 A KR20050047997 A KR 20050047997A KR 100703077 B1 KR100703077 B1 KR 100703077B1
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dielectric thin
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정율교
강형동
임성택
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삼성전기주식회사
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Abstract

300℃ 이하의 저온에서 결정질 유전체 박막을 형성할 수 있는 결정질 유전체 박막의 제조 방법을 제공한다. 본 발명에 따른 결정질 유전체 박막의 제조 방법은, 기판 상에 비정질 유전체 박막을 형성하는 단계와; 밀폐된 공간 내에서 상기 비정질 유전체 박막을 물 속에 침지하여 수열처리함으로써 상기 유전체 박막을 결정화시키는 단계를 포함한다.
박막 커패시터, 유전체

Description

결정질 유전체 박막의 제조 방법과 이에 의해 제조된 결정질 유전체 박막 및 이를 구비하는 박막 커패시터{Method for Manufacturing Crystalline Dielectric Thin Film, Crystalline Dielectric Thin Film Manufactured Thereby and Thin Film Capacitor Having the Same}
도 1은 종래의 결정질 유전체 박막의 제조 방법을 개략적으로 나타낸 공정 흐름도이다.
도 2는 본 발명에 따른 결정질 유전체 박막의 제조 방법을 개략적으로 나타낸 공정 흐름도이다.
도 3 내지 도 6은 본 발명의 일 실시형태에 따른 박막 커패시터(thin film capacitor)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 일 실시형태에 따른 제조 공정 중 수열처리 전의 TiO2 박막의 표면을 나타내는 SEM 사진이다.
도 7b는 도 7a의 TiO2 박막의 단면을 나타내는 SEM 사진이다.
도 8a는 본 발명의 일 실시형태에 따라 수열처리된 TiO2 박막의 표면을 나타내는 SEM 사진이다.
도 8b는 도 8a의 TiO2 박막의 단면을 나타내는 SEM 사진이다.
도 9는 본 발명의 일 실시형태에 따라 제조된 결정질 TiO2 박막을 사용한 박막 커패시터의 커패시턴스를 나타내는 그래프이다.
도 10은 본 발명에 따른 제조 공정 중에 사용될 수 있는 수열처리 장치를 개략적으로 나타낸 단면도이다.
도 11a는 본 발명의 일 실시형태에 따라 수열처리된 PLZT 박막의 표면을 나타내는 SEM 사진이다.
도 11b는 도 11a의 PLZT 박막의 단면을 나타내는 SEM 사진이다.
<도면의 주요부분에 대한 부호의 설명>
101: 기판 103, 107: 금속막
105: 비정질 유전체 박막 105': 결정질 유전체 박막
50: 외벽 52: 히터
54: 밀폐된 챔버 56: 용기
58: 증류수 62: 열전대
본 발명은 커패시터에 사용될 수 있는 유전체 박막의 제조 방법에 관한 것으로서, 특히 300℃ 이하의 저온에서 유전체막을 결정화시킬 수 있는 결정질 유전체 박막 제조 방법과, 이에 의해 제조되는 유전체 박막 및 이를 구비하는 박막 커패시 터에 관한 것이다.
최근, 인쇄회로 기판(PCB)에서 소형화와 고주파화의 진전에 따라, PCB 기판 위에 탑재되어 배치된 수동 소자들이 제품의 소형화에 장애요인으로 작용하고 있다. 특히, 반도체 소자의 급격한 임베디드(embedded) 경향과 입력/출력 단자 수의 증가로 인하여, 능동 집적회로 칩 주위에 커패시터를 포함한 수많은 수동 소자들을 배치하기 위한 공간을 확보하기가 어려워지고 있다. 또한, 입력 단자에 안정적인 전원을 공급하기 위해 디커플링(decoupling)용 커패시터가 사용되는데, 이러한 디커플링 커패시터는 고주파로 인한 유도 인덕턴스를 저감시킬 수 있도록 입력 단자로부터 최근접 거리에 배치되어야 한다.
전자 소자의 소형화와 우수한 고주파 특성에 대한 요구가 증가함에 따라, 능동 집적회로 칩 주위에 커패시터를 최적으로 배치시키는 방안으로, 커패시터를 집적회로 칩 바로 아래의 기판에 내장(embedding)시키는 방법이 제안되었다. 특히, 박막 임베디드 커패시터(thin film embedded capacitor)는, 능동 집적회로 칩 아래의 인쇄회로 기판 내에 유전체 박막을 형성하여 이루어진 커패시터이다. 이러한 박막 임베디드 커패시터는 능동 집적회로 칩의 입력 단자로부터 매우 근접한 거리에 배치됨으로써, 집적회로 칩 단자와 커패시터를 연결되는 도선의 길이가 짧아지게 되고, 이에 따라 고주파에 따른 유도 인덕턴스가 효과적으로 감소될 수 있다.
박막 임베디드 커패시터로부터 충분한 커패시턴스를 얻기 위해서는, 커패시터에 사용되는 유전체 박막의 유전율이 높아야 한다. 높은 유전율을 얻기 위해서는 박막 내의 유전체가 결정질로 되어 있어야 한다. 이러한 결정질 유전체 박막을 얻기 위해서는, 통상적으로 비정질 상태의 유전체 박막을 기판 상에 형성한 후, 열처리를 통해 그 박막을 결정화시킨다. 즉, 비정질 상태의 유전체 박막은 커패시터 재료로서는 불충분하므로, 비정질 박막을 결정화시키기 위한 열처리 단계를 필요로 한다.
도 1은 종래의 결정질 유전체 박막을 제조하는 방법을 개략적으로 나타낸 공정 흐름도이다. 도 1을 참조하면, 미리 TiO2 졸(sol) 또는 PLZT 졸 등 유전체 졸을 준비한 후, 기판 상에 유전체 졸을 도포한다(R1 단계). 그 후, 300 내지 400℃에서 도포된 유전체 졸을 열분해하여 졸 내에 함유된 유기물들을 제거한다(R2 단계). 이에 따라, 기판 상에는 비정질 상태의 유전체 박막이 형성된다. 그 후, 기판 상에 형성된 유전체 박막을 결정화시키기 위해서, 600℃의 온도에서 열처리하여 유전체 박막을 소성한다. 이에 따라, 결정질의 유전체 박막을 얻게 된다. 일본 특허번호 제2517874호는, 이산화티타늄 졸을 기판 상에 코팅한 후 600 내지 700℃에서 열처리함으로써 결정질의 TiO2 박막을 얻을 수 있다는 것을 개시하고 있다.
그러나, 이러한 방법은 600℃ 이상의 고온 열처리 공정을 수반하므로, 사용 되는 기판 재료에 제약이 있다. 즉, 열에 약한 폴리머계의 PCB 기판에는 적용하기 어려운 점이 있다. 또한, 폴리머계 기판 이외의 기판, 예를 들어 세라믹 기판을 사용하더라도 고온에서의 열충격에 의해 기판 또는 기판 상에 형성된 금속층 등이 손상을 입을 수 있다. 더우기 고온 열처리 공정로 인해 공정 비용과 시간이 증가하게 된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 고온 소정 공정 없이도 저온에서 결정질 유전체 박막을 형성할 수 있는 결정질 유전체 박막의 제조 방법 및 이에 의해 형성되는 결정질 유전체 박막을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 방법에 의해 형성된 결정질 유전체 박막을 구비하는 박막 커패시터를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 결정질 유전체 박막의 제조 방법은, 기판 상에 비정질 유전체 박막을 형성하는 단계와; 밀폐된 공간 내에서 상기 비정질 유전체 박막을 물 속에 침지하여 수열처리(hydrothermal treatment)함으로써 상기 유전체 박막을 결정화시키는 단계를 포함한다. 상기 수열처리는, 밀폐된 공간(예컨대 밀폐된 챔버) 내에서 상기 비정질 유전체 박막을 증류수 속에 침지하여 300℃ 이하의 온도로 가열함으로써 수행될 수 있다.
바람직하게는, 상기 수열처리 단계는 80 내지 300℃의 온도 범위에서 수행된다. 더 바람직하게는, 150 내지 300℃의 온도 범위에서 수행된다.
본 발명의 일 실시형태에 따르면, 상기 비정질 유전체 박막을 형성하는 단계는, 비정질 유전체 졸(sol)을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 유전체 졸을 베이킹(baking)하는 단계를 포함한다. 상기 베이킹 후에는 상기 베이킹 처리된 결과물을 건조하는 단계를 더 포함할 수 있다. 상기 코팅하는 단계는 스핀 코팅(spin coating)법, 딥 코팅(dip coating)법 또는 스프레이 코팅(spray coating)법 등을 이용하여 수행될 수 있다. 원하는 두께의 박막을 얻기 위해서, 상기 코팅과 베이킹은 다수회 반복할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 비정질 유전체 박막을 형성하는 단계는, 기판 상에 비정질 유전체 박막을 증착하는 단계를 포함한다. 예를 들어, 스퍼터링을 이용하여 기판 상에 비정질 유전체 박막을 증착할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비정질 유전체 박막을 형성하는 단계는 기판 상에 비정질 TiO2 박막을 형성하는 단계를 포함한다. 상기 비정질 TiO2 박 막을 형성하는 단계는, 비정질 TiO2 졸을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 TiO2 졸을 베이킹하는 단계를 포함할 수 있다. 이 경우, 베이킹 단계 후에 베이킹된 결과물을 건조하는 단계를 더 포함할 수 있다. 바람직하게는, 상기 베이킹 단계는 150 내지 250℃의 온도에서 수행한다. 바람직하게는, 상기 건조 단계는 150 내지 250℃의 온도에서 수행된다. 다른 방안으로서, 상기 비정질 TiO2 박막을 형성하는 단계는, 예를 들어 스퍼터링법을 이용하여 기판 상에 비정질 TiO2 박막을 증착하는 단계를 포함한다. TiO2 박막을 형성할 경우, 상기 수열처리는 150 내지 250℃의 온도에서 수행되는 것이 바람직하다.
본 발명의 다른 실시형태에 따르면, 상기 비정질 유전체 박막을 형성하는 단계는, 기판 상에 비정질 PLZT 박막을 형성하는 단계를 포함한다. 상기 비정질 PLZT 박막을 형성하는 단계는, 비정질 PLZT 졸을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 PLZT 졸을 베이킹하는 단계를 포함할 수 있다. 이 경우, 베이킹 단계 후에 베이킹된 결과물을 건조하는 단계를 더 포함할 수 있다. 바람직하게는, 상기 베이킹 단계는 150 내지 250℃의 온도에서 수행한다. 바람직하게는, 상기 건조 단계는 150 내지 250℃의 온도에서 수행된다. 다른 방안으로서, 상기 비정질 PLZT 박막을 형성하는 단계는, 기판 상에 비정질 PLZT 박막을 증착하는 단계를 포함한다. PLZT 박막을 형성할 경우, 상기 수열처리는 200 내지 300℃의 온도에서 수행되는 것이 바람직하다.
본 발명은 상기 제조 방법에 의해 형성된 결정질 유전체 박막을 제공한다. 또한, 본 발명은 상기 제조 방법에 의해 형성된 결정질 유전체 박막을 구비하는 박막 커패시터를 제공한다. 본 발명에 따른 박막 커패시터는 하부 전극 및 상부 전극과, 그 사이에 개재된 상기 결정질 유전체 박막을 포함한다. 상기 박막 커패시터는 박막 임베디드 커패시터로서 유용하게 사용될 수 있다.
본 발명에 따르면, 종래와 달리 300℃ 이하의 저온 공정을 통하여 비정질 유전체 박막을 결정화시킬 수 있다. 이에 따라, 고온 공정시 발생하는 기판의 손상 등이 없고 기판 재료에 대한 선택의 폭이 매우 넓어진다. 따라서, 열에 약한 폴리머계 기판을 사용하여 박막 임베디드 커패시터를 구현할 수 있게 된다. 또한, 공정이 비교적 단순하고 고온 공정이 생략되기 때문에, 공정 비용과 시간이 절약된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 2는 본 발명에 따른 결정질 유전체 박막을 제조하는 방법을 나타내는 공정 흐름도이다. 도 2를 참조하면, 먼저 기판 상에 예를 들어 TiO2, PLZT 등으로 된 비정질 유전체 박막을 형성한다(S1 단계). 그 후, 비정질 유전체 박막이 형성된 기판을 증류수가 담겨있는 수열처리 장치(도 10 참조)에 넣어 수열처리한다(S2 단계). 수열처리는 80 내지 300℃에서 실행될 수 있다. 여기서 수열처리란, 밀폐된 공간에 수납된 물 속에 처리 대상물을 침지한 후 가열 처리하는 것을 의미한다. 수열처리시, 처리 대상물은 열에너지 뿐만 아니라 수증기에 의한 압력을 받게 된다.
사용되는 기판에는 특별한 제한이 없다. 고온 공정을 수반하지 않으므로 에폭시등 폴리머계 기판을 사용할 수도 있다. 상기 기판은 상부에 커패시터 하부 전극과 같은 이종 물질의 층을 구비할 수도 있다. 또한, 실리콘(Si) 웨이퍼나 금속 호일(foil)을 기판으로 사용할 수도 있다. 특히, 금속 호일 상에 결정질 유전체 박막을 제조하면, 이에 따라 얻어진 금속/유전체의 다층 구조가 PCB 기판에 직접 부착될 수 있다. 이와 같이 PCB 기판 상에 부착된 금속/유전체의 다층 구조는 박막 임베디드 커패시터로서 유용하게 사용될 수 있다.
기판 상에 형성되는 유전체는 예를 들어 TiO2, PLZT 등이 있다. 이러한 유전체는 결정화되어 있을 경우 충분한 유전율을 나타냄으로써, 박막 커패시터용 유전 체로 사용될 수 있다. 그러나, 본 발명이 상기 2가지 유전체에 한정되는 것은 아니며 다른 종류의 세라믹 유전체가 사용될 수 있고, 유전체에는 각종 첨가제가 첨가될 수도 있다.
본 발명자들은, 반복된 실험을 통해, 비정질 유전체 박막은 300℃이하의 저온에서도 수열처리에 의해 충분히 결정화된다는 사실을 알게되었다. 본 발명에 따르면, 비정질 유전체 박막을 300℃이하의 온도에서 수열처리함으로써, 별도의 고온 열처리 공정 없이도 30 이상의 고유전율을 갖는 결정질 유전체 박막을 얻을 수 있게 된다.
바람직하게는, 상기 수열처리는 80 내지 300℃의 온도 범위에서 수행된다. 더 바람직하게는, 150 내지 300℃의 온도 범위에서 수행된다. 수열처리 온도가 80℃보다 작게되면, 비정질 유전체 박막의 결정화가 충분한 속도로 진행되지 않는다. 또한, 수열처리 온도가 300℃를 넘는다고 하더라도 결정화 속도에 크게 영향을 미치지 않으며 수열처리 장치 내의 압력이 높아져 수열처리 장치의 유지 및 보수 비용이 증가할 수 있다. 결정질 TiO2 박막을 얻기 위한 수열처리는 150 내지 250℃의 온도에서 수행되는 것이 바람직하다. 결정질 PLZT 박막을 얻기 위한 수열처리는 200 내지 300℃의 온도에서 수행되는 것이 바람직하다.
본 발명에 따르면, 상기 S1 단계에서 적용될 수 있는 비정질 유전체 박막 형성 방법에는 특별한 제한이 없다. 예를 들어, 비정질 유전체 졸을 기판 상에 코팅하고 코팅된 졸 내의 유기물질을 제거하도록 베이킹(baking)함으로써, 비정질 유전체 박막을 얻을 수 있다. 코팅 방법으로는 스핀 코팅(spin coating), 딥 코팅(dip coating) 또는 스프레이 코팅(spray coating)등 다양한 방법을 사용할 수 있다. 또한, 원하는 두께의 유전체 박막을 얻기 위해서, 상기 코팅과 베이킹을 다수회 반복할 수도 있다. 상기 코팅과 베이킹은 150 내지 250℃의 온도 범위에서 실시하는 것이 바람직하다. 최종 베이킹이 완료된 후에는, 150 내지 250℃의 온도 범위에서 건조 공정을 실시할 수 있다.
비정질 유전체 박막을 얻기 위한 다른 방안으로서 증착법을 사용할 수도 있다. 예를 들어, 스퍼터링을 이용하여 상기 기판 상에 비정질 유전체 박막을 증착할 수도 있다.
이하, 본 발명의 여러 실시예에 따른 결정질 유전체 박막의 제조 방법을 설명한다.
(제1 실시예)
제1 실시예에서는 졸-겔 스핀 코팅(sol-gel spin coating)법과 수열처리를 이용하여 기판 상에 결정질 TiO2 박막을 형성하였다. 이를 위해 먼저, Si 웨이퍼 상에 SiO2막, Ti막 및 Pt막이 순차 적층된 기판을 준비하였다. 그 후, 이 Pt/Ti/SiO2/Si 기판 상에 비정질 TiO2 졸(sol)을 스핀 코팅을 이용하여 코팅하였다. 상기 비정질 TiO2 졸은 티타늄 알콕시드(titanium alkoxide)를 알콕시 알코올(alkoxy alcohol) 중에서 가수분해하여 얻은 것이다. 타타늄 알콕시드로는, 티타늄 이소프로폭시드(titanium isopropoxide)를 사용하였다. 스핀 코팅은 1회당 20초 동안 4000 rpm으로 실시하였다.
다음으로, 졸 내의 유기 물질을 제거하기 위해 상기 코팅된 TiO2 졸을 200℃에서 베이킹 처리하였다. 이러한 코팅과 베이킹 공정을 3회 반복하여 실시하였다. 마지막 베이킹 공정이 완료된 후에는 베이킹된 결과물을 200℃의 온도로 가열하여 건조시켰다. 이와 같은 공정 단계를 거침으로써, 상기 Pt/Ti/SiO2/Si 기판 상에 300 nm 두께의 비정질 TiO2 박막을 얻었다. 도 7a 및 도 7b는 상기 코팅과 베이킹 및 건조 단계를 거쳐서 얻은 TiO2 박막의 표면과 단면을 나타내는 SEM 사진이다. 도 7a, 7b에 나타난 바와 같이, 상기 TiO2 박막은 결정질의 입자가 없는 비정질 상태를 나타내고 있다.
다음으로, 상기 비정질 TiO2 박막을 200℃의 온도에서 수열처리하였다. 수열처리는 도 10에 도시된 바와 같은 오토클레이브(autoclave) 형태의 수열처리 장치(10)를 사용하여 실시될 수 있다. 도 10을 참조하면, 수열처리 장치(10)는, 외벽(50) 내에서 밀폐 공간을 제공하는 챔버(54)를 포함한다. 챔버(54) 내에는 증류수(58)가 담겨있는 용기(56)가 설치되어 있고, 온도 측정을 위한 열전대(thermocouple)(62)가 설치되어 있다. 외벽(50) 안에 그리고 챔버(54) 밖에는 히터(52)가 설치되어 있다. 비정질 TiO2 박막을 수열처리하기 위해, 비정질 TiO2 박막이 형성되어 있는 기판(S)을 밀폐된 공간 내의 증류수(58)에 침지한 후, 챔버(54) 내부를 약 200℃의 온도로 가열하였다.
이러한 수열처리에 의해 비정질 TiO2 박막은 결정질로 변하였다. 이와 같이 얻어진 결정질 TiO2 박막은 도 8a 및 도 8b의 SEM 사진에 나타나 있다. 도 8a는 본 실시예에 따라 제조된 결정질 TiO2 박막의 표면을 나타내며, 도 8b는 그 단면을 나타낸다. 도 8a 및 8b에 나타난 바와 같이, 결정질의 다수 입자들이 나타나 있다. 이러한 결정 상태로 인해, 본 실시예에 따라 최종적으로 얻은 TiO2 박막은 높은 유전율을 나타낸다.
(제2 실시예)
제2 실시예에서는 졸-겔 스핀 코팅(sol-gel spin coating)법과 수열처리를 이용하여 기판 상에 결정질 PLZT 박막을 형성하였다. 이를 위해 먼저 Pt/Ti/SiO2/Si 기판을 준비하였다. 이 Pt/Ti/SiO2/Si 기판 상에 비정질 PLZT 졸(sol)을 스핀 코팅을 이용하여 코팅하였다. 상기 비정질 PLZT 졸은, 메탄올계 납 아세테이트 삼수화물(methanol-based lead acetate trihydrate), 티타늄 이소프로폭시드, 란탄 이소프로폭시드(lanthanum isopropoxide), 지르코늄 N-부톡시드(zirconium N-butoxide)로부터 얻은 것이다. 스핀 코팅은 1회당 20초 동안 4000 rpm으로 실시하였다.
다음으로, 졸 내의 유기 물질을 제거하기 위해 상기 코팅된 PLZT 졸을 200℃에서 베이킹 처리하였다. 이러한 코팅과 베이킹 공정을 3회 반복하여 실시하였다. 마지막 베이킹 공정이 완료된 후에는 베이킹된 결과물을 200℃의 온도로 가열하여 건조시켰다. 이와 같은 공정 단계를 거침으로써, 상기 Pt/Ti/SiO2/Si 기판 상에 300 nm 두께의 비정질 PLZT 박막을 얻었다.
다음으로, 도 10에 도시된 바와 같은 수열처리 장치(10)를 사용하여, 상기 비정질 PLZT 박막을 250℃의 온도에서 수열처리하였다. 이러한 수열처리에 의해 비정질 PLZT 박막은 결정질로 변하였다. 이와 같이 얻어진 결정질 PLZT 박막은 도 11a 및 도 11b의 SEM 사진에 나타나 있다. 도 11a는 본 실시예에 따라 제조된 결정질 PLZT 박막의 표면을 나타내며, 도 11b는 그 단면을 나타낸다. 도 11a 및 11b에 나타난 바와 같이, SEM 사진에는 결정질의 다수 입자들이 나타나 있다. 이러한 결정 상태로 인해, 본 실시예에 따라 최종적으로 얻은 PLZT 박막은 높은 유전율을 나타낸다.
도 3 내지 도 6은 본 발명의 일 실시형태에 따른 박막 커패시터의 제조 방법을 설명하기 위한 단면도들이다. 먼저 도 3을 참조하면, 예를 들어 폴리머계 PCB 기판, 실리콘 웨이퍼 또는 세라믹 기판 등으로 이루어진 기판(101) 상에 금속막(103)을 형성한다. 이 금속막(103)은 커패시터의 하부 전극을 이룬다. 금속막(103)으로는 예를 들어, 구리 호일(Cu foil)을 사용할 수 있다.
그 후, 도 4에 도시된 바와 같이, 금속막(103) 상에 비정질 유전체 박막(105)을 형성한다. 이 비정질 유전체 박막(105)은 예를 들어 상기 제1 또는 2 실시형태에서 설명한 비정질 유전체 박막 형성법 또는 스퍼터링법 등에 의해 형성될 수 있다.
그 후, 상기 결과물(102)을 도 10에 도시된 바와 같은 수열처리 장치(10)에 넣고 80 내지 300℃의 온도범위에서 수열처리를 실시함으로써, 상기 비정질 유전체 박막(105)을 결정화시킨다. 이에 따라, 도 5에 도시된 바와 같이, 결정질 유전체 박막(105')을 얻게 된다. 다음으로, 도 6에 도시된 바와 같이, 결정질 유전체 박막(105') 상에 금속막(107)을 형성한다. 이 금속막(107)은 커패시터의 상부 전극을 이룬다. 이에 따라, 본 실시형태에 따른 박막 커패시터를 얻게 된다. 이 박막 커패시터는 박막 임베디드 커패시터로서 유용하게 사용될 수 있다.
도 9는 이렇게 제조하여 얻은 박막 커패시터의 주파수에 따른 커패시턴스를 나타내는 그래프이다. 특히, 도 9의 커패시턴스는, 상기 제1 실시예에 따라 제조된 결정질 TiO2 박막을 구비한 박막 커패시터의 커패시턴스를 나타낸다. 도 9에 도시된 바와 같이, 본 발명에 따라 제조된 유전체 박막을 사용한 박막 커패시터는, 종래의 고온 열처리를 통하여 얻은 유전체 박막을 사용한 박막 커패시터의 커패시턴스와 비슷하거나 약간 높은 커패시턴스를 나타낸다. 도 9에 나타난 커패시턴스 측정에 사용된 종래와 본 발명의 박막 커패시턴스는, 모두 동일한 사이즈와 두께를 가지며, 유전체로서 TiO2를 사용한 것이다. 이와 같이, 본 발명에 따르면 300℃이하의 저온 공정으로도 양질의 결정질 유전체 박막을 얻을 수 있고, 충분한 커패시턴스를 갖는 박막 커패시터를 제조할 수 있게 된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 300℃ 이하의 저온 공정을 통하여 비정질 유전체 박막을 용이하게 결정화시킬 수 있다. 이에 따라, 고온 공정시 발생하는 기판의 손상 등이 없고 기판 재료에 대한 선택의 폭이 매우 넓어진다. 따라서, 열에 약한 폴리머계 기판을 사용하여 박막 임베디드 커패시터를 구현할 수 있게 된다. 또한, 공정이 비교적 단순하고, 공정 비용과 시간이 절약된다.

Claims (28)

  1. 기판 상에 비정질 유전체 박막을 형성하는 단계; 및
    밀폐된 공간 내에서 상기 비정질 유전체 박막을 물 속에 침지하여 수열처리함으로써 상기 유전체 박막을 결정화시키는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  2. 제1항에 있어서,
    상기 수열처리 단계는, 밀폐된 공간 내에서 상기 비정질 유전체 박막을 증류수 속에 침지하여 300℃이하의 온도로 가열함으로써 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  3. 제1항에 있어서,
    상기 수열처리 단계는 80 내지 300℃의 온도에서 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  4. 제1항에 있어서,
    상기 수열처리 단계는 150 내지 300℃의 온도에서 실시되는 것을 특징으로 하는 결정절 유전체 박막의 제조 방법.
  5. 제1항에 있어서,
    상기 비정질 유전체 박막을 형성하는 단계는, 비정질 유전체 졸을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 유전체 졸을 베이킹하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  6. 제5항에 있어서,
    상기 베이킹 단계 후에는 상기 베이킹 처리된 결과물을 건조하는 단계를 더 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  7. 제5항에 있어서,
    상기 코팅하는 단계는 스핀 코팅법, 딥 코팅법 또는 스프레이 코팅법을 이용하여 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  8. 제5항에 있어서,
    상기 코팅과 베이킹은 다수회 반복하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  9. 제1항에 있어서,
    상기 비정질 유전체 박막을 형성하는 단계는, 기판 상에 비정질 유전체 박막을 증착하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  10. 제9항에 있어서,
    상기 비정질 유전체 박막을 증착하는 단계는, 기판 상에 비정질 유전체 박막을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  11. 제1항에 있어서,
    상기 비정질 유전체 박막을 형성하는 단계는, 기판 상에 비정질 TiO2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  12. 제11항에 있어서,
    상기 비정질 TiO2 박막을 형성하는 단계는, 비정질 TiO2 졸을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 TiO2 졸을 베이킹하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  13. 제12항에 있어서,
    상기 베이킹 단계 후에 베이킹된 결과물을 건조하는 단계를 더 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  14. 제12항에 있어서,
    상기 베이킹하는 단계는 150 내지 250℃의 온도에서 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  15. 제13항에 있어서,
    상기 건조 단계는 150 내지 250℃의 온도에서 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  16. 제11항에 있어서,
    상기 비정질 TiO2 박막을 형성하는 단계는, 기판 상에 비정질 TiO2 박막을 증착하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  17. 제16항에 있어서,
    상기 비정질 TiO2 박막을 증착하는 단계는, 기판 상에 비정질 TiO2 박막을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  18. 제11항에 있어서,
    상기 수열처리 단계는 150 내지 250℃의 온도에서 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  19. 제1항에 있어서,
    상기 비정질 유전체 박막을 형성하는 단계는, 상기 기판 상에 비정질 PLZT 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  20. 제19항에 있어서,
    상기 비정질 PLZT 박막을 형성하는 단계는, 비정질 PLZT 졸을 기판 상에 코팅하는 단계와 상기 코팅된 비정질 PLZT 졸을 베이킹하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  21. 제20항에 있어서,
    상기 베이킹 단계 후에 베이킹된 결과물을 건조하는 단계를 더 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  22. 제20항에 있어서,
    상기 베이킹하는 단계는 150 내지 250℃의 온도에서 실시되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  23. 제21항에 있어서,
    상기 건조 단계는 150 내지 250℃의 온도에서 수행되는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  24. 제19항에 있어서,
    상기 비정질 PLZT 박막을 형성하는 단계는, 기판 상에 비정질 PLZT 박막을 증착하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  25. 제24항에 있어서,
    상기 비정질 PLZT 박막을 증착하는 단계는, 기판 상에 비정질 PLZT 박막을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 결정질 유전체 박막의 제조 방법.
  26. 제1항 내지 제25항 중 어느 한 항의 제조 방법에 의해 형성된 것을 특징으로 하는 결정질 유전체 박막.
  27. 하부 전극;
    상기 하부 전극 상에 형성된, 제26항의 결정질 유전체 박막; 및
    상기 결정질 유전체 박막 상에 형성된 상부 전극을 포함하는 것을 특징으로하는 박막 커패시터.
  28. 제27항에 있어서,
    상기 박막 커패시터는 박막 임베디드 커패시터인 것을 특징으로 하는 박막 커패시터.
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