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KR100702011B1 - 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들및 그 제조방법들 - Google Patents

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KR100702011B1
KR100702011B1 KR1020050021996A KR20050021996A KR100702011B1 KR 100702011 B1 KR100702011 B1 KR 100702011B1 KR 1020050021996 A KR1020050021996 A KR 1020050021996A KR 20050021996 A KR20050021996 A KR 20050021996A KR 100702011 B1 KR100702011 B1 KR 100702011B1
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백승재
여인석
윤홍식
김시은
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Abstract

다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들을 제공한다. 상기 에스램 셀은 반도체기판 및 상기 반도체기판으로부터 돌출된 핀 바디를 구비한다. 상기 핀 바디를 감싸는 제1 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제1 하부 및 상부 소오스/드레인 영역들을 갖는 제1 다중 게이트 FET를 제공한다. 상기 핀 바디를 감싸는 제2 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제2 하부 및 상부 소오스/드레인 영역들을 갖는 제2 다중 게이트 FET를 제공한다. 상기 제1 절연된 공통 게이트 전극과 상기 제2 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제1 연결부가 배치된다. 상기 제2 절연된 공통 게이트 전극과 상기 제1 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제2 연결부가 배치된다. 상기 씨모스 에스램 셀을 제조하는 방법들 또한 제공한다.
다중 게이트 FET, 구동 트랜지스터, 부하 트랜지스터, 전송트랜지스터, 에스램 셀

Description

다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들 및 그 제조방법들{CMOS SRAM cells employing multiple gate transistors and methods fabricating the same}
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 에스램 셀의 사시도이다.
도 3a는 본 발명의 일 실시예에 따른 에스램 셀의 레이아웃도이다.
도 3b는 본 발명의 다른 실시예에 따른 에스램 셀의 레이아웃도이다.
도 4는 본 발명의 일 실시예에 따른 에스램 셀이 채택하는 다중 게이트 FET의 채널 영역들을 나타내는 도면이다.
도 5는 본 발명의 또 다른 실시예에 따른 에스램 셀의 사시도이다.
도 6은 본 발명의 또 다른 실시예에 따른 에스램 셀의 레이아웃도이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 에스램 셀의 제조방법들을 나타내는 도면들이다.
본 발명은 반도체 기억소자들 및 그 제조방법들에 관한 것으로서, 특히 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들 및 그 제조방법들에 관한 것이다.
반도체 기억소자들 중에 에스램은 디램에 비하여 낮은 전력소모 및 빠른 동작속도를 보인다는 장점들을 갖는다. 따라서, 에스램은 컴퓨터의 캐쉬 메모리소자 또는 휴대용 전자제품(portable appliance)에 널리 사용되고 있다.
에스램의 단위 셀은 크게 두가지로 분류된다. 그 하나는 고저항을 부하소자(load device)로 채택하는 고저항 에스램 셀(high load resistor SRAM cell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 에스램 셀이다.
상기 씨모스 에스램 셀은 다시 두 가지로 분류된다. 그 하나는 반도체 기판 상에 적층된 박막 트랜지스터(thin film transistor; TFT)를 부하소자로 채택하는 박막 트랜지스터 에스램 셀이고, 다른 하나는 반도체 기판에 형성된 벌크 트랜지스터(bulk transistor)를 부하소자로 채택하는 벌크 씨모스 에스램 셀(bulk CMOS SRAM cell)이다.
상기 벌크 에스램 셀은 상기 박막 트랜지스터 에스램 셀 및 고저항 에스램 셀에 비하여 높은 셀 안정성(high cell stability)을 보인다. 다시 말해서, 상기 벌크 씨모스 에스램 셀은 우수한 저전압 특성(good low voltage characteristic) 및 낮은 대기전류(low stand-by current)를 보인다. 이는, 상기 박막 트랜지스터가 일반적으로 폴리실리콘막을 바디층으로 사용하여 제작되는 반면에, 상기 벌크 씨모스 에스램 셀을 구성하는 모든 트랜지스터들은 단결정 실리콘 기판에 형성되기 때문이다. 그러나, 상기 벌크 씨모스 에스램 셀은 박막 트랜지스터 에스램 셀에 비하 여 낮은 집적도(low integration density)를 보인다.
상기 박막 트랜지스터 에스램 셀이 상기 벌크 씨모스 에스램 셀에 비하여 높은 집적도를 보일지라도, 상기 박막 트랜지스터 에스램 셀의 집적도는 디램 셀의 집적도에 비하여 여전히 낮다. 따라서, 높은 신뢰성을 갖는 고집적 에스램 소자를 구현하기 위해서는, 3차원적인 구조를 갖는 콤팩트한 셀을 설계하는 것이 요구된다.
한편, 다중 게이트 트랜지스터들을 이용하여 제작된 3차원 구조의 에스램 셀이 미국 특허 공개공보 제 2004/99885호에 "다중 게이트 트랜지스터들을 이용하여 배치된 씨모스 에스램 셀(CMOS SRAM cell configured using multiple-gate transistors)"이라는 제목으로 예오 등(Yeo et al.)에 의해 개시된 바 있다. 예오 등에 따르면, 서로 대향하는 실리콘 바디의 양측에 게이트 전극을 각각 배치하여 다중 게이트 FET를 형성한다. 상기 다중 게이트 FET는 에스램 셀의 풀-다운 트랜지스터들(pull-down transistors) 또는 풀-업 트랜지스터들(pull-up transistors)이다. 그 결과, 에스램 셀을 구성하는 풀-다운 트랜지스터들 또는 풀-업 트랜지스터들이 상기 다중 게이트 FET들을 이용하여 각각 배치되는 데 불과하기 때문에 집적도를 향상시키는 데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 다중 게이트 트랜지스터들을 채택하는 에스램 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 집적도 및 신뢰성을 향상 시킬 수 있는 에스램 셀의 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 다중 게이트 트랜지스터들(multiple gate transistors)을 채택하는 씨모스 에스램 셀들을 제공한다. 상기 씨모스 에스램 셀은 반도체기판 및 상기 반도체기판으로부터 돌출된 핀 바디가 배치되는 것을 포함한다. 상기 핀 바디를 감싸는 제1 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제1 하부 및 상부 소오스/드레인 영역들을 갖는 제1 다중 게이트 FET가 제공된다. 상기 핀 바디를 감싸는 제2 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제2 하부 및 상부 소오스/드레인 영역들을 갖는 제2 다중 게이트 FET가 제공된다. 상기 제1 절연된 공통 게이트 전극과 상기 제2 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제1 연결부가 배치된다. 상기 제2 절연된 공통 게이트 전극과 상기 제1 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제2 연결부가 배치된다.
본 발명의 일 양태에 따른 몇몇 실시예들에 있어, 상기 핀 바디는 상기 반도체기판 상에 차례로 적층된 제1 및 제2 핀 바디들 및 상기 제1 및 제2 핀 바디들 사이에 개재되는 바디 분리층을 포함할 수 있다.
다른 실시예에 있어, 상기 제1 및 제2 하부 소오스/드레인 영역들은 상기 제1 핀 바디에 위치하고, 상기 제1 및 제2 상부 소오스/드레인 영역들은 상기 제2 핀 바디에 위치할 수 있다.
또 다른 실시예에 있어, 상기 제1 다중 게이트 FET는 상기 반도체기판 상에 차례로 적층된 제1 및 제2 모스 트랜지스터들을 포함하고, 상기 제2 다중 게이트 FET는 상기 반도체기판 상에 차례로 적층된 제3 및 제4 모스 트랜지스터들을 포함할 수 있다.
또 다른 실시예에 있어, 상기 제1 및 제3 모스 트랜지스터들은 N채널 구동 트랜지스터들이고, 상기 제2 및 제4 모스 트랜지스터들은 P채널 부하 트랜지스터들일 수 있다.
또 다른 실시예에 있어, 상기 제1 및 제2 상부 소오스/드레인 영역들을 제1 도전형을 갖고, 상기 제1 및 제2 하부 소오스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.
또 다른 실시예에 있어, 서로 이격된 한 쌍의 소오스/드레인 영역들을 가진 제1 및 제2 박막 트랜지스터들이 상기 제1 및 제2 다중 게이트 FET들 상부에 각각 배치하되, 상기 제1 및 제2 박막 트랜지스터의 소오스 영역들과 상기 제1 및 제2 연결부가 각각 전기적으로 접속되는 것을 포함할 수 있다.
또 다른 실시예에 있어, 상기 박막 트랜지스터들은 N채널 전송 트랜지스터들일 수 있다.
또 다른 실시예에 있어, 서로 이격된 제1 쌍의 제1 도전형의 소오스/드레인 영역들과 서로 이격되고 상기 제1 도전형과 다른 제2 도전형의 제2 쌍의 소오스/드레인 영역들을 가진 제3 및 제4 다중 게이트 FET들이 상기 반도체 기판에 배치되되, 상기 제1 쌍의 소오스/드레인 영역들 상에 상기 제2 쌍의 소오스/드레인 영역들이 적층되고, 상기 제3 다중 게이트 FET의 제1 쌍 및 제2 쌍의 소오스 영역들 중 하나의 소오스 영역과 상기 제2 연결부가 전기적으로 접속되고, 상기 제4 다중 게이트 FET의 제1 쌍 및 제2 쌍의 소오스 영역들 중 하나의 소오스 영역과 상기 제1 연결부가 전기적으로 접속되는 것을 포함할 수 있다.
또 다른 실시예에 있어, 상기 제3 및 제4 다중 게이트 FET들 각각은 제3 및 제4 절연된 공통 게이트 전극을 갖고 차례로 적층된 복수의 벌크 트랜지스터들을 포함할 수 있다.
또 다른 실시예에 있어, 상기 복수의 벌크 트랜지스터들은 N채널 전송 트랜지스터 및 P채널 전송 트랜지스터를 포함할 수 있다.
또 다른 실시예에 있어, 상기 제1 및 제2 하부 소오스 영역들에 전기적으로 접속된 접지선과 상기 제1 및 제2 상부 소오스 영역들에 전기적으로 접속된 전원선을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 집적도 및 신뢰성을 향상시킬 수 있는 씨모스 에스램 셀의 제조방법을 제공한다. 상기 방법은 반도체 기판으로부터 돌출되고 차례로 적층된 하부 및 상부 핀 바디들을 형성하는 것을 포함한다. 상기 하부 및 상부 핀 바디들의 상부면 및 측벽들을 덮고 상기 상부 핀 바디의 상부를 가로지르며 서로 이격된 제1 및 제2 절연된 공통 게이트전극들을 형성한다. 상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 상부 핀 바디에 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 도전형의 제1 소오스/드레인 영역들을 형성함과 동시에 상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 하부 핀 바디에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 도전형의 제1 소오스/드레인 영역들을 형성한다. 상기 제2 절연된 공통 게이트전극들을 이온주입 마스크로 사용하여 상기 상부 핀 바디에 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 도전형의 제2 소오스/드레인 영역들을 형성함과 동시에 상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 하부 핀 바디에 상기 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 도전형의 제2 소오스/드레인 영역들을 형성한다. 상기 제1 절연된 공통 게이트전극과 상기 제1 도전형의 제2 드레인 영역 및 제2 도전형의 제2 드레인 영역을 전기적으로 접속시키는 제1 연결부를 형성한다. 상기 제2 절연된 공통 게이트전극과 상기 제1 도전형의 제1 드레인 영역 및 제2 도전형의 제1 드레인 영역을 전기적으로 접속시키는 제2 연결부를 형성한다.
본 발명의 다른 양태에 따른 몇몇 실시예들에 있어, 상기 하부 및 상부 핀 바디들을 형성하는 것은 상기 반도체기판 상에 바디 분리층을 형성하고, 상기 바디 분리층을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 갖는 반도체기판의 전면 상에 상기 콘택홀에 의해 노출된 상기 반도체기판을 씨드층으로 하여 단결정 반도체층을 형성하고, 상기 단결정 반도체층을 평탄화시키어 균일한 두께를 갖는 상부 바디층을 형성하고, 상기 상부 바디층, 상기 바디 분리층 및 상기 반도체기판을 연속적으로 식각하여 반도체기판 상에 차례로 적층된 하부 바디층 패턴, 바디 분리층 패턴 및 상부 바디층 패턴을 형성하는 것을 포함할 수 있다.
다른 실시예에 있어, 상기 반도체 기판은 벌크 반도체기판이거나 에스오아이 기판일 수 있다.
또 다른 실시예에 있어, 상기 제1 및 제2 절연된 공통 게이트전극들의 상부에 제1 및 제2 박막 트랜지스터들을 각각 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에 있어, 상기 하부 및 상부 핀 바디들의 양 단들을 각각 연장시켜 추가된 하부 및 상부 핀 바디들을 상기 반도체기판 상에 형성하고, 상기 추가된 하부 및 상부 핀 바디들의 상부면 및 측벽들을 덮는 제3 및 제4 절연된 공통 게이트전극들을 상기 추가된 핀 바디들의 양 단부들에 각각 형성하고, 상기 제3 절연된 공통 게이트 전극들을 이온주입 마스크로 사용하여 상기 추가된 하부 핀 바디에 한 쌍의 제2 도전형의 제3 소오스/드레인 영역들을 형성하고, 상기 제4 절연된 공통 게이트 전극들을 이온주입 마스크로 사용하여 상기 추가된 하부 핀 바디에 한 쌍의 제2 도전형의 제4 소오스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이다. 따라서, 본 발명은 이하에서 설명되어지는 실시예들에 한정하지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위해 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소를 나타낸다. 또한, 층 또는 막이 다른 층 또는 다른 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 다른 층에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층 또는 막이 개재될 수도 있다.
도 1은 일반적인 씨모스 에스램 셀의 등가회로도이고, 도 2는 본 발명의 일 실시예에 따른 에스램 셀의 사시도이고, 도 3a는 본 발명의 일 실시예에 따른 에스램 셀의 레이아웃도이고, 도 3b는 본 발명의 다른 실시예에 따른 에스램 셀의 레이아웃도이고, 도 4는 본 발명의 일 실시예에 따른 에스램 셀이 채택하는 다중 게이트 FET의 채널 영역들을 나타내는 도면이고, 도 5는본 발명의 또 다른 실시예에 따른 에스램 셀의 사시도이고, 도 6은 본 발명의 또 다른 실시예에 따른 에스램 셀의 레이아웃도이고, 도 7은 본 발명의 일 실시예에 따른 에스램 셀이 채택하는 다중 게이트 FET의 채널 영역들을 나타내는 도면이고, 도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 에스램 셀의 제조방법들을 나타내는 도면들이다.
이하, 본 발명의 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1을 참조하면, 씨모스 에스램 셀은 한 쌍의 구동 트랜지스터들(TD1,TD2), 한 쌍의 전송 트랜지스터들(TA1,TA2), 및 한 쌍의 부하 트랜지스터들(TL1,TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들(TD1,TD2) 및 한 쌍의 전송 트랜지스터들(TA1,TA2)은 모두 엔모스(NMOS) 트랜지스터들인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1,TL2)은 모두 피모스(PMOS) 트랜지스터들일 수 있다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 상기 제 1구동 트랜지스터(TD1)의 소오스 영역은 접지라인(ground line; Vss)과 연결되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL1)과 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 상기 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지라인(Vss)과 연결되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(BL2)과 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 상기 전원선(Vcc) 및 상기 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역, 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역은 제1 노드(N1)에 해당한다. 또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역, 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 및 제2 노드들(N1,N2)은 스토리지 노드 역할을 한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 상기 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 상기 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1,TA2)의 게이트 전극들은 워드라인(WL)과 접속된다.
상기 제 1부하 트랜지스터(TL1)의 드레인 영역은 상기 제1 노드(N1)를 경유하여 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역은 제2 노드(N2)를 경유 하여 상기 제2 구동 트랜지스터(TD2)의 드레인 영역과 전기적으로 접속된다. 이에 따라, 상기 제1 부하 트랜지스터(TL1) 및 상기 제1 구동 트랜지스터(TD1)는 직렬 연결되어 제1 인버터를 구성한다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2) 및 상기 제2 구동 트랜지스터(TD2)는 직렬 연결되어 제2 인버터를 구성한다. 이에 따라, 상기 제1 및 제2 인버터들이 크로스 커플되어(cross coupled) 하나의 래치회로를 구성한다.
도 2 및 도 3a를 참조하면, 본 발명에 따른 씨모스 에스램 셀은 다중 게이트 트랜지스터들을 채택한다. 상기 에스램 셀은 반도체 기판(100) 상에 서로 이격되게 배치된 제1 및 제2 다중 게이트 FET들(200,300)을 제공한다. 상기 반도체 기판(100)은 에스오아이 기판일 수 있다. 상기 제1 다중 게이트 FET(200)는 차례로 적층된 제1 N채널 구동 트랜지스터(210) 및 제1 P채널 부하 트랜지스터(220)일 수 있다. 그러나, 상기 제1 다중 게이트 FET는 차례로 적층된 제1 P채널 구동 트랜지스터 및 제1 N채널 부하 트랜지스터일 수도 있다. 이와 마찬가지로, 상기 제2 다중 게이트 FET(300)는 차례로 적층된 제2 N채널 구동 트랜지스터(310) 및 제2 P채널 부하 트랜지스터(320)일 수 있다. 그러나, 상기 제2 다중 게이트 FET는 차례로 적층된 제2 P채널 구동 트랜지스터 및 제2 N채널 부하 트랜지스터일 수도 있다. 상기 제1 N채널 구동 트랜지스터(210) 및 제1 P채널 부하 트랜지스터(220)는 제1 절연된 공통 게이트 전극(230)을 가질 수 있다. 이와 마찬가지로, 상기 제2 N채널 구동 트랜지스터(310) 및 제2 P채널 부하 트랜지스터(320)는 제2 절연된 공통 게이트 전극(330)을 가질 수 있다.
즉, 상기 제1 및 제2 다중 게이트 FET들(200,300)은 상기 반도체 기판(100)으로부터 돌출되어 차례로 적층된 제1 및 제2 핀 바디들(240,340)을 이용할 수 있다. 상기 제1 및 제2 핀 바디들(240,340) 사이에 바디 분리막(245)이 개재될 수 있다. 그 결과, 차례로 적층된 상기 제1 핀 바디(240), 상기 바디 분리막(245) 및 상기 제2 핀 바디(340)는 상기 제1 및 제2 다중 게이트 FET들(200,300)의 핀바디층(246)을 구성할 수 있다. 상기 바디 분리막(245)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 상기 제1 및 제2 핀 바디들(240,340) 각각은 N채널 영역과 P채널 영역을 가질 수 있다. 상기 제1 및 제2 핀 바디들(240,340)은 단결정 실리콘막들(single crystalline silicon layers)일 수 있다. 또는, 상기 제1 핀 바디(240)는 단결정 실리콘막이고, 상기 제2 핀 바디(340)는 폴리실리콘막일 수도 있다. 상기 절연된 공통 게이트 전극들(230,330)은 상기 핀바디층(246)의 측벽들 및 상부면을 덮을 수 있다. 상기 절연된 공통 게이트 전극들(230,330)은 폴리실리콘막일 수 있다. 상기 절연된 공통 게이트 전극들(230,330)과 상기 핀바디층(246)의 측벽들 또는 상부면 사이에 게이트 절연막(345)이 개재될 수 있다. 상기 게이트 절연막(345)은 실리콘 산화막일 수 있다.
상기 제1 및 제2 절연된 공통 게이트 전극들(230,330) 사이의 상기 제1 핀 바디(240)에 상기 제1 및 제2 N채널 구동 트랜지스터들(210,310)의 공통 소오스 영역이 위치할 수 있다. 이와 마찬가지로, 상기 제1 및 제2 절연된 공통 게이트 전극들(230,330) 사이의 상기 제2 핀 바디(340)에 상기 제1 및 제2 P채널 부하 트랜지스터들(220,320)의 공통 소오스 영역이 위치할 수 있다. 상기 제1 및 제2 N채널 구 동 트랜지스터들(210,310)의 공통 소오스 영역에 접지선(Vss)이 전기적으로 접속될 수 있다. 이 경우에, 상기 접지선(Vss)은 서로 인접하는 에스램 셀들의 공통 접지선일 수도 있다. 상기 제1 및 제2 P채널 부하 트랜지스터들(220,320)의 공통 소오스 영역에 전원선(Vcc)이 전기적으로 접속될 수 있다.
이에 더하여, 상기 제1 N채널 구동 트랜지스터(210)의 공통 소오스 영역에 대향하여 상기 제1 핀 바디(240)에 상기 제1 N채널 구동 트랜지스터(210)의 드레인 영역이 위치할 수 있다. 그 결과, 상기 제1 핀 바디(240)에 서로 이격되게 위치한 상기 제1 N채널 구동 트랜지스터(240)의 드레인 영역 및 공통 소오스 영역 사이에 상기 제1 절연된 공통 게이트 전극(230)이 배치될 수 있다. 이와 마찬가지로, 상기 제1 P채널 부하 트랜지스터(220)의 공통 소오스 영역에 대향하여 상기 제2 핀 바디(340)에 상기 제1 P채널 부하 트랜지스터(220)의 드레인 영역이 위치할 수 있다. 그 결과, 상기 제2 핀 바디(340)에 서로 이격되게 위치한 상기 제1 P채널 부하 트랜지스터(220)의 드레인 영역과 공통 소오스 영역 사이에 제1 절연된 공통 게이트 전극(230)이 배치될 수 있다.
또한, 상기 제2 N채널 구동 트랜지스터(310)의 공통 소오스 영역에 대향하여 상기 제1 핀 바디(240)에 상기 제2 N채널 구동 트랜지스터(310)의 드레인 영역이 위치할 수 있다. 그 결과, 상기 제1 핀 바디(240)에 서로 이격되게 위치한 상기 제2 N채널 구동 트랜지스터(310)의 드레인 영역 및 공통 소오스 영역 사이에 상기 제2 절연된 공통 게이트 전극(330)이 배치될 수 있다. 이와 마찬가지로, 상기 제2 P채널 부하 트랜지스터(320)의 공통 소오스 영역에 대향하여 상기 제2 핀 바디(340) 에 상기 제2 P채널 부하 트랜지스터(320)의 드레인 영역이 위치할 수 있다. 그 결과, 상기 제2 핀 바디(340)에 서로 이격되게 위치한 상기 제2 P채널 부하 트랜지스터(320)의 드레인 영역과 공통 소오스 영역 사이에 제2 절연된 공통 게이트 전극(330)이 배치될 수 있다.
도 2 및 도 3a를 참조하면, 상기 제1 N채널 구동 트랜지스터(210) 및 상기 제1 P채널 부하 트랜지스터(220)의 상기 제1 절연된 공통 게이트 전극(230)과 상기 제2 N채널 구동 트랜지스터(310) 및 상기 제2 P채널 부하 트랜지스터(320)의 드레인 영역들을 전기적으로 접속시키는 제1 연결부가 배치될 수 있다. 상기 제1 연결부는 금속배선일 수 있다. 또는, 상기 제1 연결부는 상기 제1 절연된 공통 게이트 전극(230)을 연장하여 배치할 수 있다. 이 경우에, 평면도로부터 보여질 때 상기 제1 연결부는 상기 전원선을 에워싸면서 배치될 수 있다. 즉, 평면도로부터 보여질 때, 상기 제1 및 제2 핀 바디들(240,340)과 상기 제1 연결부 사이에 상기 전원선(Vcc)이 위치할 수 있다. 도 3b를 참조하면, 이러한 배치 구조(configuration)에 대신하여, 평면도로부터 보여질 때, 상기 제1 및 제2 핀 바디들(240,340)과 상기 전원선(Vcc) 사이에 상기 제1 연결부가 위치할 수도 있다.
이와 마찬가지로, 상기 제2 N채널 구동 트랜지스터(310) 및 상기 제2 P채널 부하 트랜지스터(320)의 상기 제2 절연된 공통 게이트 전극(330)과 상기 제1 N채널 구동 트랜지스터(210) 및 상기 제1 P채널 부하 트랜지스터(220)의 드레인 영역들을 전기적으로 접속시키는 제2 연결부(350)가 배치될 수 있다. 상기 제2 연결부(350)는 금속배선이거나 상기 제2 절연된 공통 게이트 전극일 수 있다.
이에 따라, 상기 제1 N채널 구동 트랜지스터(210)와 상기 제1 P채널 부하 트랜지스터(220)는 서로 직렬 연결되어 제1 인버터를 구성한다. 또한, 상기 제2 N채널 구동 트랜지스터(310)와 상기 제2 P채널 부하 트랜지스터(320)는 서로 직렬 연결되어 제2 인버터를 구성한다. 상기 제1 및 제2 인버터들이 크로스 커플(cross coupled)되어 하나의 래치회로를 구성한다.
이에 더하여, 상기 제1 및 제2 다중 게이트 FET들(200,300)의 상부에 제1 및 제2 N채널 전송 트랜지스터들(410,420)이 각각 배치될 수 있다. 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)은 박막 트랜지스터들일 수 있다. 즉, 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)은 폴리실리콘 바디층(415)을 가질 수 있다. 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)은 상기 폴리실리콘 바디층(415)에 활성영역(미도시)을 갖는다. 상기 활성영역은 소자분리막(미도시)에 의해 한정된다. 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)은 상기 활성영역에 서로 이격된 소오스/드레인 영역들(미도시)을 갖는다. 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)은 상기 활성영역 상부를 가로지르는 제1 및 제2 전송 게이트 전극들(430,440)을 갖는다. 그 결과, 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)의 소오스/드레인 영역들 사이의 활성영역을 가로지르며 상기 제1 및 제2 전송 게이트 전극들(430,440)이 각각 배치된다.
또한, 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)의 활성영역들을 가로지르고 상기 제1 및 제2 전송 게이트 전극들(430,440)에 전기적으로 접속된 워드라인(WL)이 배치될 수 있다. 이에 더하여, 상기 제1 및 제2 N채널 전송 트랜지스 터들(410,420)의 드레인 영역들에 전기적으로 접속되는 제1 및 제2 비트라인들(BL1,BL2)이 상기 제1 및 제2 N채널 전송 트랜지스터들(410,420)의 상부에 각각 배치될 수 있다.
상기 제1 N채널 구동 트랜지스터(210) 및 제1 P채널 부하 트랜지스터(220)의 드레인 영역들은 제1 콘택 플러그(255)를 통해 상기 제1 N채널 전송 트랜지스터(410)의 소오스 영역과 전기적으로 접속된다. 이와 마찬가지로, 상기 제2 N채널 구동 트랜지스터(310) 및 제2 P 채널 부하 트랜지스터(320)의 드레인 영역들은 제2 콘택 플러그(355)를 통해 상기 제2 N채널 전송 트랜지스터(420)의 소오스 영역과 전기적으로 접속된다.
이와 같이 구성되는 본 발명에 따른 에스램 셀은 상술한 바와 같이 다중 게이트 FET들을 이용한다. 즉, 반도체기판 상에 차례로 적층된 제1 및 제2 핀 바디들의 측부 영역들 또는 상기 제2 핀 바디의 상부 영역에 채널 영역들이 위치한다. 도 4는 본 발명에 따른 에스램 셀이 채택하는 다중 게이트 FET의 채널 영역들을 나타내는 도면이다.
도 4를 참조하면, 반도체기판(100) 상에 차례로 적층된 N채널 트랜지스터(210)와 P채널 트랜지스터(220)를 가정한다. 상기 반도체기판(100) 상에 차례로 적층된 제1 및 제2 핀 바디들(240,340)이 배치된다. 상기 제1 및 제2 핀 바디들(240,340) 사이에 바디 분리막(245)이 개재된다. 그 결과, 상기 반도체기판(100)에 차례로 적층된 상기 제1 핀 바디(240), 상기 바디 분리막(245) 및 상기 제2 핀 바디(340)는 핀 바디층(246)을 구성한다. 상기 핀 바디층(246)의 측벽들 및 상부면 을 덮는 절연된 공통 게이트 전극(230)이 배치된다. 서로 이격된 상기 N채널 트랜지스터(210)의 소오스/드레인 영역들(미도시)이 상기 제1 핀 바디(240)에 위치한다. 그 결과, 상기 N채널 트랜지스터(210)의 소오스/드레인 영역들 사이에 상기 절연된 공통 게이트 전극(230)이 위치한다. 이와 마찬가지로, 서로 이격된 상기 P채널 트랜지스터의 소오스/드레인 영역들(미도시)이 상기 제2 핀 바디(340)에 위치한다. 그 결과, 상기 P채널 트랜지스터(220)의 소오스/드레인 영역들 사이에 상기 절연된 공통 게이트 전극(230)이 위치한다. 상기 핀 바디층(246)의 측벽들 및 상기 절연된 공통 게이트 전극(230) 사이 또는 상기 핀 바디층(246)의 상부면 및 상기 절연된 공통 게이트 전극(230) 사이에 게이트 절연막(345)이 개재될 수 있다. 이 경우에, 상기 제1 핀 바디(240)에 N채널 영역들(260)이 위치할 수 있다. 이와 마찬가지로, 상기 제2 핀 바디에 P채널 영역들(270)이 위치할 수 있다.
한편, 트랜지스터의 구동 능력에 해당되는 소오스와 드레인간의 전류(Ids; 이하 '드레인 전류'라고 칭함)는 다음의 수학식 1과 같이 나타낼 수 있다.
Ids = (W/L)uCox{Vgs - Vth - (Vds/2)}Vds
여기에서, W는 게이트의 폭, L은 게이트 유효길이, u는 전자의 평균 이동도, Cox는 게이트 커패시턴스, Vgs는 게이트 전압, Vth는 문턱전압, 및 Vds는 드레인 전압을 의미한다.
상기 수학식 1을 참조하면, 상기 드레인 전류(Ids)는 게이트의 폭(W)에 직접 적으로 비례함을 알 수 있다.
따라서, 도 4를 참조하면, 다중 게이트 FET들을 채택하는 본 발명의 에스램 셀은 다중 게이트 FET의 높이 치수(dimension)를 조절하여 구성함으로써 상기 드레인 전류를 조절할 수 있다.
본 발명에 따른 에스램 셀에 대한 다른 실시예로서 도 5를 참조하면, 반도체 기판(100)에 서로 이격된 제3 및 제4 다중 게이트 FET들(500,600)이 배치될 수 있다. 상기 제3 및 제4 다중 게이트 FET들(500,600)은 본 발명에 따른 에스램 셀의 전송 트랜지스터들일 수 있다. 즉, 상술한 실시예에 따른 제1 및 제2 전송 트랜지스터들은 하기의 실시예에 따른 전송 트랜지스터들로 대신할 수 있다. 이 경우에, 제1 및 제2 다중 게이트 FET들(200,300)의 배치 및 그 연결구조는 상술한 실시예와 동일 또는 유사하기 때문에 그에 대한 설명은 생략하기로 한다. 상술한 실시예에서 제1 및 제2 다중 게이트 FET들 각각이 제1 절연된 공통 게이트전극(230)을 갖고 차례로 적층된 제1 N채널 구동 트랜지스터(210)와 제1 P채널 부하 트랜지스터(220), 그리고 제2 절연된 공통 게이트전극(330)을 갖고 차례로 적층된 제2 N채널 구동 트랜지스터(310)와 제2 P채널 부하 트랜지스터(320)에 의해 배치되는 구조임을 설명하였다.
이러한 배치(configuration)에 대신하여 상기 제1 및 제2 다중 게이트 FET들 각각은 차례로 적층된 제1 P채널 부하 트랜지스터와 제1 N채널 구동 트랜지스터, 그리고 차례로 적층된 제2 P채널 부하 트랜지스터와 제2 N채널 구동 트랜지스터로 배치될 수도 있다.
도 5 및 도 6을 참조하면, 상기 제3 및 제4 다중 게이트 FET들(500,600)이 본 발명에 따른 에스램 셀의 전송 트랜지스터들인 경우에, 상기 제3 다중 게이트 FET(500)는 차례로 적층된 제3 N채널 전송 트랜지스터(510)와 제3 P채널 전송 트랜지스터(520)일 수 있다. 이와 마찬가지로, 제4 다중 게이트 FET(600)는 차례로 적층된 제4 N채널 전송 트랜지스터(610)와 제4 P채널 전송 트랜지스터(620)일 수 있다. 상기 제3 N채널 전송 트랜지스터(510)와 제3 P채널 전송 트랜지스터(520)는 제3 절연된 공통 게이트 전극(530)을 가질 수 있다. 이와 마찬가지로, 제4 N채널 전송 트랜지스터(610)와 제4 P채널 전송 트랜지스터(620)는 제4 절연된 공통 게이트 전극(630)을 가질 수 있다.
한편, 상기 제3 및 제4 다중 게이트 FET들(500,600) 각각은 상기 반도체 기판(100)으로부터 돌출되고 차례로 적층된 추가(additional) 하부 및 상부 핀바디들(540,640)을 포함할 수 있다. 상기 반도체기판(100)은 에스오아이 기판일 수 있다. 상기 추가 하부 및 상부 핀바디들(540,640) 사이에 추가 바디분리막(545)이 개재될 수 있다. 그 결과, 차례로 적층된 상기 추가 하부 핀바디(540), 상기 추가 바디분리막(545) 및 상기 추가 상부 핀바디(640)는 반도체기판으로부터 돌출된 추가 핀바디층(645)을 구성할 수 있다. 상기 추가 핀바디층(645)은 상기 제1 및 제2 다중 게이트 FET들(200,300)의 핀바디층(246)의 양단으로부터 각각 연장되어 반도체 기판(100) 상에 배치된다. 이와 마찬가지로, 상기 추가 하부 및 상부 핀바디들(540,640) 사이에 개재되는 추가 바디분리막(545) 역시 상기 제1 및 제2 다중 게이트 FET들(200,300)의 핀 바디들(240,340) 사이에 개재되는 바디 분리막(245)의 양 단으로부터 연장되어 반도체 기판(100) 상에 배치된다. 그 결과, 상기 제1 및 제2 다중 게이트 FET들(200,300)의 제1 및 제2 핀 바디들(240,340)과 상기 제3 및 제4 다중 게이트 FET들(500,600)의 추가 하부 및 상부 핀바디들(540,640)은 서로 동일한 물질막과 아울러 서로 동일한 도전형의 채널 영역을 갖고 배치될 수 있다. 예를 들어, 상기 제1 및 제2 핀 바디들(240,340)이 단결정 실리콘막들인 경우에, 상기 추가 하부 및 상부 핀 바디들(540,640) 역시 단결정 실리콘 막일 수 있다. 즉, 제3 및 제4 다중 게이트 FET들(500,600)은 벌크 트랜지스터들일 수 있다.
상기 제3 절연된 공통 게이트 전극(530)은 차례로 적층된 제3 다중 게이트 FET(500)의 추가 핀바디층(645)의 측벽들 및 상부면을 덮을 수 있다. 상기 추가 하부 핀바디(540)에 서로 이격된 상기 제3 N채널 전송 트랜지스터(510)의 소오스/드레인 영역들이 위치한다. 그 결과, 상기 제3 N채널 전송 트랜지스터(510)의 소오스/드레인 영역들 사이에 상기 제3 절연된 공통 게이트 전극(530)이 배치된다. 이와 마찬가지로, 상기 추가 상부 핀바디(640)에 서로 이격된 상기 제3 P채널 전송 트랜지스터(520)의 소오스/드레인 영역들이 위치한다. 그 결과, 상기 제3 P채널 전송 트랜지스터(520)의 소오스/드레인 영역들 사이에 상기 제3 절연된 공통 게이트 전극(530)이 배치된다. 이 경우에, 상기 제3 P채널 전송 트랜지스터(520)는 더미 트랜지스터(dummy transistor) 역할을 수행할 수 있다. 상기 추가 핀바디층(645)의 측벽들 또는 상부면 및 상기 제3 절연된 공통 게이트 전극(530) 사이에 게이트 절연막(345)이 개재될 수 있다.
이와 마찬가지로, 상기 제4 절연된 공통 게이트 전극(630)은 차례로 적층된 제4 다중 게이트 FET(600)의 추가 핀바디들(645)의 측벽들 또는 상부면을 덮을 수 있다. 상기 추가 하부 핀바디(540)에 서로 이격된 상기 제4 N채널 전송 트랜지스터(610)의 소오스/드레인 영역들이 위치한다. 그 결과, 상기 제4 N채널 전송 트랜지스터(610)의 소오스 /드레인 영역들 사이에 상기 제4 절연된 공통 게이트 전극(630)이 배치된다. 이와 마찬가지로, 상기 추가 상부 핀바디(640)에 서로 이격된 상기 제4 P채널 전송 트랜지스터(620)의 소오스/드레인 영역이 위치한다. 그 결과, 상기 제4 P채널 전송 트랜지스터(620)의 소오스 영역/드레인 영역들 사이에 상기 제4 절연된 공통 게이트 전극(630)이 배치된다. 이 경우에, 상기 제4 P채널 전송 트랜지스터(620)는 더미 트랜지스터(dummy transistor) 역할을 수행할 수 있다. 차례로 적층된 상기 추가 핀바디층들(645)의 측벽들 또는 상부면 및 제4 절연된 공통 게이트 전극(630) 사이에 게이트 절연막(345)이 개재될 수 있다.
이에 더하여, 상기 제3 및 제4 다중 게이트 FET들(500,600)의 추가 핀바디층(645)을 가로지르고 상기 제3 및 제4 절연된 공통 게이트 전극들(530,630)에 전기적으로 접속된 워드라인(WL)이 배치될 수 있다. 또한, 상기 제3 및 제4 N채널 전송 트랜지스터들(510,610)의 드레인 영역들에 전기적으로 접속되는 제1 및 제2 비트라인들(BL1,BL2)이 각각 배치될 수 있다.
이하에서는 본 발명에 따른 에스램 셀의 동작과정을 상세히 설명하기로 한다.
먼저, 본 발명에 따른 에스램 셀의 쓰기 동작을 설명한다. 도 1을 참조하면, "하이(high)" 상태의 데이터를 에스램 셀에 쓰기 위해서는 워드라인(WL)과 제1 비 트라인(BL1)이 모두 "하이" 상태가 되어야 한다. 상기 제1 비트라인(BL1)과 제2 비트라인(BL2)은 상보적인(complementary) 관계에 있다. 예를 들면, 상기 제1 비트라인(BL1)이 "하이" 상태인 경우에, 상기 제2 비트라인(BL2)은 "로우(low)" 상태가 된다. 상기 워드라인(WL)이 "하이" 상태인 경우에, 제1 및 제2 N채널 전송 트랜지스터들(TA1,TA2)이 턴온되므로 제1 노드(N1)에 상기 제1 비트라인(BL1)의 "하이"가 전달된다. 반면에, 제2 노드(N2)에는 제2 비트라인(BL2)의 "로우"가 전달된다. 상기 제1 및 제2 노드들(N1,N2) 각각이 "하이" 및 "로우" 상태인 경우에, 제2 N채널 구동 트랜지스터(TD2)가 턴온되고, 반면에 제1 N채널 구동 트랜지스터(TD1)가 턴오프된다. 상기 제2 N채널 구동 트랜지스터(TD2)가 턴온되는 경우에, 상기 제2 노드(N2)는 "로우" 상태를 유지한다. 또한, 상기 제1 N채널 구동 트랜지스터(TD1)가 턴오프되면 상기 제1 노드(N1)는 전원선(Vcc)에 인가된 외부 전압에 의해 "하이" 상태를 계속 유지하게 된다. 그 결과, 상기 제1 및 제2 노드들(N1,N2)은 "하이" 상태와 "로우" 상태를 각각 유지하게 됨으로써, "하이" 상태의 데이터가 에스램 셀에 쓰여져서(written) 유지된다. 이 경우에, 상기 제2 N채널 구동 트랜지스터(TD2)는 항상 턴온 상태를 유지하게 된다.
다음에, 본 발명에 따른 에스램 셀의 읽기 동작을 설명한다. 에스램 셀에 쓰여진 데이터를 읽기 위해서는 상기 워드라인(WL)이 "하이" 상태가 되어야 한다. 상기 워드라인(WL)이 "하이" 상태가 되면, 상기 제1 및 제2 N채널 전송 트랜지스터들(TA1,TA2)이 턴온된다. 그 결과, 상기 제1 및 제2 비트라인들(BL1,BL2)에 상기 제1 및 제2 노드들(N1,N2)의 "하이" 상태 또는 "로우" 상태가 각각 전달됨으로써 에스 램 셀에 쓰여진 데이터를 읽게 된다.
이하에서는 본 발명에 따른 에스램 셀의 제조방법을 설명하기로 한다.
도 7a를 참조하면, 반도체기판(100) 상에 적층된 바디 분리막(241)을 형성한다. 상기 반도체기판(100)은 에스오아이 기판으로 형성할 수 있다. 그 결과, 상기 반도체기판(100)은 지지기판(110), 상기 지지기판(110) 상에 형성된 매몰 절연막(120), 및 상기 매몰 절연막(120) 상에 형성된 활성 반도체층(130)으로 형성될 수 있다. 상기 바디 분리막(241)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
도 7b를 참조하면, 상기 바디 분리막(241)을 갖는 상기 반도체기판(100) 상에 단결정 반도체층을 형성한다. 상기 단결정 반도체층은 에피택시얼(epitaxial) 기술을 이용하여 형성할 수 있다. 즉, 상기 바디 분리막(241)을 패터닝하여 상기 반도체기판(100)의 소정영역을 노출시키는 콘택홀(미도시)을 형성한다. 상기 콘택홀을 갖는 반도체기판의 전면 상에 상기 콘택홀에 의해 노출된 상기 반도체기판(100), 즉 활성 반도체층(130)을 씨드층으로 하여 단결정 반도체층을 형성할 수 있다. 상기 단결정 반도체층을 평탄화시키어 균일한 두께를 갖는 단결정 바디층(140)을 형성한다. 상기 단결정 바디층(140)은 단결정 실리콘막으로 형성할 수 있다. 이 때, 상기 활성 반도체층(130) 및 상기 단결정 바디층(140)에 서로 도전형을 달리하는 채널 이온들을 주입할 수도 있다.
도 7c를 참조하면, 상기 반도체기판(100), 바디 분리막(241) 및 상기 단결정 바디층(140)을 연속적으로 식각하여 반도체기판 상에 하부 바디층 패턴(240), 바디 분리막 패턴(245) 및 상부 바디층 패턴(340)이 차례로 적층된 핀 바디패턴(246)을 형성한다. 이에 더하여, 상기 핀 바디패턴(246)을 가로지르며 상기 핀 바디패턴(246)의 중앙 부근으로부터 양측으로 연장된 제1 및 제2 연장부들(280,285)을 형성할 수 있다. 상기 제1 및 제2 연장부들(280,285) 역시 반도체기판 상에 차례로 적층된 하부 바디층 패턴, 바디 분리막 패턴 및 상부 바디층 패턴과 동일한 물질막들과 적층구조로 형성될 수 있다.
도 7d를 참조하면, 상기 핀 바디패턴(246)을 갖는 반도체 기판의 전면 상에 도전막을 형성한다. 상기 제1 및 제2 연장부들(280,285)이 형성되는 경우에는 상기 제1 및 제2 연장부들(280,285)을 포함하는 반도체기판의 전면 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘막일 수 있다. 상기 도전막을 패터닝하여 상기 핀 바디패턴(246)을 감싸고 서로 이격된 제1 및 제2 절연된 공통 게이트전극들(230,330)을 형성한다. 그 결과, 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이에 위치하는 상기 제1 및 제2 연장부들(280,285)이 형성될 수 있다. 상기 핀 바디패턴(246)의 양 측벽과 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이에 게이트 절연막(345)을 형성할 수 있다. 이에 더하여, 상기 핀 바디패턴(246)의 상부면과 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이에 게이트 절연막(345)을 형성할 수 있다. 상기 게이트 절연막(345)은 실리콘 산화막일 수 있다.
또한, 상기 제1 절연된 공통 게이트 전극(230)을 이온주입 마스크로 사용하여 상기 상부 바디층 패턴(340)에 제1 도전형의 불순물 이온들을 주입하여 서로 이 격된 한 쌍의 제1 상부 소오스/드레인 영역들을 형성한다. 그 결과, 상기 한 쌍의 제1 상부 소오스/드레인 영역들 사이에 배치된 상기 제1 절연된 공통 게이트전극(230)을 형성할 수 있다. 이와 마찬가지로, 상기 제1 절연된 공통 게이트 전극(230)을 이온주입 마스크로 사용하여 상기 하부 바디층 패턴(240)에 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 하부 소오스/드레인 영역들을 형성한다. 그 결과, 상기 한 쌍의 제1 하부 소오스/드레인 영역들 사이에 배치된 상기 제1 절연된 공통 게이트전극(230)을 형성할 수 있다. 따라서, 상기 제1 상부 소오스/드레인 영역들이 P형이고, 상기 제1 하부 소오스/드레인 영역들이 N형인 경우에, 반도체 기판 상에 차례로 적층되고 상기 제1 절연된 공통 게이트전극(230)을 갖는 N채널 구동 트랜지스터 및 P채널 부하 트랜지스터를 제공할 수 있다.
동시에, 상기 제2 절연된 공통 게이트 전극(330)을 이온주입 마스크로 사용하여 상기 상부 바디층 패턴(340)에 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 상부 소오스/드레인 영역들을 형성한다. 그 결과, 상기 한 쌍의 제2 상부 소오스/드레인 영역들 사이에 배치된 상기 제2 절연된 공통 게이트전극(330)을 형성할 수 있다. 이와 마찬가지로, 상기 제2 절연된 공통 게이트 전극(330)을 이온주입 마스크로 사용하여 상기 하부 바디층 패턴(240)에 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 하부 소오스/드레인 영역들을 형성한다. 그 결과, 상기 한 쌍의 제2 하부 소오스/드레인 영역들 사이에 배치된 상기 제2 절연된 공통 게이트전극(330)을 형성할 수 있다. 따 라서, 상기 제2 상부 소오스/드레인 영역들이 P형이고, 상기 제2 하부 소오스/드레인 영역들이 N형인 경우에, 반도체 기판 상에 차례로 적층되고 상기 제2 절연된 공통 게이트전극(330)을 갖는 N채널 구동 트랜지스터 및 P채널 부하 트랜지스터를 제공할 수 있다.
상기 제1 상부 및 하부 소오스/드레인 영역들 및 상기 제2 상부 및 하부 소오스/드레인 영역들 형성 시에, 상기 핀 바디패턴(246)의 양단들에 상기 제1 및 제2 절연된 공통 게이트 전극들(230,330)의 드레인 영역들이 위치하도록 형성할 수 있다. 이 경우에, 상기 제1 절연된 공통 게이트전극(230)을 연장되게 형성하여, 그 일 단이 상기 제2 절연된 공통 게이트전극(330)의 드레인 영역에 접속되도록 형성할 수 있다. 이와 동시에, 상기 제2 절연된 공통 게이트전극(330)에 접속되는 금속배선을 형성하여 그 일단이 상기 제1 절연된 공통 게이트전극(230)의 드레인 영역에 접속되게 형성할 수 있다.
상술한 제조방법을 이용하는 경우에, 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이의 핀 바디패턴(246)에 상기 제1 상부 및 하부 소오스 영역 또는 상기 제2 상부 및 하부 소오스 영역을 형성할 수 있다. 이에 따라, 상기 제1 상부 및 하부 소오스 영역 또는 상기 제2 상부 및 하부 소오스 영역은 상기 제1 및 제2 공통 게이트전극들(230,330)의 공통 소오스영역 역할을 할 수 있다.
한편, 상기 제1 및 제2 공통 게이트전극들(230,330)의 공통 소오스 영역에 상기 핀 바디패턴(246)의 상기 제1 및 제2 연장부들(280,285)이 위치하도록 형성할 수 있다.
도 7e를 참조하면, 상기 핀 바디패턴(246), 상기 핀 바디패턴(246)을 감싸는 상기 제1 및 제2 절연된 공통 게이트전극들(230,330), 및 상기 제1 및 제2 절연된 공통 게이트 전극들(230,330) 각각의 양측의 핀 바디패턴(246)에 형성된 상기 제1 및 제2 상부 및 하부 소오스/드레인 영역들을 갖는 반도체기판 전면에 제1 층간절연막(290)을 형성한다. 이 경우에, 상기 반도체기판 상에 상기 핀 바디패턴(246)의 상기 1 및 제2 연장부들(280,285)이 형성된 경우에는 상기 제1 및 제2 연장부들(280,285)을 포함하는 반도체기판 전면에 제1 층간 절연막(290)을 형성할 수 있다.
도 7f를 참조하면, 상기 제1 및 제2 연장부들(280,285)을 버팅 식각(butting etching)하여, 상기 제1 연장부(280)의 하부 바디층 패턴 및 상기 제2 연장부(285)의 상부 바디층 패턴을 노출시킨다.
도 7g를 참조하면, 상기 제1 연장부(280)의 하부 바디층 패턴 및 상기 제2 연장부(285)의 상부 바디층 패턴을 노출시킨 후, 반도체기판의 전면에 제2 층간절연막(295)을 형성한다. 포토레지스트 및 식각 기술들을 이용하여 제1 버팅 콘택홀을 형성하여 상기 제1 연장부(280)의 하부 바디층 패턴을 노출시킨다. 동시에, 포토레지스트 및 식각 기술들을 이용하여 제2 버팅 콘택홀을 형성하여 상기 제2 연장부(285)의 상부 바디층 패턴을 노출시킨다.
이에 더하여, 포토레지스트 및 식각 기술들을 이용하여, 상기 핀 바디패턴(246)의 양단들 각각에 상기 하부 바디층 패턴(240)의 상부면 및 상기 상부 바디층 패턴(340)의 측부면을 노출시키는 제3 및 제4 콘택홀들을 형성한다. 상기 제1 및 제2 콘택홀들, 그리고 상기 제3 및 제4 콘택홀들이 형성된 반도체기판 전면에 도전 막을 형성한다. 그 다음에, 상기 도전막을 평탄화시켜 제1 및 제2 버팅 콘택플러그들(360,365) 및 제3 및 제4 콘택플러그들(370,375)을 형성한다. 그 결과, 상기 제1 버팅 콘택플러그(360)의 일단은 상기 제1 연장부(280)의 상기 하부 바디층패턴(240)의 상부면에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제2 버팅 콘택플러그(365)의 일단은 상기 제2 연장부(285)의 상기 상부 바디층패턴(340)의 상부면에 전기적으로 접속될 수 있다. 또한, 상기 제3 및 제4 콘택플러그들(370,375) 각각의 일단은 상기 핀바디 패턴(246)의 양단에 위치한 상기 하부 바디층 패턴(240)의 상부면 및 상기 상부 바디층 패턴(340)의 측부면에 전기적으로 접속될 수 있다.
상기 제1 및 제2 연장부들(280,285)의 하부 바디층 패턴(240) 및 상부 바디층 패턴(340) 상에 상기 제1 및 제2 버팅 콘택플러그들(360,365)을 형성하는 대신에, 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이에 위치하는 상기 핀 바디패턴(246)의 하부 바디층 패턴(240) 및 상부 바디층 패턴(340) 상에 제1 및 제2 버팅 콘택플러그들을 형성할 수도 있다. 이 경우에, 반도체기판 상에 상기 제1 및 제2 연장부들을 형성하는 단계를 생략할 수 있다.
도 2 및 도 3a를 참조하면, 상기 핀 바디패턴(246), 상기 핀 바디패턴(246)을 감싸는 상기 제1 및 제2 절연된 공통 게이트전극들(230,330), 상기 제1 및 제2 절연된 공통 게이트 전극들(230,330) 각각의 양측의 핀 바디패턴(246)에 형성된 상기 제1 및 제2 상부 및 하부 소오스/드레인 영역들, 상기 제1 및 제2 버팅 콘택플러그들(360,365), 제3 및 제4 콘택플러그들(370,375), 및 상기 제1 및 제2 층간절 연막들(미도시)이 형성된 반도체기판 상에 서로 이격된 한 쌍의 박막 트랜지스터들(410,420)을 형성한다. 즉, 상기 제1 절연된 공통 게이트전극(230) 상에 제1 박막 트랜지스터(410)를 형성하고, 상기 제2 절연된 공통 게이트전극(330) 상에 제2 박막 트랜지스터(420)를 형성할 수 있다.
상기 제1 및 제2 박막 트랜지스터들(410,420)은 다음의 제조방법을 채택하여 제조할 수 있다. 상기 제1 및 제2 박막 트랜지스터들은 본 발명에 따른 에스램 셀의 전송 트랜지스터들로 이용할 수 있다.
도 2 및 도 3a를 참조하면, 상기 핀 바디패턴(246), 상기 핀 바디패턴(246)을 감싸는 상기 제1 및 제2 절연된 공통 게이트전극들(230,330), 상기 제1 및 제2 절연된 공통 게이트 전극들(230,330) 각각의 양측의 핀 바디패턴(246)에 형성된 상기 제1 및 제2 상부 및 하부 소오스/드레인 영역들, 상기 제1 및 제2 버팅 콘택플러그들(360,365), 제3 및 제4 콘택플러그들(370,375), 및 상기 제1 및 제2 층간절연막들(미도시)이 형성된 반도체기판 전면에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 패터닝하여 서로 이격된 한 쌍의 폴리실리콘 바디들(415)을 형성한다. 상기 폴리실리콘 바디들(415)을 갖는 반도체기판 전면에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 폴리실리콘 바디들(415)을 각각 감싸는 제1 및 제2 박막 트랜지스터들의 전송 게이트전극들(430,440)을 형성한다. 상기 제1 및 제2 박막 트랜지스터들의 전송 게이트전극들(430,440)을 이온 주입마스크로 이용하여 상기 제2 도전형의 불순물 이온들을 주입하여 상기 폴리 실리콘바디들(415) 각각에 서로 이격된 한 쌍의 소오스/드레인 영역들을 형성한다. 그 결과, 한 쌍의 상기 소오스/드 레인 영역들 사이의 활성영역(미도시) 상에 상기 제1 박막 트랜지스터의 게이트 전극(430)이 배치되고, 다른 한 쌍의 상기 소오스/드레인 영역들 사이의 활성영역(미도시) 상에 상기 제2 박막 트랜지스터의 전송 게이트전극(440)이 배치된다. 상기 제1 및 제2 박막 트랜지스터들(410,420)의 전송 게이트전극들(430,440)과 상기 폴리실리콘 바디들(415) 사이에 게이트 절연막(450)이 형성될 수 있다. 상기 제2 도전형의 불순물 이온들이 N형 인 경우에, 상기 제1 및 제2 박막 트랜지스터들(410,420)은 N 채널 전송 트랜지스터들로 이용할 수 있다. 이에 더하여, 상기 폴리실리콘 바디들(415)을 가로지르고 상기 제1 및 제2 박막 트랜지스터들(410,420)의 전송 게이트전극들(430,440)에 전기적으로 접속된 워드라인(WL)이 배치되도록 형성할 수 있다. 또한, 상기 제1 및 제2 박막 트랜지스터들(410,420)의 드레인 영역들에 전기적으로 접속되는 제1 및 제2 비트라인들(BL1,BL2)이 각각 배치되도록 형성할 수 있다.
또한, 상기 제3 콘택플러그(370)의 일단은 상기 제1 절연된 공통 게이트전극(230)의 드레인 영역에 전기적으로 접속되고, 타단은 상기 제1 박막 트랜지스터(410)의 소오스 영역에 전기적으로 접속되도록 형성할 수 있다. 이와 마찬가지로, 상기 제4 콘택플러그(375)의 일단은 상기 제2 절연된 공통 게이트 전극(330)의 드레인 영역에 전기적으로 접속되고, 타단은 상기 제2 박막 트랜지스터(420)의 소오스 영역에 전기적으로 접속되도록 형성할 수 있다.
상기 제1 버팅 콘택플러그(360)의 일단은 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이의 하부 바디층 패턴(240)의 상부면에 전기적으로 접속되 고, 그 타단은 접지선(Vss)에 전기적으로 접속되도록 형성할 수 있다. 이와 마찬가지로, 상기 제2 버팅 콘택플러그(365)의 일단은 상기 제1 및 제2 절연된 공통 게이트전극들(230,330) 사이의 상부 바디층 패턴(340)의 상부면에 전기적으로 접속되고, 그 타단은 전원선(Vcc)에 전기적으로 접속되도록 형성할 수 있다.
이하에서는 본 발명에 따른 에스램 셀의 전송 트랜지스터들의 또 다른 제조발명을 설명하기로 한다. 즉, 상기 에스램 셀의 전송 트랜지스터들은 박막 트랜지스터들을 채택하였으나, 하기에서는 벌크 트랜지스터들을 채택하는 상기 전송 트랜지스터들의 제조방법에 대하여 설명하기로 한다.
본 발명에 따른 에스램 셀의 핀 바디 패턴, 제1 및 제 2 공통 게이트전극들 및 소오스/드레인 영역들, 제3 및 제4 콘택플러그들, 및 제1 및 제2 버팅 콘택플러그들의 제조방법들은 상술한 제조방법들과 동일 또는 유사하기 때문에 이하에서는 그 설명을 생략하기로 한다. 즉, 도 7f를 참조하여 설명한 에스램 셀의 제조공정 이후의 후속 공정들을 하기에서 설명하기로 한다.
도 5 및 도 6을 참조하면, 하부 바디층 패턴, 바디 분리층 패턴 및 상부 바디층 패턴이 차례로 적층된 상기 핀 바디패턴의 형성 시에 한 쌍의 추가 핀 바디패턴들(645)을 형성할 수 있다. 상기 한 쌍의 추가 핀 바디패턴들(645)은 서로 이격되게 배치된다. 즉, 상기 핀 바디 패턴(246)의 양 단부로부터 각각 연장된 추가 핀 바디패턴들(645)을 형성할 수 있다. 상기 추가 핀 바디패턴들(645)은 상기 핀 바디패턴들(246)의 양 단을 가로지르도록 형성할 수 있다. 상기 한 쌍의 추가 핀 바디패턴들(645) 각각은 추가 하부 바디층패턴(540), 추가 바디 분리층패턴(545) 및 추 가 상부 바디층패턴(640)이 차례로 적층되도록 형성할 수 있다. 상기 추가 하부 및 상부 바디층패턴들(540,640)은 상술한 하부 및 상부 바디층패턴들과 동일한 물질막들로 형성할 수 있다. 예를 들면, 상기 추가 하부 및 상부 바디층패턴들(540,640)은 단결정 실리콘층들로 형성할 수 있다.
상기 핀 바디패턴들(246)을 감싸는 제1 및 제2 절연된 공통 게이트전극들(230,330) 형성 시에 상기 한 쌍의 추가 핀 바디패턴들(645)을 각각 감싸는 제3 및 제4 절연된 공통 게이트전극들(530,630)을 형성할 수 있다. 즉, 상기 제3 및 제4 절연된 공통 게이트전극들(530,630)은 상기 한 쌍의 추가 핀 바디패턴들(645)의 측벽들 및 상부면을 덮도록 형성될 수 있다. 상기 한 쌍의 추가 핀 바디패턴들(645)과 상기 제3 및 제4 공통 게이트전극들(530,630) 사이에 게이트 절연막(345)이 형성될 수 있다.
상기 제3 절연된 공통 게이트전극(530)을 이온 주입마스크로 사용하여 제1 도전형의 불순물 이온들을 주입하여 상기 한 쌍의 추가 핀 바디패턴들(645)중 하나의 추가 핀 바디패턴에 서로 이격된 한 쌍의 제3 상부 소오스/드레인 영역들을 형성할 수 있다. 즉, 상기 하나의 추가 핀 바디패턴의 상기 추가 상부 바디층패턴(640)에 서로 이격된 한 쌍의 제3 상부 소오스/드레인 영역들을 형성할 수 있다. 그 결과, 상기 하나의 추가 핀 바디패턴(645)의 상기 추가 상부 바디층패턴(640)에 형성된 상기 제3 상부 소오스/드레인 영역들 사이에 상기 제3 절연된 공통 게이트전극(530)이 형성될 수 있다. 이와 마찬가지로, 상기 제3 절연된 공통 게이트전극(530)을 이온 주입마스크로 사용하여 제1 도전형과 다른 제2 도전형의 불순물 이온 들을 주입하여 상기 한 쌍의 추가 핀 바디패턴들(645) 중 하나의 추가 핀 바디패턴에 서로 이격된 한 쌍의 제3 하부 소오스/드레인 영역들을 형성할 수 있다. 즉, 상기 하나의 추가 핀 바디패턴의 상기 추가 하부 바디층패턴(540)에 서로 이격된 한 쌍의 제3 하부 소오스/드레인 영역들을 형성할 수 있다. 그 결과, 상기 다른 하나의 추가 핀 바디패턴(645)의 추가 하부 바디층패턴(540)에 형성된 제3 하부 소오스/드레인 영역들 사이에 상기 제3 절연된 공통 게이트전극(530)이 형성될 수 있다.
또한, 상기 제4 절연된 공통 게이트전극(630)을 이온 주입마스크로 사용하여 제1 도전형의 불순물 이온들을 주입하여 상기 한 쌍의 추가 핀 바디패턴들(645) 중 다른 하나의 추가 핀 바디패턴에 서로 이격된 한 쌍의 제4 상부 소오스/드레인 영역들을 형성할 수 있다. 즉, 상기 다른 하나의 추가 핀 바디패턴의 상기 추가 상부 바디층패턴(640)에 서로 이격된 한 쌍의 제4 상부 소오스/드레인 영역들을 형성할 수 있다. 그 결과, 상기 다른 하나의 추가 핀 바디패턴(645)의 상기 추가 상부 바디층패턴(640)에 형성된 상기 제4 상부 소오스/드레인 영역들 사이에 상기 제4 절연된 공통 게이트전극(630)이 형성될 수 있다. 이와 마찬가지로, 상기 제4 절연된 공통 게이트전극(630)을 이온 주입마스크로 사용하여 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 상기 다른 하나의 추가 핀 바디패턴에 서로 이격된 한 쌍의 제4 하부 소오스/드레인 영역들을 형성할 수 있다. 즉, 상기 다른 하나의 추가 핀 바디패턴의 상기 추가 하부 바디층패턴(540)에 서로 이격된 한 쌍의 제4 하부 소오스/드레인 영역들을 형성할 수 있다. 그 결과, 상기 다른 하나의 추가 핀 바디패턴(645)의 추가 하부 바디층패턴(540)에 형성된 제4 하부 소오스/드레인 영 역들 사이에 상기 제4 절연된 공통 게이트전극(630)이 형성될 수 있다.
따라서, 상기 제 3 및 제4 상부 소오스/드레인 영역들이 P형이고, 상기 제3 및 제4 하부 소오스/드레인 영역들이 N형인 경우에, 반도체 기판 상에 차례로 적층된 N채널 전송 트랜지스터들 및 P채널 전송 트랜지스터들을 제공할 수 있다. 이 경우에, 상기 P채널 전송 트랜지스터들은 더미 트랜지스터들 역할을 할 수 있다.
이에 더하여, 상기 추가 핀 바디패턴들(645)을 가로지르고 상기 제3 및 제4 절연된 공통 게이트전극들(530,630)에 전기적으로 접속된 워드라인(WL)이 배치되도록 형성할 수 있다. 또한, 상기 제3 및 제4 절연된 공통 게이트전극들(530,630)의 제3 및 제4 하부 드레인 영역들에 전기적으로 접속되는 제1 및 제2 비트라인들(BL1,BL2)이 각각 배치되도록 형성될 수 있다.
한편, 상기 제3 절연된 공통 게이트전극(530)의 제3 하부 소오스 영역은 제3 콘택플러그(370)의 일단에 전기적으로 접속되도록 형성할 수 있다. 그 결과, 상기 제3 절연된 공통 게이트전극(530)의 제3 하부 소오스 영역은 제1 절연된 공통 게이트전극(230)의 제1 상부 및 하부 소오스/드레인 영역들에 접속되도록 형성할 수 있다. 이와 마찬가지로, 상기 제4 절연된 공통 게이트전극(630)의 제4 하부 소오스 영역은 제4 콘택플러그(375)의 일단에 전기적으로 접속되도록 형성할 수 있다. 그 결과, 상기 제4 절연된 공통 게이트전극(630)의 제4 하부 소오스 영역은 제2 절연된 공통 게이트전극(330)의 제2 상부 및 하부 소오스/드레인 영역들에 전기적으로 접속되도록 형성될 수 있다.
상기 제1 절연된 공통 게이트전극(230)과 상기 제4 콘택플러그(375)를 전기 적으로 접속시키는 제2 금속배선(380)을 형성할 수 있다. 그 결과, 상기 제1 절연된 공통 게이트전극(230), 상기 제2 절연된 공통 게이트전극(330)의 드레인 영역 및 제4 절연된 공통 게이트전극(630)의 소오스 영역이 서로 전기적으로 접속되도록 형성될 수 있다.
이와 마찬가지로, 상기 제2 절연된 공통 게이트전극(330)과 상기 제3 콘택플러그(370)를 전기적으로 접속시키는 제3 금속배선(385)을 형성할 수 있다. 그 결과, 상기 제2 절연된 공통 게이트전극(330), 상기 제1 절연된 공통 게이트전극(230)의 드레인 영역 및 제3 절연된 공통 게이트전극(530)의 소오스 영역이 서로 전기적으로 접속되도록 형성될 수 있다.
상술한 바와 같이 구성되고 제조되는 본 발명은, 구동 트랜지스터 및 부하 트랜지스터를 서로 적층하고, 이들 트랜지스터들이 공통 게이트 전극에 의해 작동되도록 배치함으로써 씨모스 에스램 셀의 집적도 및 신뢰도를 향상시킬 수 있다.

Claims (17)

  1. 반도체기판;
    상기 반도체기판으로부터 돌출된 핀 바디;
    상기 핀 바디를 감싸는 제1 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제1 하부 및 상부 소오스/드레인 영역들을 갖는 제1 다중 게이트 FET를 포함하되, 상기 제1 절연된 공통 게이트 전극은 상기 핀 바디의 하부 측벽들을 감싸고 서로 이격되는 제1 게이트 전극들 및 상기 제1 게이트 전극들로부터 연장되고 상기 핀 바디의 상부 측벽을 감싸는 제2 게이트 전극을 구비하며;
    상기 핀 바디를 감싸는 제2 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제2 하부 및 상부 소오스/드레인 영역들을 갖는 제2 다중 게이트 FET를 포함하되, 상기 제2 절연된 공통 게이트 전극은 상기 핀 바디의 하부 측벽들을 감싸고 서로 이격되는 제3 게이트 전극들 및 상기 제3 게이트 전극들로부터 연장되고 상기 핀 바디의 상부 측벽을 감싸는 제4 게이트 전극을 구비하며;
    상기 제1 절연된 공통 게이트 전극과 상기 제2 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제1 연결부; 및
    상기 제2 절연된 공통 게이트 전극과 상기 제1 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제2 연결부를 포함하는 씨모스 에스램 셀.
  2. 제 1 항에 있어서,
    상기 핀 바디는 상기 반도체기판 상에 차례로 적층된 제1 및 제2 핀 바디들 및 상기 제1 및 제2 핀 바디들 사이에 개재되는 바디 분리층을 포함하는 것을 특징으로 하는 에스램 셀.
  3. 제 2 항에 있어서, 상기 제1 및 제2 하부 소오스/드레인 영역들은 상기 제1 핀 바디에 위치하고, 상기 제1 및 제2 상부 소오스/드레인 영역들은 상기 제2 핀 바디에 위치하는 것을 특징으로 하는 에스램 셀.
  4. 제 1 항에 있어서,
    상기 제1 다중 게이트 FET는 상기 반도체기판 상에 차례로 적층된 제1 및 제2 모스 트랜지스터들을 포함하고, 상기 제2 다중 게이트 FET는 상기 반도체기판 상에 차례로 적층된 제3 및 제4 모스 트랜지스터들을 포함하는 것을 특징으로 하는 에스램 셀.
  5. 제 4 항에 있어서,
    상기 제1 및 제3 모스 트랜지스터들은 N채널 구동 트랜지스터들이고, 상기 제2 및 제4 모스 트랜지스터들은 P채널 부하 트랜지스터들인 것을 특징으로 하는 에스램 셀.
  6. 제 1 항에 있어서, 상기 제1 및 제2 상부 소오스/드레인 영역들을 제1 도전형을 갖고, 상기 제1 및 제2 하부 소오스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 갖는 것을 특징으로 하는 에스램 셀.
  7. 제 1 항에 있어서,
    서로 이격된 한 쌍의 소오스/드레인 영역들을 가진 제1 및 제2 박막 트랜지스터들이 상기 제1 및 제2 다중 게이트 FET들 상부에 각각 배치하되, 상기 제1 및 제2 박막 트랜지스터의 소오스 영역들과 상기 제1 및 제2 연결부가 각각 전기적으로 접속되는 것을 포함하는 것을 특징으로 하는 에스램 셀.
  8. 제 7 항에 있어서,
    상기 박막 트랜지스터들은 N채널 전송 트랜지스터들인 것을 특징으로 하는 에스램 셀.
  9. 제 1 항에 있어서,
    서로 이격된 제1 쌍의 제1 도전형의 소오스/드레인 영역들과 서로 이격되고 상기 제1 도전형과 다른 제2 도전형의 제2 쌍의 소오스/드레인 영역들을 가진 제3 및 제4 다중 게이트 FET들이 상기 반도체 기판에 배치되되, 상기 제1 쌍의 소오스/드레인 영역들 상에 상기 제2 쌍의 소오스/드레인 영역들이 적층되고, 상기 제3 다중 게이트 FET의 제1 쌍 및 제2 쌍의 소오스 영역들 중 하나의 소오스 영역과 상기 제2 연결부가 전기적으로 접속되고, 상기 제4 다중 게이트 FET의 제1 쌍 및 제2 쌍의 소오스 영역들 중 하나의 소오스 영역과 상기 제1 연결부가 전기적으로 접속되는 것을 포함하는 것을 특징으로 하는 에스램 셀.
  10. 제 9 항에 있어서,
    상기 제3 및 제4 다중 게이트 FET들 각각은 제3 및 제4 절연된 공통 게이트 전극을 갖고 차례로 적층된 복수의 벌크 트랜지스터들을 포함하는 것을 특징으로 하는 에스램 셀.
  11. 제 10 항에 있어서,
    상기 복수의 벌크 트랜지스터들은 N채널 전송 트랜지스터 및 P채널 전송 트랜지스터를 포함하는 것을 특징으로 하는 에스램 셀.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 하부 소오스 영역들에 전기적으로 접속된 접지선과 상기 제1 및 제2 상부 소오스 영역들에 전기적으로 접속된 전원선을 더 포함하는 것을 특징으로 하는 에스램 셀.
  13. 반도체 기판으로부터 돌출되고 차례로 적층된 하부 및 상부 핀 바디들을 형성하고,
    상기 하부 및 상부 핀 바디들의 상부면 및 측벽들을 덮고 상기 상부 핀 바디의 상부를 가로지르며 서로 이격된 제1 및 제2 절연된 공통 게이트전극들을 형성하는 것을 포함하되, 상기 제1 및 제2 절연된 공통 게이트 전극들은 상기 핀 바디의 하부 측벽들을 감싸고 서로 이격되는 제1 게이트 전극들 및 상기 제1 게이트 전극들로부터 연장되고 상기 핀 바디의 상부 측벽을 감싸는 제2 게이트 전극들을 구비하며,
    상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 상부 핀 바디에 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 도전형의 제1 소오스/드레인 영역들을 형성하고,
    상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 하부 핀 바디에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 도전형의 제1 소오스/드레인 영역들을 형성하고,
    상기 제2 절연된 공통 게이트전극들을 이온주입 마스크로 사용하여 상기 상부 핀 바디에 제1 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제1 도전형의 제2 소오스/드레인 영역들을 형성하고,
    상기 제1 절연된 공통 게이트전극을 이온주입 마스크로 사용하여 상기 하부 핀 바디에 상기 제2 도전형의 불순물 이온들을 주입하여 서로 이격된 한 쌍의 제2 도전형의 제2 소오스/드레인 영역들을 형성하고,
    상기 제1 절연된 공통 게이트전극과 상기 제1 도전형의 제2 드레인 영역 및 제2 도전형의 제2 드레인 영역을 전기적으로 접속시키는 제1 연결부를 형성하고,
    상기 제2 절연된 공통 게이트전극과 상기 제1 도전형의 제1 드레인 영역 및 제2 도전형의 제1 드레인 영역을 전기적으로 접속시키는 제2 연결부를 형성하는 것을 포함하는 에스램 셀의 제조방법.
  14. 제 13 항에 있어서,
    상기 하부 및 상부 핀 바디들을 형성하는 것은
    상기 반도체기판 상에 바디 분리층을 형성하고,
    상기 바디 분리층을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 갖는 반도체기판의 전면 상에 상기 콘택홀에 의해 노출된 상기 반도체기판을 씨드층으로 하여 단결정 반도체층을 형성하고,
    상기 단결정 반도체층을 평탄화시키어 균일한 두께를 갖는 상부 바디층을 형성하고,
    상기 상부 바디층, 상기 바디 분리층 및 상기 반도체기판을 연속적으로 식각하여 반도체기판 상에 차례로 적층된 하부 바디층 패턴, 바디 분리층 패턴 및 상부 바디층 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  15. 제 13 항에 있어서,
    상기 반도체 기판은 벌크 반도체기판이거나 에스오아이 기판인 것을 특징으로 하는 에스램 셀의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 및 제2 절연된 공통 게이트전극들의 상부에 제1 및 제2 박막 트랜지스터들을 각각 형성하는 것을 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
  17. 제 13 항에 있어서,
    상기 하부 및 상부 핀 바디들의 양 단들을 각각 연장시켜 추가된 하부 및 상 부 핀 바디들을 상기 반도체기판 상에 형성하고,
    상기 추가된 하부 및 상부 핀 바디들의 상부면 및 측벽들을 덮는 제3 및 제4 절연된 공통 게이트전극들을 상기 추가된 핀 바디들의 양 단부들에 각각 형성하고,
    상기 제3 절연된 공통 게이트 전극들을 이온주입 마스크로 사용하여 상기 추가된 하부 핀 바디에 한 쌍의 제2 도전형의 제3 소오스/드레인 영역들을 형성하고,
    상기 제4 절연된 공통 게이트 전극들을 이온주입 마스크로 사용하여 상기 추가된 하부 핀 바디에 한 쌍의 제2 도전형의 제4 소오스/드레인 영역들을 형성하는 것을 더 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
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