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KR100706798B1 - 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법및 이를 이용하는 반도체 제조 방법 - Google Patents

실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법및 이를 이용하는 반도체 제조 방법 Download PDF

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KR100706798B1
KR100706798B1 KR1020050090466A KR20050090466A KR100706798B1 KR 100706798 B1 KR100706798 B1 KR 100706798B1 KR 1020050090466 A KR1020050090466 A KR 1020050090466A KR 20050090466 A KR20050090466 A KR 20050090466A KR 100706798 B1 KR100706798 B1 KR 100706798B1
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KR
South Korea
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film
cleaning
silicon
silicon germanium
cleaning process
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문창섭
심우관
조한구
홍창기
권두원
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삼성전자주식회사
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Abstract

실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법 및 이를 이용하는 반도체 제조 방법을 제공한다. 이 세정 방법에 의하면, 실리콘막과 실리콘게르마늄막의 노출된 표면 상에 형성된 자연산화막을 먼저 제거하고, 후에 실리콘막에 대한 실리콘게르마늄막의 식각선택비가 0.5~2가 되는 성질의 세정액을 사용하여 실리콘막과 실리콘게르마늄막의 식각 손상 및 부산물들을 깨끗하게 제거하는 것을 특징으로 한다. 상기 묽은 SC1에서는 바람직하게는 첨가된 탈이온수의 양이 암모니아수의 200배 이상이다. 따라서, 실리콘막과 실리콘게르마늄막에 대한 세정을 진행하기 전에, 그 표면상의 자연산화막을 모두 제거하므로, 웨이퍼별로 동일한 조건에서 세정이 진행되어, 균일한 세정 결과를 기대할 수 있다. 또한 실리콘막에 대한 실리콘 게르마늄막의 식각 선택비가 0.5~2이므로 종래의 세정 공정에서와 같은 실리콘게르마늄막의 많은 유실을 막을 수 있다. 이로써 원하는 길이의 매몰 절연막 및 채널 등을 확보할 수 있어, 상기 세정 방법을 이용한 반도체 제조 방법으로 신뢰성 있는 반도체 장치를 구현할 수 있다.
실리콘, 실리콘게르마늄

Description

실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법 및 이를 이용하는 반도체 제조 방법{Method of cleaning substrate having exposed surfaces of silicon and silicon germanium and method of forming semiconductor device using the same}
도 1은 종래 기술에 따른 세정 공정 후의 실리콘층과 실리콘 게르마늄층을 구비하는 반도체 기판의 단면 사진을 나타낸다.
도 2는 본 발명의 일 실험예의 결과를 나타낸 것으로, 제거된 자연 산화막의 두께에 따라 실리콘과 실리콘게르마늄의 식각량을 나타낸 그래프이다.
도 3a 내지 3g는 본 발명의 일 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4는 종래 기술에 따른 세정 공정을 진행한 후의 결과를 나타내는 사진이다.
도 5는 본 발명의 일 실시예에 따른 세정공정을 진행한 후의 결과를 나타내는 사진이다.
도 6a 내지 6e는 본 발명의 다른 실시예에 따라 반도체 장치를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 7은 종래 기술에 따른 세정 공정을 진행한 후의 결과를 나타내는 사진이 다.
도 8은 본 발명의 다른 실시예에 따른 세정공정을 진행한 후의 결과를 나타내는 사진이다.
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법 및 이를 이용하는 반도체 제조 방법
반도체 소자가 고집적화됨에 따라, 부분적으로 절연된 전계효과 트랜지스터(이하, PiFET(Partial insulated field effect transistor)이라 함)나 다중으로 연결된 채널 전계 효과 트랜지스터(이하, MBC-FET(Multi bridged channel field effect transistor)이라 함)에 대한 연구가 활발해지고 있다.
도 1은 종래의 MBC-FET을 형성하는 과정을 나타내는 것으로, 실리콘 기판 상에 실리콘게르마늄막과 실리콘막을 순차적으로 반복적으로 적층하고 패터닝한 후에 세정 공정을 진행한 후의 기판의 단면을 나타내는 사진이다. 종래의 세정 공정에서는 세정액으로 SC1이라 불리는, 암모니아수:과산화수소:탈이온수의 부피비가 1:4:20인 암모니아수, 과산화수소 및 탈이온수의 혼합 용액을 사용하였다. 그러나 SC1은 실리콘보다 실리콘 게르마늄을 9배 정도 빠른 속도로 식각한다. 따라서, 도 1에서 도시된 바와 같이, 실리콘 게르마늄막의 측벽이 움푹 들어갈 수 있다. 후속 공정에서 실리콘 게르마늄막이 제거되고, 실리콘 게르마늄막이 있던 곳에 게이트 절연막 및 도전막이 형성된다. 따라서, 실리콘 게르마늄막의 길이가 짧아지면, 후속에 형성되는 MBC-FET의 채널 길이가 감소하게 된다. 따라서, MBC-FET을 제대로 동작시키기 어렵게 된다.
한편, 종래의 PiFET의 형성 방법은 상기 실리콘 게르마늄막이 제거된 곳에 매몰 절연막이 형성된다. 따라서, 실리콘 게르마늄막의 길이가 짧아지면, 매몰 절연막의 길이도 짧아지게 되어 원하는 동작 성능을 기대하기에 어렵게 된다.
또한 식각 공정 후에 세정 공정을 진행하기 위해 대기하는 동안, 식각 공정으로 노출된 실리콘막과 실리콘 게르마늄막 상에 자연산화막(Native oxide)이 형성된다. 자연산화막이 형성되는 양은 세정 대기 시간에 따라 달라지게 된다. 이렇게 형성된 자연산화막의 양에 따라 SC1을 이용하는 세정 공정에서 세정 효율이 달라지게 된다. 따라서 웨이퍼 별로 세정 결과가 균일하지 못하게 된다.
또한 SC1에 포함된 과산화수소에 의해 상기 실리콘막과 상기 실리콘 게르마늄막 상에 산화막이 재형성되기도 한다. 따라서, 상기 산화막에 의해 후속의 에피택시얼 성장 공정을 진행하는데 어려움이 있을 수 있다. 이는 PiFET이나 MBC-FET과 같은 반도체 장치의 신뢰도를 저하시킨다.
상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 실리콘과 실리콘게르마늄의 식각률이 유사한 식각 조건을 갖는, 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 재형성된 산화막을 제거할 수 있는, 실리콘막 과 실리콘 게르마늄막이 노출된 기판의 세정 방법을 제공하는데 있다.
본 발명의 또 다른 기술적 과제는 신뢰성 있는 반도체 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 세정 방법은 실리콘막과 실리콘게르마늄막의 노출된 표면 상에 형성된 자연산화막을 먼저 제거하고, 후에 실리콘막에 대한 실리콘게르마늄막의 식각선택비가 0.5~2가 되는 성질의 세정액으로 예를 들어, 묽은 SC1을 사용하여 실리콘막과 실리콘게르마늄막의 식각 손상 및 부산물들을 깨끗하게 제거하는 것을 특징으로 한다. 상기 묽은 SC1에서는 바람직하게는 첨가된 탈이온수의 양이 암모니아수의 200배 이상이다. 따라서, 실리콘막과 실리콘게르마늄막에 대한 세정을 진행하기 전에, 그 표면상의 자연산화막을 모두 제거하므로, 웨이퍼별로 동일한 조건에서 세정이 진행되어, 균일한 세정 결과를 기대할 수 있다. 또한 실리콘막에 대한 실리콘 게르마늄막의 식각 선택비가 0.5~2이므로 종래의 세정 공정에서와 같은 실리콘게르마늄막의 많은 유실을 막을 수 있다. 이로써 원하는 길이의 매몰 절연막 및 채널 등을 확보할 수 있어, 상기 세정 방법을 이용한 반도체 제조 방법으로 신뢰성 있는 반도체 장치를 구현할 수 있다.
좀 더 상세하게, 본 발명에 따른 세정 공정은 실리콘막과 실리콘게르마늄막이 노출된 기판을 준비하는 단계; 상기 실리콘과 상기 실리콘 게르마늄의 노출된 표면 상의 자연 산화막을 제거하는 제 1 세정액을 이용하는 제 1 세정 공정을 진행하는 단계; 및 상기 자연 산화막이 제거된 상기 반도체 기판에 대해 제 2 세정액을 이용하는 제 2 세정 공정을 진행하는 단계를 구비하되, 상기 제 2 세정액은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(Deionized H2O)의 혼합액이며, 상기 혼합액에 함유된 탈이온수의 첨가량은 상기 암모니아의 첨가량의 200배 이상이며, 상기 제 2 세정 공정에서 상기 실리콘막에 대한 상기 실리콘 게르마늄막의 식각 선택비는 0.5~2이다.
상기 제 1 세정액은 바람직하게는 탈이온수와 불산(HF)의 혼합액이다. 상기 제 1 세정액에 포함된 불산의 순도는 49%일 수 있다. 상기 제 1 세정액에 포함된 탈이온수:불산의 부피비는 5:1~3000:1일 수 있으며, 상기 제 1 세정 공정은 10~600초 동안 진행될 수 있다. 바람직하게는 상기 제 1 세정액에 포함된 탈이온수:불산의 부피비는 200:1~1000:1일 수 있으며, 상기 제 1 세정 공정은 30초~300초 동안 진행될 수 있다. 상기 제 1 세정 공정 동안, 상기 제 1 세정액의 온도는 10~40℃일 수 있다.
상기 세정 방법은 상기 제 1 세정 공정을 진행한 후에, 탈이온수를 이용하여 상기 반도체 기판에 대해 상온의 탈이온수를 이용하여 5~20분 동안 오버플로우 린스(overflow rinse) 공정을 진행하는 단계를 더 구비할 수 있다.
상기 제 2 세정액에 포함된 상기 암모니아수와 상기 과산화수소의 순도는 35%일 수 있다. 상기 제 2 세정액에 포함된 암모니아수:과산화수소의 부피비는 1:0.5~1:10이고, 암모니아수:탈이온수의 부피비는 1:5~1:2000일 수 있으며, 상기 제 2 세정액의 온도는 10~80℃일 수 있으며, 상기 제 2 세정 공정은 1~1200초 동안 진행될 수 있다. 바람직하게는 상기 제 2 세정액에 포함된 암모니아수:과산화수소의 부피비는 1:1~1:4이고, 암모니아수:탈이온수의 부피비는 1:200~1:1000이며, 상기 제 2 세정액의 온도는 50~70℃이며, 상기 제 2 세정 공정은 180초~600초 동안 진행된다.
상기 세정 방법은 상기 제 2 세정 공정을 진행한 후에, 상온의 탈이온수를 이용하여 5~20분 동안 오버플로우 린스(overflow rinse) 공정 또는 퀵 덤프 린스(Quick Dump rinse) 공정을 진행하는 단계를 더 구비할 수 있다.
상기 제 2 세정 공정 후의 린스 공정 후에 에피택시얼막을 성장시키지 않는다면, 상기 린스 공정을 진행한 후에, 이소프로필 알콜(Isopropyl alcohol)을 이용하여 상기 반도체 기판을 건조시키거나, 상기 반도체 기판을 회전시키어 건조시키는 단계를 더 구비할 수 있다.
상기 세정 방법은 상기 제 2 세정 공정을 진행한 후에, 산화막을 제거하는 제 3 세정액을 이용하여 상기 반도체 기판에 대해 제 3 세정 공정을 진행하는 단계를 더 구비할 수 있다. 상기 산화막은 상기 제 2 세정 공정에서 사용된 제 2 세정액에 포함된 과산화수소에 의해 형성된 막일 수 있다. 상기 제 3 세정액은 상기 제 1 세정액과 동일/유사할 수 있다. 즉, 상기 제 3 세정액은 바람직하게는 탈이온수와 불산(HF)의 혼합액이다. 상기 제 3 세정액에 포함된 불산의 순도는 49%일 수 있다. 상기 제 3 세정액에 포함된 탈이온수:불산의 부피비는 5:1~3000:1일 수 있으며, 상기 제 3 세정 공정은 10~600초 동안 진행될 수 있다. 바람직하게는 상기 제 3 세정액에 포함된 탈이온수:불산의 부피비는 200:1~1000:1일 수 있으며, 상기 제 3 세정 공정은 30초~300초 동안 진행될 수 있다. 상기 제 3 세정 공정 동안, 상기 제 3 세정액의 온도는 10~40℃일 수 있다.
상기 세정 방법은 상기 제 3 세정 공정을 진행한 후에, 탈이온수를 이용하여 상기 반도체 기판에 대해 상온의 탈이온수를 이용하여 5~20분 동안 오버플로우 린스(overflow rinse) 공정을 진행하는 단계를 더 구비할 수 있다.
상기 제 3 세정 공정 후의 린스 공정 후에, 이소프로필 알콜(Isopropyl alcohol)과 질소가스를 이용하여 상기 반도체 기판을 건조시키거나, 상기 반도체 기판을 회전시키어 건조시키는 단계를 더 구비할 수 있다.
본 명세서에서, 상기 오버플로우 린스 공정은 웨이퍼를 세정조 안에 넣은 상태에서, 탈이온수와 같은 세정액을 상기 세정조 바닥을 통해 계속 공급하여 상기 세정액이 상기 세정조 밖으로 흘러 넘치도록 하여 상기 웨이퍼 표면 상의 파티클과 잔여세정액을 제거하는 공정을 의미할 수 있다. 상기 퀵 덤프 린스 공정은 웨이퍼를 탈이온수와 같은 세정액이 담긴 세정조 안에 담근 상태에서 상기 세정액을 상기 세정조 배출구로 빼냄으로써 상기 세정액의 수위를 낮추어 상기 웨이퍼 표면 상의 파티클과 잔여 세정액을 제거하는 공정을 의미할 수 있다.
적어도 제 1 및 제 3 세정 공정들은 하나의 세정 챔버에서 인시튜(in-situ)로 진행될 수 있다. 즉, 제 1 및 제 3 세정 공정들은 하나의 세정 챔버에서 인시튜로 진행되고 제 2 세정 공정은 다른 세정 챔버에서 진행될 수 있다. 또는 상기 제 1, 2 및 3 세정 공정들 모두 하나의 세정 챔버에서 인시튜(in-situ)로 진행될 수 있다. 상기 제 1, 2 및 3 세정 공정들은 스핀 스프레이 방식, 스핀 방식, DI-소닉 을 포함한 스핀 방식, 딥 방식 및 메가소닉을 포함한 딥 방식을 포함하는 그룹에서 선택되는 적어도 하나를 이용하여 진행될 수 있다.
본 명세서에서 상기 스핀 스프레이(Spin spray) 방식은 웨이퍼를 회전시키고 세정액을 상기 웨이퍼 상에 스프레이 타입으로 분사하여 세정 공정을 진행하는 방식을 의미할 수 있다. 상기 스핀(Spin) 방식은 웨이퍼를 회전시키고 세정액을 노즐을 통해 상기 웨이퍼 상으로 분사하여 세정 공정을 진행하는 방식을 의미할 수 있다. 상기 DI-소닉을 포함한 스핀 방식은 상기 스핀 방식을 진행할 때, 상기 세정액에 DI-소닉을 동시에 인가하여 세정 공정을 진행하는 방식을 의미할 수 있다. 상기 딥(dip) 방식은 웨이퍼를 세정조 안의 세정액에 담그고 세정공정을 진행하는 방식을 의미할 수 있다. 상기 메가소닉을 포함한 딥 방식은 상기 딥 방식을 진행할 때, 상기 세정액에 메가소닉을 동시에 인가하여 세정 공정을 진행하는 방식을 의미할 수 있다.
본 발명에 따른 반도체 제조 방법은 반도체 기판 상에 실리콘게르마늄막과 실리콘막을 차례로 형성하는 단계; 상기 실리콘막과 상기 실리콘 게르마늄막을 패터닝하여 상기 실리콘막, 상기 실리콘 게르마늄막 및 상기 반도체 기판을 노출시키는 제 1 개구부를 형성하는 단계; 상기 제 1 개구부에 의해 노출된 상기 실리콘, 상기 실리콘 게르마늄 및 상기 반도체 기판의 표면 상의 자연 산화막을 제거하는 제 1 세정액을 이용하는 제 1 세정 공정을 진행하는 단계; 및 상기 자연 산화막이 제거된 상기 반도체 기판에 대해 제 2 세정액을 이용하는 제 2 세정 공정을 진행하 는 단계를 구비하되, 상기 제 2 세정액은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(Deionized H2O)의 혼합액이며, 상기 혼합액에 함유된 탈이온수의 첨가량은 상기 암모니아의 첨가량의 200배 이상이며, 상기 제 2 세정 공정에서 상기 실리콘막에 대한 상기 실리콘 게르마늄막의 식각 선택비는 0.5~2이다.
상기 방법에 있어서, 상기 실리콘 게르마늄막 내에 함유된 게르마늄의 양은 전체 질량의 1~99%일 수 있다.
상기 반도체 제조 방법은 상기 제 2 세정 공정을 진행한 후에, 제 3 세정액을 이용하여 제 3 세정 공정을 진행하여 산화막을 제거하는 단계를 더 구비할 수 있다.
본 발명의 일 예에 따르면, 상기 제 3 세정 공정을 진행한 후에, 상기 반도체 제조 방법은 상기 제 1 개구부 안에 에피택시얼막을 성장시키어 상기 제 1 개구부를 채우는 단계; 상기 실리콘막을 패터닝하여 적어도 상기 실리콘게르마늄막을 노출시키는 제 2 개구부를 형성하는 단계; 상기 제 1 세정 공정을 진행하는 단계; 상기 제 2 세정 공정을 진행하는 단계; 상기 실리콘게르마늄막을 제거하여 상기 실리콘막과 상기 반도체 기판 사이에 위치하며 상기 제 2 개구부와 연결된 제 3 개구부를 형성하는 단계; 상기 제 2 및 3 개구부들에 의해 노출되는 상기 실리콘기판과 상기 반도체 기판의 표면에 게이트 절연막을 콘포말하게 형성하는 단계; 및 게이트 도전막을 형성하여 상기 제 2 및 제 3 개구부를 채우는 단계를 구비할 수 있다.
본 발명의 다른 예에 따르면, 상기 제 3 세정 공정을 진행한 후에, 상기 반 도체 제조 방법은 상기 제 1 개구부 안에 에피택시얼막을 성장시키어 상기 제 1 개구부를 채우는 단계; 상기 실리콘막을 패터닝하여 적어도 상기 실리콘게르마늄막을 노출시키는 제 2 개구부를 형성하는 단계; 상기 제 1 세정 공정을 진행하는 단계; 상기 제 2 세정 공정을 진행하는 단계; 상기 실리콘게르마늄막을 제거하여 상기 실리콘막과 상기 반도체 기판 사이에 위치하며 상기 제 2 개구부와 연결된 제 3 개구부를 형성하는 단계; 및 절연막을 형성하여 상기 제 2 및 3 개구부들을 채우는 단계를 구비할 수 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
<실험예 1>
본 실험예는 자연산화막이 실리콘막과 실리콘게르마늄막이 노출된 반도체 기판을 세정하는 공정에 미치는 영향을 알아보기 위하여 수행되었다.
먼저, 본 실험예를 실시하기 위하여, 9개의 동일한 베어 웨이퍼(bare wafer)들을 준비하고, 3개의 베어 웨이퍼 상에 실리콘막을, 다른 3개의 베어 웨이퍼 상에 게르마늄 함유량이 20%인 제 1 실리콘 게르마늄막을 그리고 또 다른 3개의 웨이퍼 상에 게르마늄 함유량이 30%인 제 2 실리콘 게르마늄막을 형성하였다. 상기 실리콘막으로 폴리실리콘을 형성하였다. 상기 실리콘막 및 상기 제 1 및 제 2 실리콘게르마늄막들은 모두 동일한 두께로 형성되었다. 이로써 모두 9개의 테스트 웨이퍼(test wafer)들을 형성하였다. 상기 테스트 웨이퍼들을 수일간 대기중에 방치하여 상기 실리콘막 및 상기 제 1 및 제 2 실리콘게르마늄막들 상에 자연산화막의 형성이 포화되도록 하였다.
상기 9개의 테스트 웨이퍼들에 대해 묽은 불산을 이용하는 제 1 세정 공정을 진행하였다. 이때 사용된 묽은 불산은 탈이온수:불산(49%)의 부피비가 200:1이었고, 온도는 25℃이었다. 상기 묽은 불산으로 자연산화막을 제거하고자 하였다. 상기 제 1 세정 공정은 각각의 테스트 웨이퍼들에 대해 0, 3 및 18Å의 두께의 자연산화막을 제거하는데 필요한 시간 동안 진행되었다. 즉, 상기 제 1 세정 공정을 진행하여 0, 3 및 18Å의 두께의 자연산화막을 제거하고자 하였다. 0Å의 두께의 자연산화막을 제거하는 것은 결국 상기 제 1 세정 공정을 진행하지 않은 것과 동일하다.
이렇게 제 1 세정 공정을 진행한 후에, 제 2 세정 공정을 진행하였다. 상기 제 2 세정 공정은 암모니아수:과산화수소:탈이온수의 부피비가 1:4:1000이며 온도가 50℃인 묽은 SC1용액을 이용하여 10분 동안 진행되었다. 그리고 상기 제 2 세정 공정을 진행한 후에 상기 실리콘막 및 상기 제 1 및 제 2 실리콘게르마늄막의 식각량을 측정하여 도 2의 그래프에 나타내었다.
도 2를 참조하면, 자연산화막을 제거하는 상기 제 1 세정 공정을 진행하지 않았을 때 즉, 제거될 자연산화막의 두께가 0일 때, 그리고 제거될 자연산화막의 두께가 3 Å일 때, 상기 실리콘막과, 제 1 실리콘게르마늄(게르마늄함량이 20%) 및 제 2 실리콘게르마늄(게르마늄 함량이 30%)의 식각량들도 모두 달랐다. 그러나 제거될 자연산화막의 두께가 18Å일 때, 실리콘막의 식각량과 실리콘게르마늄(게르마늄함량이 20%)의 식각량이 일치하였다. 상기 제거될 자연산화막의 두께가 18Å인 것의 의미는 모든 자연산화막이 제거되었음을 의미한다. 도 2에서, 자연산화막을 제거한 후에, 실리콘막과 실리콘게르마늄막(게르마늄함량이 20%)의 식각 속도가 동일할 수 있다는 것을 알 수 있다.
한편, 도 2에서 상기 제 1 실리콘게르마늄막과 상기 제 2 실리콘게르마늄막 상에 형성된 자연산화막의 두께가 약 3Å임을 추정할 수 있다. 왜냐하면, 제거될 자연산화막의 두께가 각각 3Å와 18Å일 때, 상기 제 1 실리콘게르마늄막과 상기 제 2 실리콘게르마늄막의 식각량의 변화가 매우 작기 때문이다. 즉, 상기 제 1 세정 공정을 3Å 두께의 자연산화막을 제거하는데 필요한 시간 동안 수행함으로써, 이미 모든 자연산화막이 제거되고 상기 제 1 실리콘게르마늄막과 상기 제 2 실리콘게르마늄막의 표면이 노출되었으므로, 상기 제 1 세정공정을 18Å 두께의 자연산화막을 제거하는데 필요한 시간 동안 수행할지라도 동일한 결과가 나온다. 이로써, 자연산화막을 완전히 제거해야 재현성 있는 세정 결과를 얻을 수 있음을 알 수 있다.
<실험예 2>
본 실험예는 본 발명에서 사용되는 세정액들 및 세정 공정의 조건들이 실리콘막, 실리콘 게르마늄막(20%) 및 실리콘 게르마늄막(30%)의 식각에 미치는 영향을 알아보기 위하여 수행되었다.
먼저, 27개의 동일한 베어 웨이퍼(bare wafer)들을 준비하고, 9개의 베어 웨이퍼 상에 실리콘막을, 다른 9개의 베어 웨이퍼 상에 게르마늄 함유량이 20%인 제 1 실리콘 게르마늄막을 그리고 또 다른 9개의 웨이퍼 상에 게르마늄 함유량이 30%인 제 2 실리콘 게르마늄막을 형성하였다. 상기 실리콘막으로 폴리실리콘을 형성하였다. 상기 실리콘막 및 상기 제 1 및 제 2 실리콘게르마늄막들은 모두 동일한 두께로 형성되었다. 그리고, 상기 웨이퍼들 상에 실리콘질화막의 겔 파티클(gel particle)을 강제 오염시키었다. 이로써 모두 27개의 테스트 웨이퍼(test wafer)들을 형성하였다.
계속해서, 상기 27개의 테스트 웨이퍼들에 대해 25℃의 탈이온수:불산(49%)의 부피비가 200:1인 묽은 불산을 이용하여 120초 동안 자연산화막을 제거하는 제 1 세정공정을 진행하였다. 그리고, 묽은 SC1 용액을 이용하여 각각의 테스트 웨이퍼들에 대해 10분 동안 제 2 세정 공정을 진행하고, 각각의 막들의 식각량들, 식각 선택비 및 파티클 제거력을 측정하였다. 상기 제 2 세정 공정의 조건들 및 그 결과는 하기의 표 1에 개시되어 있다.
실험번호 묽은SC1의 혼합비(암모니아수:과산화수소:탈이온수) 묽은 SC1의 온도 (℃) 실리콘 게르마늄(20%)의 식각량 (Å) 실리콘 게르마늄(30%)의 식각량 (Å) 실리콘의 식각량 (Å) 식각선택비[실리콘게르마늄(20%)/실리콘] 식각선택비[실리콘게르마늄(320%)/실리콘] 파티클 제거력 (%)
1 1:1:1000 70 108.8 47.8 407.2 0.27 0.12 72.8
2 1:4:1000 50 24.6 36.8 24.5 1.0 1.5 35.9
3 1:4:1000 70 62.5 59.0 73.4 0.85 0.73 78.2
4 1:1:200 50 48 102.0 39.2 1.22 2.60 78.4
5 1:1:200 70 149.8 179.9 131.5 1.14 1.37 96.0
6 1:1:1000 50 36.5 153.2 94.2 0.39 1.63 92.8
7 1:4:200 70 95 51.7 52.5 1.81 0.98 85.6
8 1:4:200 50 34.1 72.7 19.1 1.79 3.81 32.9
9 1:3:790 65 65.5 - 68.9 0.95 - 81.8
표 1을 참조하면, 세정 조건에 따라 식각선택비 및 파티클 제거력이 다양하게 나타나 있다. 상기 표 1의 결과를 이용하여 원하는 식각 조건을 선택할 수 있다. 예를 들면, 실험번호 1을 보면, 묽은 SC1의 혼합비(암모니아수:과산화수소:탈이온수)가 1:1:1000이고, 온도가 70℃일 때, 실리콘에 대한 제 1 실리콘게르마늄의 식각선택비가 0.27로 낮지만 이 값은 종래의 SC1을 사용할 때의 값(실리콘게르마늄막의 식각률:실리콘의 식각률=9:1)인 9보다 우수하며, 파티클 제거력도 72.8%로 우수한 편이다. 실험번호 2를 보면, 묽은 SC1의 혼합비(암모니아수:과산화수소:탈이온수)가 1:4:1000이고, 온도가 50℃일 때, 파티클 제거력은 35.9%로 낮지만, 실리콘에 대한 제 1 실리콘게르마늄의 식각선택비가 1이 되었다. 실험번호 9를 보면, 묽은 SC1의 혼합비(암모니아수:과산화수소:탈이온수)가 1:3:790이고, 온도가 65℃일 때, 81.8%의 대체적으로 우수한 파티클 제거력을 가지면서 동시에 실리콘에 대한 제 1 실리콘게르마늄의 식각선택비가 0.95로 거의 1에 가깝다. 또한 실험번호 7을 보면, 묽은 SC1의 혼합비(암모니아수:과산화수소:탈이온수)가 1:4:200이고, 온도가 70℃일 때, 85.6%의 대체적으로 우수한 파티클 제거력을 가지면서 동시에 실리콘에 대한 제 2 실리콘게르마늄의 식각선택비가 0.98로 거의 1에 가깝다. 따라서 이러한 세정 조건들을 이용하여 세정 공정을 진행하면, 종래처럼 실리콘 게르마늄막의 많은 손실이 발생하지 않으며, 신뢰성 있는 반도체 장치를 구현할 수 있다.
<실시예 1>
본 발명의 제 1 실시예에서는 본 발명의 세정 공정을 적용하여 PiFET를 형성하는 과정을 도 3a 내지 3g를 참조하여 설명한다.
도 3a를 참조하면, 반도체 기판(1) 상에 실리콘게르마늄막(3) 및 실리콘막(5)을 차례로 형성한다. 상기 실리콘 게르마늄막(3)과 상기 실리콘막(5)은 선택적 에피택시얼 성장 방법에 의해 형성될 수 있다. 상기 실리콘 게르마늄막(33)에 함유된 게르마늄의 농도는 20%이다.
도 3b를 참조하면, 마스크패턴(미도시)을 식각 마스크로 이용하여 상기 실리콘막(5) 및 상기 실리콘게르마늄막(3)을 차례대로 식각하여 상기 반도체 기판(1)을 노출시키는 제 1 개구부(7)를 형성한다. 상기 제 1 개구부(7)에 의해 노출된 상기 반도체 기판(1), 상기 실리콘게르마늄막(3) 및 상기 실리콘막(5)의 표면 상의 자연 산화막을 제거하는 제 1 세정 공정을 진행한다. 상기 제 1 세정 공정은 예를 들면, 상온의 탈이온수:불산(49%)의 부피비가 500:1인 제 1 세정액을 이용하여 110초 동안 진행된다. 본 실시예에서 상기 제 1 세정액에서 탈이온수:불산(49%)의 부피비가 500:1이지만 200:1~1000:1일 수 있다. 상기 제 1 세정 공정이 완료되면, 50℃의 온도를 가지며 암모니아수:과산화수소:탈이온수의 부피비가 1:4:1000인 제 2 세정액을 이용하여 상기 식각 공정동안 발생된 부산물과 식각 손상층을 제거하는 제 2 세정 공정을 예를 들면 10분동안 진행한다. 그리고, 상기 제 2 세정 공정에서 상기 제 2 세정액에 함유된 과산화수소에 의해 형성되는 산화막을 제거하기 위하여 묽은 불산을 이용하여 제 3 세정 공정을 진행한다. 상기 제 3 세정 공정은 상온의 탈이온수:불산(49%)의 부피비가 200:1인 묽은 불산을 제 3 세정액으로 이용하여 180초동안 진행된다. 본 실시예에서 상기 제 3 세정액에서 탈이온수:불산(49%)의 부피비가 200:1이지만 200:1~1000:1일 수 있다. 이로써, 실리콘 게르마늄막의 과도한 손실 없이 그리고 잔존하는 산화막 및 식각 부산물 없이 깨끗하게 세정 공정을 완료할 수 있다.
도 3c를 참조하면, 선택적 에피택시얼 성장 방법을 이용하여 상기 제 1 개구부(7) 안에 실리콘 에피택시얼막(9)을 형성하여 상기 제 1 개구부(7)를 채운다. 상기 제 3 세정 공정으로 상기 반도체 기판(1) 상에 산화막이 잔존하지 않으므로 선택적 에피택시얼 성장이 잘 이루어질 수 있다. 상기 실리콘 에피택시얼막(9)은 상기 반도체 기판(1)과 접하며, 후속에 열이나 핫 캐리어 또는 백 바이어스등을 위한 전기적 통로로 사용된다.
도 3d를 참조하면, 상기 제 1 개구부(7)와 다른 위치에서, 다른 마스크 패턴(미도시)를 식각 마스크로 이용하여 상기 실리콘막(5), 상기 실리콘게르마늄막(3) 및 상기 반도체 기판(1)의 소정 부분을 연속적으로 식각하여 제 2 개구부(11)를 형성한다. 상기 제 2 개구부(11)는 소자분리막 형성을 위한 트렌치(trench)일 수 있다. 상기 제 2 개구부(11)가 형성된 상기 반도체 기판에 대해 상기 제 1 및 제 2 세정 공정을 진행할 수 있다.
도 3e를 참조하면, 상기 제 2 개구부(11)에 의해 노출된 상기 실리콘게르마늄막(3)을 선택적으로 제거한다. 상기 실리콘 게르마늄막(3)은 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 제거될 수 있다. 또는 상기 실리콘 게르마늄막(3)은 암모니아수:과산화수소:탈이온수의 부피비가 1:4:20인 일반적인 SC1 용액 또는 질산 용액을 이용하여 제거될 수 있다. 상기 실리콘 게르마늄막(3)이 제거됨으로써 상기 실리콘 게르마늄막(3)이 있던 자리에, 상기 실리콘막(5), 상기 반도체 기판(1) 및 상기 실리콘에피택시얼막(9)을 노출시키는 제 3 개구부(13)가 형성된다.
도 3f를 참조하면, 절연막을 형성하여 상기 제 2 개구부(11)를 채우는 소자분리막(15a)을 형성하는 동시에 상기 제 3 개구부(13)를 채우는 매몰 절연막(15b)을 형성한다. 상기 매몰 절연막(15b)은 짧은 채널 효과에 의한 펀치쓰루등을 막는 역할을 한다.
도 3g를 참조하면, 상기 반도체 기판(1) 상에 게이트 패턴(14)과 소오스/드레인 영역(19)을 형성한다. 이로써 PiFET을 형성할 수 있다.
본 발명의 제 1 실시예에 따라 PiFET을 형성하는 과정에서 본 발명과 종래의 세정 공정을 진행하였을 경우 각각 결과가 어떻게 다른지를 알아보기 위하여 다음과 같은 실험을 수행하였다.
먼저, 도 3b와 같이 실리콘게르마늄과 실리콘이 노출된 상태인 동일한 테스트 웨이퍼 2개를 준비하였다. 하나의 테스트 웨이퍼에 대해서는 종래의 세정 방법을 적용하였고 다른 테스트 웨이퍼에 대해서는 본 발명의 세정 방법을 적용하였다. 종래의 세정 방법에 따라서, 상기 하나의 테스트 웨이퍼를 1차적으로 70℃의 암모니아수:과산화수소:탈이온수의 부피비가 1:4:20인 일반적인 SC1 용액을 이용하여 10분간 세정한 후, 2차적으로 탈이온수:불산(49%)의 부피비가 200:1인 상온의 불산을 이용하여 90초 동안 세정하였다. 한편, 본 발명의 세정 방법은 도 3b를 참조하여 설명된 세정 방법과 동일하게 이루어졌다. 즉, 상기 다른 테스트 웨이퍼를 1차적으로 탈이온수:불산(49%)의 부피비가 500:1인 상온의 불산을 이용하여 110초 동안 세정하고, 2차적으로 50℃의 암모니아수:과산화수소:탈이온수의 부피비가 1:4:1000인 묽은 SC1 용액을 이용하여 10분간 세정한 후, 3차적으로 탈이온수:불산(49%)의 부피비가 200:1인 상온의 불산을 이용하여 180초 동안 세정하였다. 그리고 각각의 테스트 웨이퍼에서 도 3c와 같이 선택적 에피택시얼 성장 방법을 이용하여 실리콘 에피택시얼막을 성장시켰다.
그리고 각각의 테스트 웨이퍼들을 절단한 후 도 4 및 5의 단면 사진들을 얻을 수 있었다. 도 4는 종래 기술에 따른 세정 공정을 진행하고 에피택시얼막을 성장시킨 테스트 웨이퍼의 단면을 나타내는 사진이고, 도 5는 본 발명에 따른 세정 공정을 진행하고 에피택시얼막을 성장시킨 테스트 웨이퍼의 단면을 나타내는 사진이다.
도 4 및 5를 각각 살펴보면, 도 4에서 실리콘 게르마늄막들 사이의 거리(Lpi)가 58.59nm인 반면에 도 5에서는 실리콘 게르마늄막들 사이의 거리(Lpi)가 45.31nm로 짧다. 따라서, 본 발명의 세정 공정을 진행하면 실리콘 게르마늄막들의 손상이 종래에 비해 매우 적음을 알 수 있다. 도 4 및 도 5에서 나타난 실리콘산화막과 실리콘 질화막은 캐핑막으로써 테스트 웨이퍼를 절단할 때 실리콘막과 실리콘게르마늄막들을 보호하기 위하여 형성되었다.
<실시예 2>
본 발명의 제 2 실시예에서는 본 발명의 세정 공정을 적용하여 MBC-FET을 형성하는 과정을 도 6a 내지 6e를 참조하여 설명한다.
도 6a를 참조하면, 반도체 기판(31) 상에 실리콘게르마늄막(33) 및 실리콘막(35)을 차례로 형성한다. 상기 실리콘 게르마늄막(33)과 상기 실리콘막(35)은 선택적 에피택시얼 성장 방법에 의해 형성될 수 있다. 상기 실리콘막(35) 상에 마스크 패턴들(37)을 예를 들면 실리콘질화막으로 형성한다. 상기 실리콘 게르마늄막(33)에 함유된 게르마늄의 농도는 20%이다.
도 6b를 참조하면, 마스크패턴(37)을 식각 마스크로 이용하여 상기 실리콘막(35) 및 상기 실리콘게르마늄막(33)을 차례대로 식각하여 상기 반도체 기판(31)을 노출시키는 제 1 개구부(39)를 형성한다. 그리고 상기 반도체 기판(1)에 대해 도 3b를 참조하여 설명한 세정 방법과 동일하게 제 1, 2 및 3 세정 공정들을 진행한다.
도 6c를 참조하면, 선택적 결정 성장 방법을 이용하여 상기 제 1 개구부(39) 안에 실리콘 에피택시얼막(41)을 형성하여 상기 제 1 개구부(39)를 채운다. 상기 실리콘 에피택시얼막(41)은 상기 반도체 기판(31)과 접하며, 후속에 소오스/드레인 영역이 된다. 상기 실리콘 에피택시얼막(41)을 형성한 후에, 상기 마스크 패턴(37)을 제거한다.
도 6d를 참조하면, 상기 제 1 개구부(39)와 다른 위치에서, 다른 마스크 패턴(미도시)를 식각 마스크로 이용하여 상기 실리콘막(35)을 패터닝하여 적어도 상기 실리콘게르마늄막(33)을 노출시키는 제 2 개구부(미도시)를 형성한다. 그리고 상기 제 2 개구부(미도시)가 형성된 상기 반도체 기판에 대해 상기 제 1 및 제 2 세정 공정을 진행할 수 있다. 상기 제 2 개구부(미도시)에 의해 노출된 상기 실리콘게르마늄막(33)을 선택적으로 제거하여 상기 실리콘 게르마늄막(33)이 있던 자리에, 상기 실리콘막(35), 상기 반도체 기판(31) 및 상기 실리콘에피택시얼막(41)을 노출시키는 제 3 개구부(43)가 형성된다.
도 6e를 참조하면, 상기 제 2 개구부(미도시) 및 제 3 개구부(43)이 형성된 상기 반도체 기판(31)에 대해 열산화 공정등을 진행하여 상기 제 3 개구부(43)의 내벽에 콘포말한 제 1 게이트 절연막(45a) 및 상기 제 2 개구부(미도시)의 내벽 및 상기 반도체 기판(31)의 상부 표면에 제 2 게이트 절연막(45b)을 형성한다. 그리고 게이트 도전막을 형성하고 패터닝하여 상기 제 3 개구부(43) 내부에 제 1 게이트 전극(47a) 및 상기 반도체 기판(31) 상에 제 2 게이트 전극(47b)을 형성한다. 도시하지는 않았지만 다른 방향에서 상기 제 2 개구부(미도시)를 통해 상기 제 1 게이트 전극(47a)과 상기 제 2 게이트 전극(47b)는 연결된다. 후속으로 이온주입 공정을 진행하여 소오스/드레인 영역(미도시)을 형성한다. 이로써 MBC-FET을 형성할 수 있다.
본 발명의 제 2 실시예에 따라 MBC-FET을 형성하는 과정에서 본 발명과 종래의 세정 공정을 진행하였을 경우 각각 결과가 어떻게 다른지를 알아보기 위하여 아래와 같이 실험을 수행하였다.
먼저, 도 6b와 같이 실리콘게르마늄과 실리콘이 노출된 상태인 동일한 테스트 웨이퍼 2개를 준비하였다. 하나의 테스트 웨이퍼에 대해서는 종래의 세정 방법을 적용하였고 다른 테스트 웨이퍼에 대해서는 본 발명의 세정 방법을 적용하였다. 종래의 세정 방법에 따라서, 상기 하나의 테스트 웨이퍼를 1차적으로 70℃의 암모니아수:과산화수소:탈이온수의 부피비가 1:4:20인 일반적인 SC1 용액을 이용하여 10분간 세정한 후, 2차적으로 탈이온수:불산(49%)의 부피비가 200:1인 상온의 불산을 이용하여 90초 동안 세정하였다.
한편, 본 발명의 세정 방법은 도 6b를 참조하여 설명된 세정 방법과 동일하게 이루어졌다. 즉, 상기 다른 테스트 웨이퍼를 1차적으로 탈이온수:불산(49%)의 부피비가 500:1인 상온의 불산을 이용하여 110초 동안 세정하고, 2차적으로 50℃의 암모니아수:과산화수소:탈이온수의 부피비가 1:4:1000인 묽은 SC1 용액을 이용하여 10분간 세정한 후, 3차적으로 탈이온수:불산(49%)의 부피비가 200:1인 상온의 불산을 이용하여 180초 동안 세정하였다.
각각의 테스트 웨이퍼에서 도 6c와 같이 선택적 에피택시얼 성장 방법을 이용하여 실리콘 에피택시얼막을 성장시켰다.
그리고 각각의 테스트 웨이퍼들을 절단한 후 도 7 및 8의 단면 사진들을 얻을 수 있었다. 도 7은 종래 기술에 따른 세정 공정을 진행하고 에피택시얼막을 성장시킨 테스트 웨이퍼의 단면을 나타내는 사진이고, 도8은 본 발명에 따른 세정 공정을 진행하고 에피택시얼막을 성장시킨 테스트 웨이퍼의 단면을 나타내는 사진이다.
도 7 및 8을 각각 살펴보면, 도 7에서는 점선의 원 안에 실리콘 게르마늄이 거의 보이지 않는 반면, 도 8에서는 점선의 원 안에 실리콘 게르마늄이 막대 형태로 선명하게 보인다. 이로써, 도 7에서는 종래의 세정 공정으로 실리콘 게르마늄의 유실이 매우 많은 반면, 도 8에서 본 발명의 세정 공정을 진행하면 실리콘 게르마늄막들의 손상이 종래에 비해 매우 적음을 알 수 있다.
따라서, 본 발명에 따른 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법 및 이를 이용하는 반도체 제조 방법에 의하면, 실리콘막과 실리콘게르마늄막의 노출된 표면 상에 형성된 자연산화막을 먼저 제거하고, 후에 실리콘막에 대한 실리콘게르마늄막의 식각선택비가 0.5~2가 되는 성질의 세정액을 사용하여 실리콘막과 실리콘게르마늄막의 식각 손상 및 부산물들을 깨끗하게 제거하는 것을 특징으로 한다. 상기 묽은 SC1에서는 바람직하게는 첨가된 탈이온수의 양이 암모니아수의 200배 이상이다. 따라서, 실리콘막과 실리콘게르마늄막에 대한 세정을 진행하기 전에, 그 표면상의 자연산화막을 모두 제거하므로, 웨이퍼별로 동일한 조건에서 세정이 진행되어, 균일한 세정 결과를 기대할 수 있다. 또한 실리콘막에 대한 실리콘 게르마늄막의 식각 선택비가 0.5~2이므로 종래의 세정 공정에서와 같은 실리콘게르마늄막의 많은 유실을 막을 수 있다. 이로써 원하는 길이의 매몰 절연막 및 채널 등을 확보할 수 있어, 상기 세정 방법을 이용한 반도체 제조 방법으로 신뢰성 있는 반도체 장치를 구현할 수 있다.

Claims (24)

  1. 실리콘막과 실리콘게르마늄막이 노출된 반도체 기판을 준비하는 단계;
    상기 반도체 기판에 대해 제 1 세정액을 이용하는 제 1 세정 공정을 진행하여 자연 산화막을 제거하는 단계; 및
    상기 자연 산화막이 제거된 상기 반도체 기판에 대해 제 2 세정액을 이용하는 제 2 세정 공정을 진행하는 단계를 구비하되,
    상기 제 2 세정액은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(Deionized H2O)의 혼합액이며, 상기 혼합액에 함유된 탈이온수의 첨가량은 상기 암모니아의 첨가량의 200배 이상인 것을 특징으로 하는 세정 방법.
  2. 제 1 항에 있어서,
    상기 제 1 세정액은 탈이온수와 불산(HF)의 혼합액인 것을 특징으로 하는 세정 방법.
  3. 제 2 항에 있어서,
    상기 제 1 세정액에 포함된 불산의 순도는 49%이며, 탈이온수:불산의 부피비는 200:1~1000:1인 것을 특징으로 하는 세정 방법.
  4. 제 3 항에 있어서,
    상기 제 1 세정액의 온도는 10~40℃이며, 상기 제 1 세정 공정은 30초~300초 동안 진행되는 것을 특징으로 하는 세정 방법.
  5. 제 1 항에 있어서,
    상기 제 2 세정액에 포함된 상기 암모니아수와 상기 과산화수소의 순도는 35%이고, 암모니아수:과산화수소의 부피비는 1:1~1:4이고, 암모니아수:탈이온수의 부피비는 1:200~1:1000인 것을 특징으로 하는 세정 방법.
  6. 제 5 항에 있어서,
    상기 제 2 세정액의 온도는 50~70℃이며, 상기 제 2 세정 공정은 180초~600초 동안 진행되는 것을 특징으로 하는 세정 방법.
  7. 제 1 항에 있어서,
    상기 제 2 세정 공정을 진행한 후에,
    상기 반도체 기판에 대해 제 3 세정액을 이용한 제 3 세정 공정을 진행하여 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 세정 방법.
  8. 제 7 항에 있어서,
    상기 제 3 세정액은 탈이온수와 불산(HF)의 혼합액인 것을 특징으로 하는 세 정 방법.
  9. 제 8 항에 있어서,
    상기 제 3 세정액에 포함된 불산의 순도는 49%이며, 탈이온수:불산의 부피비는 200:1~1000:1인 것을 특징으로 하는 세정 방법.
  10. 제 9 항에 있어서,
    상기 제 3 세정액의 온도는 10~40℃이며, 상기 제 1 세정 공정은 30초~300초 동안 진행되는 것을 특징으로 하는 세정 방법.
  11. 제 7 항에 있어서,
    적어도 상기 제 1 및 3 세정 공정들은 인시튜(in-situ)로 진행되는 것을 특징으로 하는 세정 방법.
  12. 반도체 기판 상에 실리콘게르마늄막과 실리콘막을 차례로 형성하는 단계;
    상기 실리콘막과 상기 실리콘게르마늄막을 패터닝하여 상기 실리콘막, 상기 실리콘게르마늄막 및 상기 반도체 기판을 노출시키는 제 1 개구부를 형성하는 단계;
    상기 제 1 개구부에 의해 노출된 상기 실리콘막, 상기 실리콘게르마늄막 및 상기 반도체 기판의 표면에 대해 제 1 세정액을 이용한 제 1 세정 공정을 진행하여 자연 산화막을 제거하는 단계; 및
    상기 자연 산화막이 제거된 상기 반도체 기판에 대해 제 2 세정액을 이용한 제 2 세정 공정을 진행하는 단계를 구비하되,
    상기 제 2 세정액은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(Deionized H2O)의 혼합액이며, 상기 혼합액에 함유된 탈이온수의 첨가량은 상기 암모니아의 첨가량의 200배 이상인 것을 특징으로 하는 반도체 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 2 세정 공정을 진행한 후에, 제 3 세정액을 이용하여 제 3 세정 공정을 진행하여 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 3 세정 공정을 진행한 후에,
    상기 제 1 개구부 안에 에피택시얼막을 성장시키어 상기 제 1 개구부를 채우는 단계;
    상기 실리콘막을 패터닝하여 적어도 상기 실리콘게르마늄막을 노출시키는 제 2 개구부를 형성하는 단계;
    상기 제 1 세정 공정을 진행하는 단계;
    상기 제 2 세정 공정을 진행하는 단계;
    상기 실리콘게르마늄막을 제거하여 상기 실리콘막과 상기 반도체 기판 사이에 위치하며 상기 제 2 개구부와 연결된 제 3 개구부를 형성하는 단계;
    상기 제 2 및 3 개구부들에 의해 노출되는 상기 실리콘막과 상기 반도체 기판의 표면에 게이트 절연막을 콘포말하게 형성하는 단계; 및
    게이트 도전막을 형성하여 상기 제 2 및 제 3 개구부를 채우는 단계를 더 구비하는 반도체 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 3 세정 공정을 진행한 후에,
    상기 제 1 개구부 안에 에피택시얼막을 성장시키어 상기 제 1 개구부를 채우는 단계;
    상기 실리콘막을 패터닝하여 적어도 상기 실리콘게르마늄막을 노출시키는 제 2 개구부를 형성하는 단계;
    상기 제 1 세정 공정을 진행하는 단계;
    상기 제 2 세정 공정을 진행하는 단계;
    상기 실리콘게르마늄막을 제거하여 상기 실리콘막과 상기 반도체 기판 사이에 위치하며 상기 제 2 개구부와 연결된 제 3 개구부를 형성하는 단계; 및
    상기 제 2 및 3 개구부들을 채우는 절연막을 형성하는 단계를 더 구비하는 반도체 제조 방법.
  16. 제 14 또는 15 항에 있어서,
    상기 제 1 세정액은 탈이온수와 불산(HF)의 혼합액인 것을 특징으로 하는 반도체 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 세정액에 포함된 불산의 순도는 49%이며, 탈이온수:불산의 부피비는 200:1~1000:1인 것을 특징으로 하는 반도체 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 세정액의 온도는 10~40℃이며, 상기 제 1 세정 공정은 30초~300초 동안 진행되는 것을 특징으로 하는 반도체 제조 방법.
  19. 제 14 또는 15 항에 있어서,
    상기 제 2 세정액에 포함된 상기 암모니아수와 상기 과산화수소의 순도는 35%이고, 암모니아수:과산화수소의 부피비는 1:1~1:4이고, 암모니아수:탈이온수의 부피비는 1:200~1:1000인 것을 특징으로 하는 반도체 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 세정액의 온도는 50~70℃이며, 상기 제 2 세정 공정은 180초~600 초 동안 진행되는 것을 특징으로 하는 반도체 제조 방법.
  21. 제 12 항에 있어서,
    상기 제 3 세정액은 탈이온수와 불산(HF)의 혼합액인 것을 특징으로 하는 반도체 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 3 세정액에 포함된 불산의 순도는 49%이며, 탈이온수:불산의 부피비는 200:1~1000:1인 것을 특징으로 하는 반도체 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 3 세정액의 온도는 10~40℃이며, 상기 제 1 세정 공정은 30초~300초 동안 진행되는 것을 특징으로 하는 반도체 제조 방법.
  24. 제 13 항에 있어서,
    적어도 상기 제 1 및 3 세정 공정들은 인시튜(in-situ)로 진행되는 것을 특징으로 하는 세정 방법.
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