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KR100655081B1 - 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 - Google Patents

가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법 Download PDF

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KR100655081B1
KR100655081B1 KR1020050127534A KR20050127534A KR100655081B1 KR 100655081 B1 KR100655081 B1 KR 100655081B1 KR 1020050127534 A KR1020050127534 A KR 1020050127534A KR 20050127534 A KR20050127534 A KR 20050127534A KR 100655081 B1 KR100655081 B1 KR 100655081B1
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KR
South Korea
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bank
memory
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output port
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Expired - Lifetime
Application number
KR1020050127534A
Other languages
English (en)
Inventor
김남종
이호철
권경환
황형렬
안효주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to JP2006305893A priority patent/JP2007172811A/ja
Application granted granted Critical
Publication of KR100655081B1 publication Critical patent/KR100655081B1/ko
Priority to CN2006101669668A priority patent/CN1988033B/zh
Priority to DE102006062399A priority patent/DE102006062399A1/de
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Abstract

본 발명은 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리 장치 및 그에 따른 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 복수개의 입출력 포트들과; 서로 다른 복수개의 메모리 영역들로 분할된 메모리 어레이와; 상기 메모리 영역들 각각이, 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어하는 선택제어부를 구비한다. 본 발명에 따르면, 각 입출력 포트 별로 액세스가 가능한 메모리 영역들을 가변적으로 제어할 수 있어 효율적인 메모리 영역의 활용이 가능해지며, 효율적인 테스트가 가능하다.
멀티포트, 액세스 경로, 할당, 메모리 영역, 입출력 포트

Description

가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리 장치 및 그에 따른 방법{Multi-port semiconductor memory device having variable access path and method therefore}
도 1은 종래의 4개의 메모리 뱅크(bank)와 단일 입출력 포트를 가지는 반도체 메모리 장치의 액세스 경로를 나타낸 도면
도 2는 본 발명의 일 실시예에 따른 멀티포트 반도체 메모리 장치의 개략적인 블록도
도 3은 도 2에서의 A 뱅크에 대한 선택제어부(400a) 및 제1 및 제2포트 제어부(200a,300a)의 구성 예를 나타낸 블록도
도 4A 및 도 4B는 도 3의 제1 및 제2커맨드 먹스의 구현 회로도
도 5는 도 3의 로우 어드레스 먹스의 구현 회로도
도 6A 및 도 6B는 도 3의 제1 및 제2 데이터 센스앰프의 구현회로도
도 7A 및 도 7B는 도 3의 제1 및 제2 데이터 드라이버의 구현회로도
도 8A 및 도 8B는 도 3의 제1 및 제2 데이터 먹스의 구현회로도
도 9 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 액세스 경로 제어 동작 예를 나타낸 도면들
*도면의 주요 부분에 대한 부호의 설명*
100a : A 뱅크 200a : 제1포트제어부
300a : 제2포트 제어부 400a : 선택제어부
110 : 로우디코더 120 : 컬럼디코더
410,460 : 제1 및 제2커맨드 먹스 440,450 : 로우 및 컬럼 어드레스 먹스
420,430 ; 제1 및 제2데이터 먹스
본 발명은 가변적 액세스 경로를 가지는 멀티포트 반도체 메모리 장치 및 그에 따른 방법에 관한 것으로, 더욱 구체적으로는, 복수개의 입출력 포트들과 복수개의 메모리 영역들 간의 액세스 경로를 가변적으로 제어하여 노멀(normal)동작 또는 테스트 동작을 수행하는 반도체 메모리 장치 및 그에 따른 방법에 관한 것이다.
일반적으로, 램(RAM)을 비롯한 대부분의 반도체 메모리 장치는 외부의 프로세서와 통신을 행하기 위하여 다수의 입출력 핀 세트가 존재하는 하나의 포트(port)를 가지고 있었다.
도 1은 종래의 4개의 메모리 뱅크(bank)와 단일 입출력 포트를 가지는 반도체 메모리 장치의 액세스 경로를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 4개의 메모리 뱅크(10a,10b,10c,10d)를 구비하는 메모리 어레이(10)와 단일 입출력 포트를 제어하기 위한 포트 제어부(20)를 구비한다. 여기서 포트 제어부(20)는 입출력 포트를 통하여 입출력되는 커맨드(command)신호, 어드레스(address) 신호, 데이터(data) 신호 및 기타신호 등을 제어하기 위한 제어회로들을 구비한다.
상기 메모리 어레이(10)를 구성하는 모든 메모리 뱅크(10a,10b,10c,10d)가 하나의 포트 제어부(20)를 통하여 액세스되도록 구성된다. 도 1에서 화살표는 액세스 경로를 나타낸다.
이러한 종래의 하나의 포트를 가지는 반도체 메모리 장치는 액세스 속도 면에서나 액세스 효율 면에서 문제점을 가지고 있다. 예를 들어, 도 1에서 A 뱅크(10a)에 제1데이터를 저장하는 제1동작과 상기 제1동작과는 별도의 동작으로써 제2데이터를 B 뱅크에서 리드하는 제2동작을 수행해야 하는 경우를 가정하자. 이 경우에, 도 1에서와 같이 하나의 포트를 가지는 반도체 메모리 장치의 경우에는 제1동작을 수행하고 난 다음에 제2동작을 수행하거나, 제2동작을 수행하고 이후에 제1동작을 수행하여야한다. 이는 고속화 및 고효율화가 요구되는 경우에는 적합하지 않은 면이 있다.
이러한 문제점을 개선하기 위하여, 복수의 프로세서를 통하여 통신을 행하며, 복수의 입출력 포트를 통하여 메모리 셀을 액세스할 수 있는 멀티포트 반도체 메모리 장치가 개발되고 있다. 이러한 종래 멀티포트 반도체 메모리 장치의 한 예로써 미국 등록 특허 제5,815,456호(1998.09.29)가 있다.
이러한 종래의 멀티포트 반도체 메모리 장치는, 일반적으로 메모리 셀들을 액세스하기 위하여 여러 가지 구성을 가지나 대표적으로 다음과 같은 세가지 구성을 가지고 있다. 즉, 1)복수의 입출력 포트 중 어느 입출력 포트에서도 모든 메모리 셀에 대한 액세스가 가능하도록 설정되어 있는 경우, 2)메모리 셀들 각각이 정해진 입출력 포트이외에는 액세스가 불가능한 경우, 3)특정 메모리 셀의 경우에는 미리 정해진 입출력 포트로만 액세스가 가능하나 나머지 메모리 셀은 어느 포트에서도 액세스가 가능한 경우 등이다.
이러한 경우들 각각은, 입출력 포트들과 메모리 셀들과의 액세스 경로가 하드웨어적으로 미리 정해져 있어 서로의 구성을 변경하는 것이 불가능하다. 즉 유저가 1)복수의 입출력 포트 중 어느 입출력 포트에서도 모든 메모리 셀에 대한 액세스가 가능하도록 설정되어 있는 경우를, 2)메모리 셀들 각각이 정해진 입출력 포트이외에는 액세스가 불가능한 경우로 변경하는 것이 불가능하다. 이는 멀티 포트 반도체 메모리 장치의 효율성을 떨어뜨리는 문제점으로 작용한다. 또한, 테스트면에서도 각각의 입출력 포트를 통하여 별도로 행하여야만 하므로 테스트 효율 등의 면에서 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 방법을 제공하는 데 있다.
본 발명의 다른 목적은 입출력 포트들과 메모리 영역들 간의 액세스 경로를 가변적으로 제어할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 메모리 영역들의 효율적인 활용이 가능한 멀티포트 반도체 메모리 장치 및 그에 따른 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트 환경에 따라서 메모리 영역들에 대한 효율적인 테스트가 가능한 멀티포트 반도체 메모리 장치 및 그에 따른 방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 복수개의 입출력 포트들과; 서로 다른 복수개의 메모리 영역들로 분할된 메모리 어레이와; 상기 메모리 영역들 각각이, 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어하는 선택제어부를 구비한다.
상기 선택 제어부에서의 액세스 경로 제어는, 외부 커맨트 신호들에 응답하여 수행될 수 있으며, 상기 외부 커맨드 신호들은 MRS 코드 신호에 기초하거나, 임의의 커맨드 신호들의 조합으로 발생될 수 있다.
상기 선택 제어부는, 상기 외부 커맨드 신호들에 응답하여, 상기 입출력 포트들과 상기 메모리 영역들 간의 데이터 경로 및 어드레스 경로 등을 제어할 수 있다. 그리고, 상기 선택제어부는, 노멀 동작모드에서는 노멀 동작용 외부커맨드 신호들에 응답하여 동작되며, 테스트 모드에서는 테스트 모드용 외부커맨드 신호들에 응답하여 동작될 수 있다. 또한, 상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각에 대응하여 각각 별도로 존재하며, 서로 독립적인 신호들일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 제1 및 제2 입출력 포트와; 서로 다른 복수개의 메모리 영역들로 분할되는 메모리 어레이와; 상기 메모리 영역들 각각을, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로, 가변적으로 할당하기 위한 액세스 경로를 제어하는 선택제어부를 구비한다.
상기 선택제어부에서의 메모리 영역의 할당 동작은, 외부 커맨드 신호들에 응답하여 수행될 수 있으며, 상기 외부 커맨드 신호들은 MRS 코드 신호에 기초하거나 임의의 커맨드 신호들의 조합으로 발생될 수 있다.
상기 선택 제어부는, 상기 외부 커맨드 신호들에 응답하여. 상기 메모리 영역들 각각을, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로 할당하기 위한 선택제어신호들을 발생시키는 커맨드 먹스부와; 상기 선택제어신호들에 응답하여 상기 입출력 포트들과 상기 메모리 영역들 간의 데이터 경로를 제어하는 데이터 먹스부와; 상기 선택제어신호들에 응답하여 상기 입출력 포트들과 상기 메모리 영역들 간의 어드레스 경로를 제어하는 어드레스 먹스부를 구비할 수 있다. 그리고, 상기 선택제어부는, 노멀 동작모드에서는 노멀 동작용 MRS코드신호에 기초한 외부커맨드 신호들에 응답하여 동작되며, 테스트 모드에서는 테스트 모드용 MRS 코드 신호에 기초한 외부커맨드 신호들에 응답하여 동작될 수 있다. 상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각에 대응하여 각각 별도로 존재하며, 서로 독립적인 신호들일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또다른 양상에 따라, 본 발명에 따른 서로 다른 복수개의 입출력 포트들과, 서로 다른 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비하는 반도체 메모리 장치에서 각각의 입출력 포트에 메모리 영역을 각각 할당하는 메모리 영역 할당방법은, 상기 메모리 영역 할당을 위한 외부 커맨드 신호들이 인가되는 단계와; 상기 외부 커맨드 신호들에 응답하여 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어함에 의하여, 상기 메모리 영역들 각각이 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 입출력 포트들 각각에 상기 메모리 영역들을 가변적으로 할당하는 단계를 구비한다.
상기 반도체 메모리 장치가 제1입출력 포트 및 제2입출력 포트를 가지는 경우에, 상기 메모리 영역들 각각은, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로 가변적으로 할당될 수 있으며, 상기 외부커맨드 신호들은 MRS 코드 신호에 기초하거나, 임의의 커맨드 신호들의 조합으로 발생될 수 있다. 또한, 상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각의 할당을 위하여 각각의 메모리 영역들에 대하여 각각 별도로 존재하며, 서로 독립적인 신호들일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 서로 다른 복수개의 입출력 포트들과 서로 다른 복수개의 메모 리 영역들로 분할된 메모리 어레이를 구비하는 멀티 포트 반도체 메모리 장치의 테스트 방법은, 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어함에 의하여, 상기 메모리 영역들 각각이 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 입출력 포트들 각각에 상기 메모리 영역들을 할당하는 단계와; 할당된 상기 메모리 영역들을 이에 대응되는 각각의 입출력 포트를 통하여 테스트하는 단계를 구비한다.
상기 입출력 포트들 각각에 대하여 상기 메모리 영역들을 할당하는 동작은, 테스트 환경에 대응되어 인가되는 외부 커맨드 신호들에 응답하여 수행될 수 있으며, 상기 외부커맨드 신호는 테스트용 MRS 코드 신호에 기초할 수 있다. 그리고, 상기 반도체 메모리 장치가 제1입출력 포트 및 제2입출력 포트를 가지는 경우에, 상기 메모리 영역들 각각은, 제1입출력 포트 전용 액세스영역 또는 제2입출력 포트 전용 액세스영역으로 할당될 수 있다.
상기한 구성에 따르면, 각 입출력 포트 별로 액세스가 가능한 메모리 영역들을 가변적으로 제어할 수 있어 효율적인 메모리 영역의 활용이 가능해지며, 효율적인 테스트가 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. 이하에서 설명되는 본 발명의 실시예들은 이해의 편의를 위하여 두개의 입출력 포트를 가지는 멀티 포트 반도체 메모리 장치에 대해서만 설명하기로 한다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하 '당업자')에 의하여 용이하게, 이하에서 설명되는 실시예들을 이용하여 두개 이상의 입출력 포트를 가지는 멀티포트 반도체 메모리 장치에도 적용이 가능함은 명백하다 할 것이다.
도 2는 본 발명의 일 실시예에 따른 멀티포트 반도체 메모리 장치의 개략적인 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 멀티포트 반도체 메모리 장치는, 메모리 어레이(100), 상기 제1입출력 포트를 통하여 입출력되는 신호들을 제어하기 위한 제1포트 제어부(200), 상기 제1입출력 포트와는 다른 제2입출력 포트를 통하여 입출력되는 신호들을 제어하기 위한 제2포트 제어부(300), 및 선택제어부(400)를 구비한다.
상기 메모리 어레이(100)는 복수개의 서로 다른 메모리 영역들로 분할된다. 여기서는 통상적인 반도체 메모리 장치와 같이 4개의 메모리 뱅크들(100a,100b,100c,100d)로 분할된다고 가정한다.
상기 제1포트 제어부(200)는 제1입출력 포트를 포함하는 개념으로서 이해되어야 하며, 상기 제1입출력 포트를 통하여 입출력되는 커맨드신호, 어드레스 신호, 데이터 신호 및 기타신호 등을 제어하기 위한 제어회로들을 구비한다.
상기 제2포트 제어부(300)는 제2입출력 포트를 포함하는 개념으로서 이해되어야 하며, 상기 제2입출력 포트를 통하여 입출력되는 커맨드신호, 어드레스 신호, 데이터 신호 및 기타 신호 등을 제어하기 위한 제어회로들을 구비한다.
상기 선택제어부(400)는 상기 메모리 어레이(100)를 구성하는 메모리 영역들 각각이 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 가변적으로 액세스되도록, 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 제어한다. 예를 들어, 상기 선택제어부(400)는 상기 메모리 어레이를 구성하는 4개의 메모리 뱅크들(100a,100b,100c,100d) 각각을, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로, 가변적으로 할당하기 위한 액세스 경로를 제어한다.
상기 선택제어부(400)는 노멀(normal) 동작을 위해서는 노멀 동작용 MRS(Mode Register Set) 신호에 응답하여 메모리 할당동작을 행하고, 테스트 동작을 위해서는 테스트 동작용 MRS 신호에 응답하여 메모리 할당동작을 행할 수 있다.
상기 선택제어부(400)는 MRS 신호가 아닌 통상적으로 반도체 메모리 장치의 동작을 위해 인가되는 임의의 외부 커맨드 신호들 또는 상기 외부 커맨드 신호들의 조합에 의하여 발생되는 커맨드 신호에 응답하여 동작을 수행할 수 있다.
상기 선택제어부(400)에서의 메모리 할당동작은 상기 입출력 포트들과 상기 메모리 영역들 간의 데이터 경로 및 어드레스 경로 등을 제어함에 의하여 수행되게 된다.
도 3은 도 2에서의 제1 또는 제2입출력 포트에 하나의 메모리 뱅크(예를들면 A 뱅크(100a))를 할당하기 위한 선택제어부(400a) 및 제1 및 제2포트 제어부(200a,300a)의 구성 예를 블록도로 나타낸 것이다.
도 3을 통하여 설명되는 선택제어부(400a) 및 제1 및 제2포트 제어부(200a,300a)는 단지 하나의 메모리 뱅크(예를들면 A 뱅크(100a))를 위한 구성을 도시한 것이다. 따라서, 반도체 메모리 장치가 복수개의 메모리 뱅크를 가지는 경우에는, 상기 선택제어부(400a) 및 제1 및 제2포트 제어부(200a,300a)의 구성을 각각의 메모리 뱅크마다 동일 또는 유사하게 구비할 수 있으며, 이는 당업자에게 명백한 것이다.
도 3에 도시된 바와 같이, 도 2의 메모리 어레이(100)를 구성하는 메모리 영역인 A 뱅크(100a)는 일반적인 반도체 메모리 장치의 메모리 뱅크들 중 하나를 지칭하는 것으로 이해하는 것이 일반적이다. 그러나, 이러한 일반적인 메모리 뱅크보다 작은 단위인, 메모리 뱅크를 구성하는 내부의 서브 블록(sub block)의 개념으로 이해될 수도 있다. 또한, 두개 이상의 메모리 뱅크들을 합친 넓은 의미로써 이해될 수도 있을 것이다. 상기 A 뱅크(100) 내의 메모리 셀들 각각은 워드라인들(WL) 중 어느 하나와 비트라인들(BL) 중 어느 하나의 선택에 의하여 선택된다. 상기 A 뱅크(100a) 주위에는 상기 A뱅크(100a) 내의 워드라인(WL)을 선택하기 위한 로우디코더(110)와 상기 A뱅크(100a) 내의 비트라인(BL)을 선택하기 위한 컬럼 디코더(120)를 구비한다.
상기 제1포트 제어부(200a)는 제1입출력 포트를 통하여 상기 A뱅크로 입출력되는 데이터를 제어하기 위한 제1데이터 센스앰프(210) 및 제1데이터 드라이버(220)를 구비한다(추가적으로 데이터 입출력을 제어하기 위한 데이터 버퍼회로나 래치회로 등이 구비될 수도 있다). 또한 상기 제1포트 제어부(200a)는 상기 제1입 출력 포트를 통하여 입력되는 커맨드 신호들(예를 들면, 뱅크 선택신호(CMD_A1), RAS신호, CAS신호, 라이트(write) 커맨드신호, 리드(read) 커맨드신호) 및 어드레스 신호(ADD_1)를 제어하기 위한 제어회로들(예를 들면, 커맨드 버퍼회로, 커맨드 래치회로, 어드레스 래치회로, 어드레스 버퍼회로 등)을 포함할 수 있다. 여기서 상기 제1데이터 센스앰프(210)는 상기 A 뱅크(100a)에 저장되어 있는 데이터(Dout_1)를 센싱하여 외부로 출력하는 리드 동작을 위한 회로이며, 상기 제1데이터 드라이버(220)는 외부에서 입력되는 데이터(Din_1)를 전송하여 상기 A 뱅크(100a)에 저장하는 라이트 동작을 위한 회로이다.
상기 제2포트 제어부(300a)는 제2입출력 포트를 통하여 상기 A뱅크로 입출력되는 데이터를 제어하기 위한 제2데이터 센스앰프(310) 및 제2데이터 드라이버(320)를 구비한다(추가적으로 데이터 입출력을 제어하기 위한 데이터 버퍼회로나 래치회로 등이 구비될 수도 있다). 또한 상기 제2포트 제어부(300a)는 상기 제2입출력 포트를 통하여 입력되는 커맨드 신호들(예를 들면, 뱅크 선택신호(CMD_A2), RAS신호, CAS신호, 라이트(write) 커맨드신호, 리드(read) 커맨드신호) 및 어드레스 신호(ADD_2)를 제어하기 위한 제어회로들(예를 들면, 커맨드 버퍼회로, 커맨드 래치회로, 어드레스 래치회로, 어드레스 버퍼회로 등)을 포함할 수 있다. 여기서 상기 제2데이터 센스앰프(310)는 상기 A 뱅크(100a)에 저장되어 있는 데이터(Dout_2)를 센싱하여 외부로 출력하는 리드 동작을 위한 회로이며, 상기 제2데이터 드라이버(320)는 외부에서 입력되는 데이터(Din_2)를 전송하여 상기 A 뱅크(100a)에 저장하는 라이트 동작을 위한 회로이다.
상기 선택제어부(400a)는 제1커맨드 먹스(command multiplexer)(410)와 제2커맨드 먹스(460)를 포함하는 커맨드 먹스부(410,460), 제1데이터 먹스(420)와 제2데이터 먹스(430)를 포함하는 데이터먹스부(420,430), 로우 어드레스 먹스(440)와 컬럼 어드레스 먹스(450)를 포함하는 어드레스 먹스부(440,450)를 구비한다.
상기 커맨드 먹스부(410,460)는 상기 A 뱅크(100a)를 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로 할당하기 위한 선택제어신호들(ICMD_1,ICMD_2)을 발생시킨다.
상기 제1커맨드 먹스(410)는, 제1입출력 포트를 통하여 입력되며, 상기 A 뱅크(100a)를 선택하기 위한 커맨드 신호인 A뱅크 선택신호(CMD_A1)와, 액세스 경로 제어 커맨드 신호(Fix_1, Shared)에 응답하여, 제1입출력 포트용 제1선택제어신호(ICMD_1)를 발생시킨다. 상기 제1선택 제어신호(ICMD_1)는 상기 A뱅크(100a)를 상기 제1입출력 포트 전용액세스 영역 또는 공유 액세스 영역 중 어느 하나의 액세스 영역으로 설정하기 위한 액세스 경로를 제어한다.
상기 제2커맨드 먹스(460)는, 제2입출력 포트를 통하여 입력되며, 상기 A 뱅크(100a)를 선택하기 위한 커맨드 신호인 A뱅크 선택신호(CMD_A2)와, 액세스 경로 제어 커맨드 신호(Fix_2, Shared)에 응답하여, 제2입출력 포트용 제2선택제어신호(ICMD_2)를 발생시킨다. 상기 제2선택 제어신호(ICMD_2)는 상기 A뱅크(100a)를 상기 제2입출력 포트 전용액세스 영역 또는 공유 액세스 영역 중 어느 하나의 액세스 영역으로 설정하기 위한 액세스 경로를 제어한다.
상기 액세스 경로 제어 커맨드 신호들(Fix_1,Fix_2,Shared) 중 하나의 커맨 드 신호(Fix_1)는 상기 A 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 설정하기 위한 커맨드 신호이며, 또 하나의 커맨드 신호(Fix_2)는 상기 A 뱅크(100a)를 제2입출력 포트 전용 액세스 영역으로 설정하기 위한 커맨드 신호이다. 또한, 나머지 커맨드 신호(Shared)는 상기 A 뱅크(100a)를 제1입출력 포트 및 제2입출력 포트에서도 액세스가 가능한 공유 액세스 영역으로 설정하기 위한 커맨드 신호이다. 예를 들어, 상기 액세스 경로 제어 커맨드 신호들(Fix_1,Fix_2,Shared)은 중 어느 하나의 커맨드 신호를 논리 '하이(high)'로 하고 나머지 신호들을 논리 '로우(low)'로 인가함에 의해, 상기 A뱅크(100a)를 어느 입출력 포트를 통하여 액세스할 것인가가 결정된다. 물론 상기 액세스 경로 제어 커맨드 신호들(Fix1,Fix2,Shared) 중 어느 하나를 논리 '로우'로 하고 나머지 신호들을 논리 '하이'로 인가함에 의해서도 가능하다.
상기 액세스 경로 제어 커맨드 신호들(Fix_1,Fix_2,Shared)은 제1입출력 포트를 통하여 입력될 수 있으며, 제2입출력 포트를 통하여 입력될 수도 있다. 또한 일부 커맨드 신호(Fix_1,Shared)는 제1입출력 포트를 통하여 입력되고, 나머지 커맨드신호(Fix_2)는 제2입출력 포트를 통하여 입력되도록 할 수 있다.
상기 액세스 경로 제어 커맨드 신호들(Fix_1,Fix_2,Shared)은 MRS 신호 일 수 있으며, MRS 신호에 기초하여 발생되는 신호일 수도 있다. 또한 일반적으로 반도체 메모리 장치에서 사용되는 커맨드 신호들을 조합하거나 임의의 커맨드신호를 선택함에 의하여 발생되는 커맨드 신호들 일 수 있다.
상술한 바와 같이 상기 액세스 경로 제어 커맨드 신호들 (Fix_1,Fix_2,Shared)의 입력에 따라, 선택된 메모리 영역(예를 들면, A 뱅크(100a))의 액세스 경로가 결정되게 된다.
상기 데이터 먹스부(420,430)는 상기 선택제어신호들(ICMD_1,ICMD_2)에 응답하여 상기 제1 및 제2 입출력 포트 제어부들(200a,300a)과 상기 A 뱅크(100a) 간의 데이터 경로를 제어한다.
상기 제1데이터 먹스(420)는 상기 제1선택제어신호(ICMD_1)에 응답하여 상기 제1포트 제어부(200a)와 상기 A 뱅크(100a) 간의 데이터 경로를 제어한다. 예를 들어, 상기 제1선택제어신호(ICMD_1)가 상기 액세스 경로 제어 커맨드 신호들(Fix_1, Shared)에 응답하여 발생된 것이라면, 상기 A 뱅크(100a)의 데이터 라인(DL)과 상기 제1포트 제어부(200a) 내의 제1데이터 센스앰프(210) 또는 제1데이터 드라이버(220)가 전기적으로 서로 연결되도록 제어한다. 이에 따라 제1입출력 포트를 통하여 입력되는 데이터가 상기 A뱅크(100a) 내의 메모리 셀에 저장될 수 있고, 상기 A 뱅크(100a)에 저장되어 있는 데이터가 센싱되어 상기 제1입출력 포트를 통하여 출력될 수 있게 되는 것이다.
상기 제2데이터 먹스(430)는 상기 제2선택제어신호(ICMD_2)에 응답하여 상기 제2포트 제어부(300a)와 상기 A 뱅크(100a) 간의 데이터 경로를 제어한다. 예를 들어, 상기 제2선택제어신호(ICMD_2)가 상기 액세스 경로 제어 커맨드 신호들(Fix_2, Shared)에 응답하여 발생된 것이라면, 상기 A 뱅크(100a)의 데이터 라인(DL)과 상기 제2포트 제어부(300a) 내의 제2데이터 센스앰프(310) 또는 제2데이터 드라이버(320)가 전기적으로 서로 연결되도록 제어한다. 이에 따라 제2입출력 포트를 통하 여 입력되는 데이터가 상기 A뱅크(100a) 내의 메모리 셀에 저장될 수 있고, 상기 A 뱅크(100a)에 저장되어 있는 데이터가 센싱되어 상기 제2입출력 포트를 통하여 출력될 수 있게 되는 것이다.
상기 어드레스 먹스부(440,450)는 상기 선택제어신호들(ICMD_1,ICMD_2)에 응답하여 상기 제1 및 제2 입출력 포트 제어부들(200a,300a)과 상기 A 뱅크(100a) 간의 어드레스 경로를 제어한다.
상기 로우 어드레스 먹스부(440)는 상기 제1선택제어신호(ICMD_1)에 응답하여 상기 제1포트 제어부(200a)와 상기 A뱅크(100a) 간의 로우(row) 어드레스 경로를 제어하며, 제2선택제어신호(ICMD_2)에 응답하여 상기 제2포트 제어부(300a)와 상기 A뱅크(100a) 간의 로우 어드레스 경로를 제어한다. 예를 들어, 상기 액세스 경로 제어 커맨드 신호들(Fix_1, Shared)에 응답하여 상기 제1선택제어신호(ICMD_1)가 발생되면, 상기 로우어드레스 먹스(440)는 상기 제1입출력 포트를 통하여 입력되는 로우 어드레스 신호(ADD_1)를 로우 디코더(110)에 전달한다. 그리고 상기 액세스 경로 제어 커맨드 신호들(Fix_2, Shared)에 응답하여 상기 제2선택제어신호(ICMD_2)가 발생되면, 상기 로우 어드레스 먹스(440)는 상기 제2입출력 포트를 통하여 입력되는 로우 어드레스 신호(ADD_2)를 로우 디코더(110)에 전달한다. 이에 따라 상기 A 뱅크(100a) 내의 특정 메모리 셀과 연결되는 워드라인(WL)을 선택하여 인에이블 시키게 된다.
상기 컬럼 어드레스 먹스부(450)는 상기 제1선택제어신호(ICMD_1)에 응답하여 상기 제1포트 제어부(200a)와 상기 A뱅크(100a) 간의 컬럼(column) 어드레스 경 로를 제어하며, 제2선택제어신호(ICMD_2)에 응답하여 상기 제2포트 제어부(300a)와 상기 A뱅크(100a) 간의 컬럼 어드레스 경로를 제어한다. 예를 들어, 상기 액세스 경로 제어 커맨드 신호들(Fix_1, Shared)에 응답하여 상기 제1선택제어신호(ICMD_1)가 발생되면, 상기 컬럼 어드레스 먹스(450)는 상기 제1입출력 포트를 통하여 입력되는 컬럼 어드레스 신호(ADD_1)를 상기 컬럼 디코더(120)에 전달한다. 그리고 상기 액세스 경로 제어 커맨드 신호들(Fix_2, Shared)에 응답하여 상기 제2선택제어신호(ICMD_2)가 발생되면, 상기 컬럼 어드레스 먹스(450)는 상기 제2입출력 포트를 통하여 입력되는 컬럼 어드레스 신호(ADD_2)를 상기 컬럼 디코더(120)에 전달한다. 이에 따라 상기 A 뱅크(100a) 내의 특정 메모리 셀과 연결되는 비트라인(BL)을 선택하게 된다. 여기서, 로우 어드레스 신호와 컬럼 어드레스 신호는 동일한 신호는 아니나 통상의 어드레스 신호(ADD_1,ADD_2)에 포함되므로 같은 부호로 표시하였다.
도 4 내지 도 8B는 상기 도 3에서의 제1 및 제2포트제어부(200a,300a)와 선택제어부(400a)의 구성요소들의 구현회로 예를 나타낸 것이다.
도 4A 및 도 4B는 커맨드 먹스부(410,460)의 구현예를 나타낸 것으로, 도 4A는 도 3의 제1커맨드 먹스(410)을 나타낸 것이고, 도 4B는 상기 도 3의 제2커맨드 먹스(460)를 나타낸 것이다.
도 4A에 도시된 바와 같이, 상기 제1커맨드 먹스(410)는 논리 오어(OR)회로(OR410), 논리 낸드(NAND)회로(NA410), 및 인버터회로(IN410)를 구비한다.
상기 논리 오어회로(OR410)는 외부에서 인가되는 상기 액세스 경로 제어 커 맨드 신호들(Fix_1,Shared)을 논리 연산하여 출력한다. 예를 들어, 상기 논리 오어회로(OR410)는 상기 액세스 경로 커맨드 신호들(Fix_1,Shared)이 모두 논리 '로우'일 경우에는 논리 '로우'신호를 출력하고, 상기 액세스 경로 커맨드 신호들(Fix_1,Shared) 중 어느 하나가 논리'하이'일 경우에는 논리 '하이' 레벨의 신호를 출력한다.
상기 논리 낸드회로(NA410)는 상기 논리 오어 회로(OR410)의 출력신호와 A뱅크 선택신호(CMD_A1)를 논리 연산하여 출력한다. 상기 논리 낸드 회로(NA410)는 상기 논리 오어 회로(OR410)의 출력신호와, 제1입출력 포트를 통하여 인가되는 A뱅크 선택신호(CMD_A1) 모두가 논리 '하이'일 경우에는 논리 로우'신호를 출력하고, 그 외의 경우에는 논리 '하이'신호를 출력한다.
상기 인버터회로(IN410)는 상기 낸드회로(NA410)의 출력신호를 인버팅하여 출력한다. 상기 인버터 회로(IN410)의 출력신호(ICMD_1)가 제1선택제어신호(ICMD_1)이다.
도 4B에 도시된 바와 같이, 상기 제2커맨드 먹스(460)는 논리 오어(OR)회로(OR460), 논리 낸드(NAND)회로(NA460), 및 인버터회로(IN460)를 구비한다.
상기 논리 오어회로(OR460)는 외부에서 인가되는 상기 액세스 경로 제어 커맨드 신호들(Fix_2,Shared)을 논리 연산하여 출력한다. 예를 들어, 상기 논리 오어회로(OR460)는 상기 액세스 경로 커맨드 신호들(Fix_2,Shared)이 모두 논리 '로우'일 경우에는 논리 '로우'신호를 출력하고, 상기 액세스 경로 커맨드 신호들(Fix_1,Shared) 중 어느 하나가 논리'하이'일 경우에는 논리 '하이' 레벨의 신호를 출력한다.
상기 논리 낸드회로(NA460)는 상기 논리 오어 회로(OR460)의 출력신호와, 제2입출력 포트를 통하여 인가되는 A뱅크 선택신호(CMD_A2)를 논리 연산하여 출력한다. 상기 논리 낸드 회로(NA460)는 상기 논리 오어 회로(OR460)의 출력신호와 A뱅크 선택신호(CMD_A2) 모두가 논리 '하이'일 경우에는 논리 로우'신호를 출력하고, 그 외의 경우에는 논리 '하이'신호를 출력한다.
상기 인버터회로(IN460)는 상기 낸드회로(NA460)의 출력신호를 인버팅하여 출력한다. 상기 인버터 회로(IN460)의 출력신호(ICMD_2)가 제2선택제어신호(ICMD_2)이다.
여기서, 상기 제1선택제어신호(ICMD_1)의 발생에 기여하는 A뱅크 선택신호(CMD_A1)와 상기 제2선택제어신호(ICMD_2)의 발생에 기여하는 A뱅크 선택신호(CMD_A2)는, 상기 A 뱅크를 선택하기 위한 동일한 신호로써 어느 입출력 포트를 통하여 인가되느냐에 따라 구분한 것에 불과하다. 따라서, 상기 제1선택제어신호(ICMD_1)의 발생에 기여하는 A뱅크 선택신호(CMD_A1)와 상기 제2선택제어신호(ICMD_2)의 발생에 기여하는 A뱅크 선택신호(CMD_A2)는, 둘 다 논리'하이'레벨을 가지는 경우는 존재하지 않는다.
도 5는 도 3의 어드레스 먹스부(440,450)를 구성하는 로우 어드레스 먹스(440)의 구현예를 나타낸 것이다.
상기 어드레스 먹스부(440,450)를 구성하는 컬럼 어드레스 먹스(450)는, 로우 어드레스 신호 대신에 컬럼 어드레스 신호가 입력되고 그 출력신호가 컬럼 디코 더(120)로 인가된다는 점을 제외하고는 상기 로우 어드레스 먹스(440)의 구현예와 동일한 구성을 가진다. 따라서 컬럼 어드레스 먹스(450)의 구현예 및 그 설명을 생략한다.
도 5에 도시된 바와 같이, 상기 로우 어드레스 먹스(440)는 인버터회로들(IN440,IN442,IN444,IN446,IN448) 및 전송게이트들(TG440,TG442)을 구비하여 도 5와 같은 결선구조를 가진다.
상기 로우어드레스 먹스(440)는, 상기 제1선택제어신호(ICMD_1)가 논리 '하이'이고 상기 제2선택제어신호(ICMD_2)가 논리 '로우'인 경우에는 두개의 전송게이트들(TG440,TG442) 중 하나의 전송게이트(TG440)가 동작된다. 따라서, 상기 제1입출력 포트 제어부(200a)를 통하여 인가되는 어드레스 신호(ADD_1)가, 상기 전송게이트(TG440)통하여 전송되어 인버터들(IN442,IN4460)로 이루어진 래치회로에서 래치된 후 로우 디코더(110)로 전송되게 된다. 그리고 상기 제1선택제어신호(ICMD_1)가 논리 '로우'이고 상기 제2선택제어신호(ICMD_2)가 논리 '하이'인 경우에는 두개의 전송게이트들(TG440,TG442) 중 다른 하나의 전송게이트(TG442)가 동작된다. 따라서, 상기 제2입출력 포트 제어부(300a)를 통하여 인가되는 어드레스 신호(ADD_2)가, 상기 전송게이트(TG442)통하여 전송되어 인버터들(IN442,IN4460)로 이루어진 래치회로에서 래치된 후 로우 디코더(110)로 전송되게 된다. 상기 제1선택제어신호(ICMD_1) 및 상기 제2선택제어신호(ICMD_2)가 모두 논리 '로우'일 경우에는 상기 전송게이트들(TG440,TG442)이 동작되지 않아 어드레스 신호가 상기 로우 디코더(110)로 인가되지 않는다.
상기 제1선택제어신호(ICMD_1) 및 상기 제2선택제어신호(ICMD_2)가 모두 논리 '하이'일 경우는 존재하지 않는다. 왜냐하면, 상기 제1선택제어신호(ICMD_1)의 발생에 기여하는 A뱅크 선택신호(CMD_A1)와, 상기 제2선택제어신호(ICMD_2)의 발생에 기여하는 A 뱅크 선택신호(CMD_A2)가 모두 논리 '하이' 일 경우는 발생되지 않도록 설정되기 때문이다.
도 6A는 도 3의 제1포트 제어부(200a)를 구성하는 제1데이터 센스앰프(210)의 구현예를 나타낸 것이다. 상기 제1데이터 센스앰프(210)는 PMOS트랜지스터들(P210,P212), NMOS 트랜지스터들(N210,N212,N214), 인버터(IN210), 및 낸드 회로(NA210)을 구비하여 도 6A에 도시된 바와 같은 결선 구조를 가진다.
도 6A에 도시된 바와 같이, 상기 제1데이터 센스앰프(210)는 상기 인버터(IN210) 및 낸드 회로(NA210)를 제외하고는 종래의 일반적인 센스 앰프회로와 동일하다. 즉 상기 제1데이터 센스앰프(210)는, 상기 A뱅크(100a)에서 리드되어 전송되는 데이터(DIO_1,DIOB_1)를 센싱 및 증폭한다. 그리고 출력되는 데이터(FDIO_1,FDIOB_1)를 제1포트제어부(200a)에 구비되는 데이터 출력버퍼(미도시) 및/또는 출력 드라이버(미도시)에 전송한다.
종래의 데이터 센스앰프는 NMOS 트랜지스터(N214)의 게이트로 리드 커맨드 신호(PREAD)가 입력되도록 되어 있어서, 리드 커맨드신호(PREAD)가 인가되면, 상기 데이터 센스앰프가 동작되는 구조를 가지고 있었다. 그러나 본 발명에서는 상기 제1데이터 센스앰프(210)가 리드 커맨드 신호(PREAD)와 제1선택 제어신호(ICMD_1)의 조합에 의하여 동작되도록 하는 구조를 가지고 있다. 예를들어, 리드커맨드 신호 (PREAD)와 상기 제1선택제어신호(ICMD_1)가 모두 논리'하이' 일 경우에만 동작되도록 구현될 수 있다. 이는 상기 제1선택제어신호(ICMD_1)를 통하여, 상기 A뱅크가 제1입출력 포트 전용 액세스 영역 또는 공유 액세스 영역 일 경우에만 상기 제1데이터 센스앰프(210)가 동작되도록 제어할 수 있다는 것을 의미한다. 따라서, 소모전력을 줄일 수 있으며 효율적인 동작이 가능해진다. 상술한 바와 같은 제1데이터 센스앰프는 통상적으로 사용되는 모든 데이터 센스앰프에서 응용이 가능하다. 즉, 크로스 커플(cross-couple)형 데이터 센스앰프나 전류미러(Current mirror)형 데이터 센스앰프, 기타 데이터 센스앰프 등으로써 상기 제1데이터 센스앰프(210)의 구현이 가능함은 명백하다.
도 6B는 도 3의 제2포트 제어부(300a)를 구성하는 제2데이터 센스앰프(310)의 구현예를 나타낸 것이다. 상기 제2데이터 센스앰프(310)는 PMOS트랜지스터들(P310,P312), NMOS 트랜지스터들(N310,N312,N314), 인버터(IN310), 및 낸드 회로(NA310)를 구비하여 도 6B에 도시된 바와 같은 결선 구조를 가진다.
도 6B에 도시된 바와 같이, 상기 제2데이터 센스앰프(310)는 상기 인버터(IN310) 및 낸드 회로(NA310)를 제외하고는 종래의 일반적인 센스 앰프회로와 동일하다. 즉 상기 제2데이터 센스앰프(310)는 상기 A뱅크(100a)에서 리드되어 전송되는 데이터(DIO_2,DIOB_2)를 센싱 및 증폭하여 출력되는 데이터(FDIO_2,FDIOB_2)를 제2포트제어부(300a)에 구비되는 데이터 출력버퍼(미도시) 및/또는 출력 드라이버(미도시)에 전송한다.
상기 제2데이터 센스앰프(310)도 종래와 달리, 리드 커맨드 신호(PREAD)와 제1선택 제어신호(ICMD_1)의 조합에 의하여 동작되도록 하는 구조를 가지고 있다. 예를 들어, 리드커맨드 신호(PREAD)와 상기 제2선택제어신호(ICMD_2)가 모두 논리'하이' 일 경우에만 동작되는 구조를 가질 수 있다. 이는 제2선택제어신호(ICMD_2)를 통하여, 상기 A뱅크가 제2입출력 포트 전용 액세스 영역 또는 공유 액세스 영역 일 경우에만 상기 제2데이터 센스앰프(310)가 동작되도록 제어하는 것이 가능하다는 것을 의미한다. 따라서 소모전력을 줄일 수 있으며 효율적인 동작이 가능해진다. 상술한 바와 같은 제2데이터 센스앰프(310)는 통상적으로 사용되는 모든 데이터 센스앰프에서 응용이 가능하다. 즉, 상술한 바와 같은 변형을 통하여 크로스 커플(cross-couple)형 데이터 센스앰프나 전류미러(Current mirror)형 데이터 센스앰프, 기타 데이터 센스앰프 등으로 상기 제2데이터 센스앰프를 구현할 수 있다.
도 7A는 도 3의 제1포트 제어부(200a)를 구성하는 제1데이터 드라이버(220)의 구현 예를 나타낸 것이다. 상기 제1데이터 드라이버(220)는 PMOS 트랜지스터들(P220,P222), NMOS 트랜지스터들(N220,N222), 논리 낸드회로(NA220), 및 인버터회로(IN220)을 구비하여 도 7A에 도시된 바와 같은 결선 구조를 가진다.
도 7A에 도시된 바와 같이, 상기 제1데이터 드라이버(220)는 상기 인버터(IN220) 및 낸드 회로(NA220)를 제외하고는 종래의 일반적인 데이터 드라이버 회로와 동일하다. 즉 상기 제1데이터 드라이버(220)는, 라이트 동작을 위하여 상기 제1포트 제어부(200a) 내의 데이터 입력 버퍼(미도시)를 통하여 입력되는 데이터(Din_1)를 드라이빙하여 출력한다. 상기 제1데이터 드라이버(220)에서 출력된 데이터(DIO_1)는 상기 제1데이터 먹스(420)를 통하여 상기 A뱅크(100a)로 전송된다.
종래의 데이터 드라이버는 상기 낸드 회로(NA220)를 구비함이 없이 PMOS트랜지스터(P220)과 NMOS 트랜지스터(N222)의 게이트에 라이트 커맨드 신호(PWRITE) 신호 또는 그의 반전신호가 입력되도록 되어 있었다. 따라서, 라이트 커맨드 신호(PWRITE)가 인가되어야만(예를 들어, 논리 '하이'로 인가되는 경우), 상기 데이터 드라이버가 동작되는 구조를 가지고 있었다. 그러나 본 발명에서는 상기 제1데이터 드라이버(220)가 라이트 커맨드(PWRITE)와 상기 제1선택 제어신호(ICMD_1)의 조합에 의하여 동작되도록 하는 구조를 가지고 있다. 예를 들어, 상기 라이트 커맨드신호(PWRITE)와 상기 제1선택제어신호(ICMD_1)가 모두 논리'하이'일 경우에만 동작되는 구조를 가지도록 할 수 있다. 이는 상기 제1선택제어신호(ICMD_1)를 통하여, 상기 A뱅크가 제1입출력 포트 전용 액세스 영역 또는 공유 액세스 영역 일 경우에만 상기 제1데이터 드라이버(220)가 동작되도록 제어할 수 있다는 것을 의미한다. 따라서, 소모 전력을 줄일 수 있으며 효율적인 동작이 가능해진다. 상술한 바와 같은 제1데이터 드라이버는 통상적으로 사용되는 모든 데이터 드라이버에 응용이 가능하며, 기타 데이터 입력을 위한 회로들에도 응용이 가능함은 명백하다.
도 7B는 도 3의 제2포트 제어부(300a)를 구성하는 제2데이터 드라이버(320)의 구현 예를 나타낸 것이다. 상기 제2데이터 드라이버(320)는 PMOS 트랜지스터들(P320,P322), NMOS 트랜지스터들(N320,N322), 논리 낸드회로(NA320), 및 인버터회로(IN320)를 구비하여 도 7B에 도시된 바와 같은 결선 구조를 가진다.
도 7B에 도시된 바와 같이, 상기 제2데이터 드라이버(320)는 상기 인버터(IN320) 및 낸드 회로(NA320)를 제외하고는 종래의 일반적인 데이터 드라이버 회로 와 동일하다. 즉 상기 제2데이터 드라이버(320)는, 라이트 동작을 위하여 상기 제2포트 제어부(300a) 내의 데이터 입력 버퍼(미도시)를 통하여 입력되는 데이터(Din_2)를 드라이빙하여 출력한다. 상기 제2데이터 드라이버(320)에서 출력된 데이터(DIO_2)는 상기 제2데이터 먹스(430)를 통하여 상기 A뱅크(100a)로 전송된다.
종래의 데이터 드라이버는 상기 낸드 회로(NA320)를 구비함이 없이 PMOS트랜지스터(P320)과 NMOS 트랜지스터(N322)의 게이트에 라이트 커맨드 신호(PWRITE) 신호 또는 그의 반전신호가 입력되도록 되어 있었다. 따라서, 라이트 커맨드 신호(PWRITE)가 인가되어야만(예를 들어, 논리 '하이'로 인가되는 경우), 상기 데이터 드라이버가 동작되는 구조를 가지고 있었다. 그러나 본 발명에서는 상기 제2데이터 드라이버(320)가 라이트 커맨드(PWRITE)와 상기 제2선택 제어신호(ICMD_2)의 조합에 의하여 동작되도록 하는 구조를 가지고 있다. 예를 들어, 상기 라이트 커맨드신호(PWRITE)와 상기 제2선택제어신호(ICMD_2)가 모두 논리'하이'일 경우에만 동작되는 구조를 가지도록 할 수 있다. 이는 상기 제2선택제어신호(ICMD_2)를 통하여, 상기 A뱅크가 제2입출력 포트 전용 액세스 영역 또는 공유 액세스 영역 일 경우에만 상기 제2데이터 드라이버(220)가 동작되도록 제어할 수 있다는 것을 의미한다. 따라서, 소모 전력을 줄일 수 있으며 효율적인 동작이 가능해진다. 상술한 바와 같은 제2데이터 드라이버는 통상적으로 사용되는 모든 데이터 드라이버에 응용이 가능하며, 기타 데이터 입력을 위한 회로들에도 응용이 가능함은 명백하다.
도 8A는 도 3의 제1데이터 먹스(420)의 구현예를 나타낸 것이다. 상기 제1데이터 먹스(420)는 인버터(IN420)와 PMOS 트랜지스터들(P420,P422)을 구비하여 도 8A에 도시된 바와 같은 결선구조를 가진다.
도 8A에 도시된 바와 같이, 상기 제1데이터 먹스(420)는 상기 제1선택제어신호(ICMD_1)의 인버팅 신호에 응답하는 상기 PMOS트랜지스터들(P420,P422)을 통하여 상기 A 뱅크(100a)와 상기 제1포트 제어부(200a)의 데이터 전송을 제어한다. 예를 들어, 상기 제1선택 제어신호(ICMD_1)가 논리 '하이'일 경우에만 상기 A 뱅크(100a)에서 센싱된 데이터가 상기 제1포트 제어부(200a)로 전송될 수 있다. 또한 상기 제1선택 제어신호(ICMD_1)가 논리 '하이'일 경우에만 상기 제1포트 제어부(200a)를 통하여 입력되는 데이터가 상기 A 뱅크(100a)로 전송되어 라이트 동작이 행해질 수 있다.
도 8B는 도 3의 제2데이터 먹스(430)의 구현예를 나타낸 것이다. 상기 제2데이터 먹스(430)는 인버터(IN430)와 PMOS 트랜지스터들(P430,P432)을 구비하여 도 8B에 도시된 바와 같은 결선구조를 가진다.
도 8B에 도시된 바와 같이, 상기 제2데이터 먹스(430)는 상기 제2선택제어신호(ICMD_2)의 인버팅 신호에 응답하는 상기 PMOS트랜지스터들(P430,P432)을 통하여 상기 A 뱅크(100a)와 상기 제2포트 제어부(300a)의 데이터 전송을 제어한다. 예를 들어, 상기 제2선택 제어신호(ICMD_2)가 논리 '하이'일 경우에만 상기 A 뱅크(100a)에서 센싱된 데이터가 상기 제2포트 제어부(300a)로 전송될 수 있다. 또한 상기 제2선택 제어신호(ICMD_2)가 논리 '하이'일 경우에만 상기 제2포트 제어부(300a)를 통하여 입력된 데이터가 상기 A 뱅크(100a)로 전송되어 라이트 동작이 행해질 수 있다.
도 3 내지 도 8B에서 설명되는 회로들은 단지 하나의 구현 예 일 뿐이다. 당업자에 의하여 용이하게 도 3 내지 도 8B에서 설명한 동작을 행하는 다른 등가회로나 기타 변형회로들도 본 발명의 범위에 속한다는 것은 명백할 것이다.
도 9 내지 도 15는 상술한 바와 같은 구조를 가지는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서, 가변적인 액세스 경로 제어를 통한 메모리 영역 할당 동작 예를 나타낸 것이다.
본 발명에 따른 반도체 메모리 장치는 복수개의 입출력 포트들과, 복수개의 메모리 영역들로 분할된 메모리 어레이를 구비할 수 있다. 그러나, 이해의 편의를 위하여, 4개의 메모리 뱅크로 분할된 메모리 어레이(100)와 두개의 입출력 포트를 구비하는 반도체 메모리 장치의 경우만을 가정하여 그 예를 도 9 내지 도 15에 나타내었다.
상술한 실시예의 설명은 A뱅크(100a)에 관련된 것이나 다른 메모리 뱅크와 관련해서도 상술한 바와 같은 구성이 가능하다는 것은 당업자에게 명백한 것이다. 이하에서는 제1포트 제어부(200)를 통하여 인가되는 상기 A뱅크 선택신호(CMD_A1)에 대응되는 B뱅크 선택신호를 'CMD_B1'으로, 상기 제2포트제어부(300)를 통하여 인가되는 상기 A뱅크 선택신호(CMD_A2)에 대응되는 B뱅크 선택신호를 'CMD_B2'라고 가정한다. 이와 같은 연관성에 따라, C뱅크 선택신호도 'CMD_C1'과'CMD_C2'로 가정할 수 있으며, D뱅크 선택신호도 'CMD_D1'과 'CMD_D2'로 가정하기로 한다.
그리고, 이미 설명되었지만, 상기 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared)은 부호만 동일할 뿐, 각각의 메모리 뱅크의 액세스 경로를 위해 별도의 신호로써 독립적으로 인가되는 신호들임을 명심하여야 한다. 예를 들어, 도 3 내지 도 8B에서 설명되는 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared)은 A 뱅크(100a)의 액세스 경로를 위한 것으로 나머지 뱅크들의 액세스 경로에는 전혀 영향을 미치지 않는다.
도 9는 A 뱅크(100a)와 B 뱅크(100b)가 제1입출력 포트 전용 액세스 영역으로 할당되고, C 뱅크(100c) 및 D 뱅크(100d)가 제2입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다.
도 9에 도시된 바와 같이, A 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위해서는 상기 A 뱅크(100a)와 상기 제1포트 제어부(200)간에 액세스 경로(PA1)이 설정되어야 한다. 즉, 외부 커맨드 신호인 A 뱅크 선택신호(CMD_A1)와, 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared) 중 A 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 인에이블 되어야 한다. 예를 들어, 도 3 내지 도 8B에서 설명하였듯이 상기 A 뱅크 선택신호(CMD_A1)가 논리 '하이'레벨로 인가되고, A 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 논리 '하이'레벨로 인가되면, 상기 A 뱅크(100a)는 제1입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_A2, Fix_2, Shared)은 논리 '로우'레벨 상태를 유지한다.
그리고, B 뱅크(100b)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 B 뱅크(100b)와 상기 제1포트 제어부(200)간에 액세스 경로(PA2)가 설정되어야 한다. 즉 외부 커맨드 신호인 B 뱅크 선택신호(CMD_B1)와, B 뱅크 (100b)만을 위해 준비되는 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared) 중 B 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 인에이블 되어야 한다. 예를 들어, 상기 A 뱅크(100a)의 경우를 유추하면, 상기 B 뱅크 선택신호(CMD_B1)가 논리 '하이'레벨로 인가되고, B 뱅크(100b)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 논리 '하이'레벨로 인가되면, 상기 B 뱅크(100b)는 제1입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_B2, Fix_2, Shared)은 논리 '로우'레벨 상태를 유지한다.
그리고, C 뱅크(100c)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 C 뱅크(100c)와 상기 제2포트 제어부(300)간에 액세스 경로(PA3)가 설정되어야 한다. 외부 커맨드 신호인 C 뱅크 선택신호(CMD_C2)와, C 뱅크(100c)만을 위해 준비되는 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared) 중 C 뱅크(100c)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 인에이블 되어야 한다. 예를 들어, 상기 A 뱅크(100a)의 경우를 유추하면, 상기 C 뱅크 선택신호(CMD_C2)가 논리 '하이'레벨로 인가되고, C 뱅크(100c)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 논리 '하이'레벨로 인가되면, 상기 C 뱅크(100c)는 제2입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_C1, Fix_1, Shared)은 논리 '로우'레벨 상태를 유지한다.
상기 D 뱅크(100d)의 경우에도, 상기 D뱅크(100d)와 상기 제2포트 제어부(300)간에 액세스 경로(PA4)가 설정되어야 한다. 즉 상기 D 뱅크 선택신호(CMD_D2) 가 논리 '하이'레벨로 인가되고, D 뱅크(100d)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 논리 '하이'레벨로 인가되면, 상기 D 뱅크(100d)는 제2입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_D1, Fix_1, Shared)은 논리 '로우'레벨 상태를 유지한다.
도 10은 A 뱅크(100a)는 제1입출력 포트 전용 액세스 영역으로 할당되고, B 뱅크(100b), C 뱅크(100c), 및 D 뱅크(100d)가 제2입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다.
도 10에 도시된 바와 같이, A 뱅크(100a)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 A 뱅크(100a)와 상기 제1포트 제어부(200)간에 액세스 경로(PA1)가 설정되어야 한다. 이는 도 9의 A 뱅크(100a)의 경우와 동일하므로 설명을 생략한다.
그리고, 상기 B 뱅크(100b)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 B 뱅크(100b)와 상기 제2포트 제어부(300)간에 액세스 경로(PA5)가 설정되어야 한다. 즉 외부 커맨드 신호인 B 뱅크 선택신호(CMD_B2)와, B 뱅크(100b)만을 위해 준비되는 액세스 경로 제어커맨드 신호들(Fix_1,Fix_2,Shared) 중 B 뱅크(100a)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 인에이블 되어야 한다. 예를 들어, 상기 B 뱅크 선택신호(CMD_B2)가 논리 '하이'레벨로 인가되고, B 뱅크(100b)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 논리 '하이'레벨로 인가되면, 상기 B 뱅크(100b)는 제2입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커 맨드 신호들(CMD_B1, Fix_1, Shared)은 논리 '로우'레벨 상태를 유지한다.
상기 C 뱅크(100c) 및 D 뱅크(100d)가 제2입출력 포트 전용 액세스 영역으로 할당하기 위해서는 액세스 경로들(PA3,PA4)이 설정되어야 하나, 이 경우는 도 9에서 설명되었으므로 그 설명을 생략한다.
도 11은 A 뱅크(100a), B 뱅크(100b), C 뱅크(100c), 및 D 뱅크(100d) 모두가 제1입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다. 이 경우는 단일포트 반도체메모리 장치로서 동작될 수 있는 경우이다.
도 11에 도시된 바와 같이, A 뱅크(100a), B 뱅크(100b), C 뱅크(100c), 및 D 뱅크(100d) 모두가 제1입출력 포트 전용 액세스 영역으로 할당되기 위해서는, 상기 메모리 뱅크들(100a,100b,100c,100d) 각각과 상기 제1포트 제어부(200)간에 액세스 경로들 (PA1,PA2,PA7,PA8)이 설정되어야 한다.
이중에서, A 뱅크(100a) 및 B 뱅크(100b)를 제1입출력 포트 전용 영역으로 설정하기 위한 할당 동작 예는 도 9에서 설명되었으므로 그 설명을 생략한다.
C 뱅크(100c)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 C 뱅크(100c)와 상기 제1포트 제어부(200)간에 액세스 경로(PA7)가 설정되어야 한다. 이를 위해서는 상기 C 뱅크 선택신호(CMD_C1)가 논리 '하이'레벨로 인가되고, C 뱅크(100c)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 논리 '하이'레벨로 인가되면, 상기 C 뱅크(100c)는 제1입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_C2, Fix_2, Shared)은 논리 '로우'레벨 상태를 유지한다.
상기 D 뱅크(100d)의 경우에도, 제1입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 D 뱅크(100d)와 상기 제1포트 제어부(200)간에 액세스 경로(PA8)가 설정되어야 한다. 이를 위해서는 상기 D 뱅크 선택신호(CMD_D1)가 논리 '하이'레벨로 인가되고, D 뱅크(100d)를 제1입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_1)가 논리 '하이'레벨로 인가되면, 상기 D 뱅크(100d)는 제1입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_D2, Fix_2, Shared)은 논리 '로우'레벨 상태를 유지한다.
도 12는 A 뱅크(100a), B 뱅크(100b), C 뱅크(100c), 및 D 뱅크(100d) 모두가 제2입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다. 이 경우도 단일포트 반도체메모리 장치로서 동작될 수 있는 경우이다.
도 12에 도시된 바와 같이, A 뱅크(100a), B 뱅크(100b), C 뱅크(100c), 및 D 뱅크(100d) 모두가 제2입출력 포트 전용 액세스 영역으로 할당되기 위해서는, 상기 메모리 뱅크들(100a,100b,100c,100d) 각각과 상기 제2포트 제어부(300)간에 액세스 경로들 (PA3,PA4,PA5,PA6)이 설정되어야 한다.
이중에서, B 뱅크(100b)를 상기 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 동작예는 도 10에서 설명되었으므로 그 설명을 생략한다. 또한, C 뱅크(100c) 및 D 뱅크(100d)를 제2입출력 포트 전용 액세스 영역으로 설정하기 위한 할당 동작 예는 도 9에서 설명되었으므로 그 설명을 생략한다.
A 뱅크(100a)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위해서는, 상기 A 뱅크(100a)와 상기 제2포트 제어부(300)간에 액세스 경로(PA6)가 설정되어 야 한다. 이를 위해서, 상기 A 뱅크 선택신호(CMD_A2)가 논리 '하이'레벨로 인가되고, A 뱅크(100a)를 제2입출력 포트 전용 액세스 영역으로 할당하기 위한 신호(Fix_2)가 논리 '하이'레벨로 인가되면, 상기 A 뱅크(100a)는 제2입출력 포트 전용 액세스 영역으로 할당된다. 여기서 나머지 커맨드 신호들(CMD_A1, Fix_1, Shared)은 논리 '로우'레벨 상태를 유지한다.
도 13은 A 뱅크(100a)는 제1입출력 포트 전용 액세스 영역, B 뱅크(100b)는 공유 액세스 영역, C 뱅크(100c) 및 D 뱅크(100d)는 제2입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다. 이 경우는 제1입출력포트와 제2입출력 포트에서 액세스가 가능한 공유 액세스 영역이 존재하는 경우이다.
도 13에 도시된 바와 같이, A 뱅크(100a)가 제1입출력 포트 전용 액세스 영역으로 할당되기 위해서는 액세스 경로(PA1)가 설정되어야 한다. 또한, C 뱅크(100c) 및 D 뱅크(100d)가 제2입출력 포트 전용 액세스 영역으로 할당되기 위해서는, 상기 C 뱅크(100c) 및 D 뱅크(100d) 각각과 상기 제2포트 제어부(300)간에 액세스 경로들 (PA3,PA4)이 설정되어야 한다. 이에 대한 동작은 도 9 내지 도 12에서 이미 설명되고 있으므로 생략한다.
상기 B뱅크(100b)가 공유 액세스 영역으로 할당되기 위해서는 제1포트 제어부(200)와의 액세스 경로(PA2) 및 제2포트 제어부(300)와의 액세스 경로(PA5)가 설정되어야 한다. 이를 위해서, 우선 B 뱅크(100b)를 공유 액세스 영역으로 할당하기 위한 신호(Shared)가 논리 '하이'레벨로 인가된다. 이 상태에서 제1포트 제어부(200)와의 액세스 경로(PA2)와 제2포트 제어부(300)와의 액세스 경로(PA5) 중 동작 하기를 원하는 액세스 경로를 통하여 액세스 동작을 하게 된다. 예를 들어, 제1입출력 포트를 통하여 상기 B 뱅크(100b)를 액세스 하고자 한다면, 상기 제1포트 제어부를 통하여 B뱅크 선택신호(CMD_B1)가 논리 '하이' 레벨로 인가된다. 그리고 상기 제2입출력 포트를 통하여 상기 B 뱅크(100b)를 액세스하고자 한다면, 상기 제2포트 제어부를 통하여 B뱅크 선택신호(CMD_B2)가 논리 '하이'레벨로 인가된다. 즉, 상기 B 뱅크(100b)를 공유 액세스 영역으로 할당하기 위한 신호(Shared)가 논리 '하이'레벨로 인가되더라도 상기 액세스 경로들(PA2,PA5)을 제어하기 위한 제1선택제어신호 및 제2선택제어신호는 논리 '하이'레벨이 되지 않는다. 이후에 어느 입출력 포트를 통하여 B뱅크 선택신호(CMD_B1 또는 CMD_B2)가 논리 '하이'레벨로 인가되느냐에 따라서 비로소 액세스 경로가 결정된다. 이는, 공유 액세스 영역에서의 각 입출력 포트간의 액세스 충돌을 방지할 수 있는 장점을 가진다. 여기서 상기 커맨드 신호들(Shared, CMD_B1,CMD_B2)의 인가순서는 변동 가능하다.
도 14는 A 뱅크(100a) 및 B 뱅크(100b)는 공유 액세스 영역, C 뱅크(100c) 및 D 뱅크(100d)는 제2입출력 포트 전용 액세스 영역으로 할당되는 동작 예를 나타낸 것이다. 이 경우는 제1입출력포트와 제2입출력 포트에서 액세스가 가능한 공유 액세스 영역이 두개의 메모리 뱅크가 되는 경우이다.
도 14에 도시된 바와 같이, C 뱅크(100c) 및 D 뱅크(100d)가 제2입출력 포트 전용 액세스 영역으로 할당되기 위해서는, 상기 C 뱅크(100c) 및 D 뱅크(100d) 각각과 상기 제2포트 제어부(300)간에 액세스 경로들 (PA3,PA4)이 설정되어야 한다. 이에 대한 동작은 도 9 내지 도 13에서 이미 설명되고 있으므로 생략한다. 또한, B 뱅크(100b)의 공유 액세스 영역의 할당 동작은 도 13에서 설명되고 있으므로 설명을 생략한다.
A 뱅크(100a)가 공유 액세스 영역으로 할당되기 위해서는 제1포트 제어부(200)와의 액세스 경로(PA1) 및 제2포트 제어부(300)와의 액세스 경로(PA6)가 설정되어야 한다. 이를 위해서, 우선 A 뱅크(100a)를 공유 액세스 영역으로 할당하기 위한 신호(Shared)가 논리 '하이'레벨로 인가된다. 이 상태에서 제1포트 제어부(200)와의 액세스 경로(PA1)와 제2포트 제어부(300)와의 액세스 경로(PA6) 중 동작하기를 원하는 액세스 경로를 통하여 액세스 동작을 하게 된다. 예를 들어, 제1입출력 포트를 통하여 상기 A 뱅크(100a)를 액세스 하고자 한다면, 상기 제1포트 제어부(200)를 통하여 A뱅크 선택신호(CMD_A1)가 논리 '하이' 레벨로 인가된다. 그리고 상기 제2입출력 포트를 통하여 상기 A 뱅크(100a)를 액세스하고자 한다면, 상기 제2포트 제어부를 통하여 A뱅크 선택신호(CMD_A2)가 논리 '하이'레벨로 인가된다. 즉, 상기 A 뱅크(100a)를 공유 액세스 영역으로 할당하기 위한 신호(Shared)가 논리 '하이'레벨로 인가되더라도 상기 액세스 경로들(PA1,PA6)을 제어하기 위한 제1선택제어신호 및 제2선택제어신호는 논리 '하이'레벨이 되지 않는다. 이후에 어느 입출력 포트를 통하여 A뱅크 선택신호(CMD_A1 또는 CMD_A2)가 논리 '하이'레벨로 인가되느냐에 따라서 비로소 액세스 경로가 결정된다. 이는, 공유 액세스 영역에서의 각 입출력 포트간의 액세스 충돌을 방지할 수 있는 장점을 가진다. 여기서 상기 커맨드 신호들(Shared, CMD_A1,CMD_A2)의 인가순서는 변동 가능하다.
도 15는 모든 메모리 뱅크들(100a,100b,100c,100d)가 공유 액세스 영역으로 할당되는 경우의 동작 예를 나타낸 것이다.
도 15에 도시된 바와 같이, A 뱅크(100a) 및 B 뱅크(100a)가 공유 액세스 영역으로 할당되기 위해서는 액세스 경로들 (PA1,PA2,PA5,PA6)이 설정되어야 한다. 이에 대한 동작은 도 13 내지 도 14에서 이미 설명되고 있으므로 생략한다.
C 뱅크(100c)가 공유 액세스 영역으로 할당되기 위해서는 제1포트 제어부(200)와의 액세스 경로(PA7) 및 제2포트 제어부(300)와의 액세스 경로(PA3)가 설정되어야 한다. 이를 위해서, 우선 C 뱅크(100c)를 공유 액세스 영역으로 할당하기 위한 신호(Shared)가 논리 '하이'레벨로 인가된다. 이 상태에서 제1포트 제어부(200)와의 액세스 경로(PA7)와 제2포트 제어부(300)와의 액세스 경로(PA3) 중 동작하기를 원하는 액세스 경로를 통하여 액세스 동작을 하게 된다. 예를 들어, 제1입출력 포트를 통하여 상기 C 뱅크(100c)를 액세스 하고자 한다면, 상기 제1포트 제어부(200)를 통하여 C뱅크 선택신호(CMD_C1)가 논리 '하이' 레벨로 인가된다. 그리고 상기 제2입출력 포트를 통하여 상기 C 뱅크(100c)를 액세스하고자 한다면, 상기 제2포트 제어부를 통하여 C뱅크 선택신호(CMD_C2)가 논리 '하이'레벨로 인가된다. 입출력 포트들간의 액세스 충돌을 방지하기 위한 취지는 C뱅크(100c)의 경우도 같다. 여기서 상기 커맨드 신호들(Shared, CMD_C1,CMD_C2)의 인가순서는 변동 가능하다.
상기 D 뱅크(100d)가 공유 액세스 영역으로 할당되기 위해서는 제1포트 제어부(200)와의 액세스 경로(PA8) 및 제2포트 제어부(300)와의 액세스 경로(PA4)가 설정되어야 한다. 이를 위해서, 우선 D 뱅크(100d)를 공유 액세스 영역으로 할당하 기 위한 신호(Shared)가 논리 '하이'레벨로 인가된다. 이 상태에서 제1포트 제어부(200)와의 액세스 경로(PA8)와 제2포트 제어부(300)와의 액세스 경로(PA4) 중 동작하기를 원하는 액세스 경로를 통하여 액세스 동작을 하게 된다. 예를 들어, 제1입출력 포트를 통하여 상기 D 뱅크(100d)를 액세스 하고자 한다면, 상기 제1포트 제어부(200)를 통하여 D뱅크 선택신호(CMD_D1)가 논리 '하이' 레벨로 인가된다. 그리고 상기 제2입출력 포트를 통하여 상기 D 뱅크(100d)를 액세스하고자 한다면, 상기 제2포트 제어부를 통하여 D뱅크 선택신호(CMD_D2)가 논리 '하이'레벨로 인가된다. 입출력 포트들간의 액세스 충돌을 방지하기 위한 취지는 D뱅크(100c)의 경우도 같다. 여기서 상기 커맨드 신호들(Shared, CMD_D1,CMD_D2)의 인가순서는 변동 가능하다.
도 9 내지 도 15의 동작 예는 대표적인 할당동작 예를 설명한 것에 불과하며, 이외에도 당업자에 의하여 여러 가지 동작예가 존재한다는 것은 명백하다.
상술한 바와 같은 본 발명의 일 실시예에 따른 반도체 메모리 장치는 테스트를 위해서도 유용하다. 즉 주어진 테스트 환경에 따라 액세스 경로를 제어하여 조건에 맞는 테스트를 할 수 있는 장점이 있다.
예를 들어, 테스트 장비의 테스트 핀을 감소시킬 필요가 있는 경우에는, 상기 메모리 뱅크들(100a,100b,100c,100d) 전부를, 도 11에서와 같이 제1입출력 포트 전용 액세스 영역으로 할당하거나, 또는 도 12에서와 같이, 제2입출력 포트 전용 액세스 영역으로 할당한다. 그리고 나서 제1입출력 포트 또는 제2입출력 포트 통하여 테스트를 진행하면 테스트 핀을 감소시킬 수 있어, 남는 테스트 핀으로 다른 메 모리 장치의 테스트를 진행할 수 있게 된다.
또 다른 예로, 테스트 시간을 줄이고자 하는 경우에는, 상기 메모리 뱅크들(100a,100b,100c,100d)을, 도 9와 같이 제1입출력 포트 전용 액세스 영역과 제2입출력 포트 전용 액세스 영역으로 절반씩 할당한다. 그리고 나서 제1입출력 포트 또는 제2입출력 포트 통하여 테스트를 진행하면 테스트 시간을 줄일 수 있게 된다. 나머지 경우에도 테스트 환경에 맞도록 액세스 경로를 제어하여 테스트를 행하면 효율적인 테스트가 가능해진다. 여기서 상기 테스트 동작을 위한 액세스 경로의 제어는 도 2 내지 도 15에서 설명한 바와 같은 동작을 통하여 수행될 수 있다. 다만 이 경우에 외부커맨드 신호로는 테스트용 외부커맨드 신호(예를 들면, 테스트용 MRS 신호)나 기타 입력 커맨드 신호들의 조합된 신호일 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 멀티 포트 반도체 메모리 장치를 구성하는 메모리 영역들을, 각각의 입출력 포트들을 통하여 액세스하는 액세스 경로를 가변적으로 제어할 수 있게 된다. 따라서, 유저의 목적에 따라 효율적인 메모 리 영역의 활용이 가능하다. 또한 테스트 환경에 따라서 그에 맞는 테스트가 가능해지므로 효율적인 테스트가 가능해진다.

Claims (20)

  1. 반도체 메모리 장치에 있어서:
    서로 다른 복수개의 입출력 포트들과;
    서로 다른 복수개의 메모리 영역들로 분할된 메모리 어레이와;
    상기 메모리 영역들 각각이, 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어하는 선택제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 선택 제어부에서의 액세스 경로 제어는, 외부 커맨드 신호들에 응답하여 수행됨을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 외부 커맨드 신호들은 MRS 코드 신호에 기초하거나, 임의의 커맨드 신호들의 조합으로 발생됨을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 선택 제어부는, 상기 외부 커맨드 신호들에 응답하여, 상기 입출력 포트들과 상기 메모리 영역들 간의 데이터 경로 및 어드레스 경로 등을 제어함을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 선택제어부는, 노멀 동작모드에서는 노멀 동작용 외부커맨드 신호들에 응답하여 동작되며, 테스트 모드에서는 테스트 모드용 외부커맨드 신호들에 응답하여 동작됨을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서,
    상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각에 대응하여 각각 별도로 존재하며, 서로 독립적인 신호들임을 특징으로 하는 반도체 메모리 장치.
  7. 반도체 메모리 장치에 있어서:
    서로 다른 제1 및 제2 입출력 포트와;
    서로 다른 복수개의 메모리 영역들로 분할되는 메모리 어레이와;
    상기 메모리 영역들 각각을, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로, 가변적으로 할당하기 위한 액세스 경로를 제어하는 선택제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 선택제어부에서의 메모리 영역의 할당 동작은, 외부 커맨드 신호들에 응답하여 수행됨을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 외부 커맨드 신호들은 MRS 코드 신호에 기초하거나 임의의 커맨드 신호들의 조합으로 발생됨을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 선택 제어부는,
    상기 외부 커맨드 신호들에 응답하여. 상기 메모리 영역들 각각을, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로 할당하기 위한 선택제어신호들을 발생시키는 커맨드 먹스부와;
    상기 선택제어신호들에 응답하여 상기 입출력 포트들과 상기 메모리 영역들 간의 데이터 경로를 제어하는 데이터 먹스부와;
    상기 선택제어신호들에 응답하여 상기 입출력 포트들과 상기 메모리 영역들 간의 어드레스 경로를 제어하는 어드레스 먹스부를 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 선택제어부는,
    노멀 동작모드에서는 노멀 동작용 MRS코드신호에 기초한 외부커맨드 신호들에 응답하여 동작되며, 테스트 모드에서는 테스트 모드용 MRS 코드 신호에 기초한 외부커맨드 신호들에 응답하여 동작됨을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각에 대응하여 각각 별도로 존재하며, 서로 독립적인 신호들임을 특징으로 하는 반도체 메모리 장치.
  13. 서로 다른 복수개의 입출력 포트들과, 서로 다른 복수개의 메모리 영역들로 분할되는 메모리 어레이를 구비하는 반도체 메모리 장치에서 각각의 입출력 포트에 메모리 영역을 각각 할당하는 메모리 영역 할당방법에 있어서:
    상기 메모리 영역 할당을 위한 외부 커맨드 신호들이 인가되는 단계와;
    상기 외부 커맨드 신호들에 응답하여 상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어함에 의하여, 상기 메모리 영역들 각각이 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 입출력 포트들 각각에 상기 메모리 영역들을 가변적으로 할당하는 단계를 구비함을 특징으로 하는 메모리 영역 할당방법.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치가 제1입출력 포트 및 제2입출력 포트를 가지는 경우에, 상기 메모리 영역들 각각은, 제1입출력 포트 전용 액세스영역, 제2입출력 포트 전용 액세스영역, 및 공유 액세스영역 중 어느 하나의 영역으로 가변적으로 할당됨을 특징으로 하는 메모리 영역 할당방법.
  15. 제13항에 있어서,
    상기 외부커맨드 신호들은 MRS 코드 신호에 기초하거나, 임의의 커맨드 신호 들의 조합으로 발생됨을 특징으로 하는 메모리 영역 할당방법.
  16. 제13항에 있어서,
    상기 외부 커맨드 신호들은, 상기 메모리 영역들 각각의 할당을 위하여 각각의 메모리 영역들에 대하여 각각 별도로 존재하며, 서로 독립적인 신호들임을 특징으로 하는 반도체 메모리 장치.
  17. 서로 다른 복수개의 입출력 포트들과 서로 다른 복수개의 메모리 영역들로 분할된 메모리 어레이를 구비하는 멀티 포트 반도체 메모리 장치의 테스트 방법에 있어서:
    상기 메모리 영역들과 상기 입출력 포트들 간의 액세스 경로를 가변적으로 제어함에 의하여, 상기 메모리 영역들 각각이 상기 입출력 포트들 중 적어도 하나 이상의 입출력 포트를 통하여 각각 액세스되도록, 상기 입출력 포트들 각각에 상기 메모리 영역들을 할당하는 단계와;
    할당된 상기 메모리 영역들을 이에 대응되는 각각의 입출력 포트를 통하여 테스트하는 단계를 구비함을 특징으로 하는 테스트 방법.
  18. 제17항에 있어서,
    상기 입출력 포트들 각각에 대하여 상기 메모리 영역들을 할당하는 동작은, 테스트 환경에 대응되어 인가되는 외부 커맨드 신호들에 응답하여 수행됨을 특징으로 하는 테스트 방법
  19. 제18항에 있어서,
    상기 외부커맨드 신호는 테스트용 MRS 코드 신호에 기초함을 특징으로 하는 테스트 방법.
  20. 제18항에 있어서,
    상기 반도체 메모리 장치가 제1입출력 포트 및 제2입출력 포트를 가지는 경우에, 상기 메모리 영역들 각각은, 제1입출력 포트 전용 액세스영역 또는 제2입출력 포트 전용 액세스영역으로 할당됨을 특징으로 하는 테스트 방법.
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