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KR100649352B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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KR100649352B1
KR100649352B1 KR1020050036591A KR20050036591A KR100649352B1 KR 100649352 B1 KR100649352 B1 KR 100649352B1 KR 1020050036591 A KR1020050036591 A KR 1020050036591A KR 20050036591 A KR20050036591 A KR 20050036591A KR 100649352 B1 KR100649352 B1 KR 100649352B1
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Abstract

본 발명은 콘택플러그와 같은 연결층 공정이 완료된 하부 구조물 상부에 형성되는 금속배선의 스텝커버리지 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명은 접촉구의 프로파일을 따라 상기 층간절연막 상에 TiN 장벽금속막을 형성하는 단계, 상기 TiN 장벽금속막 상에 상기 접촉구의 내부를 채울때까지 텅스텐막을 형성하는 단계, 상기 텅스텐막에 대해 적어도 과도식각을 수반하는 제1식각공정을 진행하여 상기 접촉구의 내부에 매몰되는 텅스텐플러그를 형성하는 단계, 상기 제1식각공정후 드러난 상기 TiN 장벽금속막에 대해 제2식각공정을 진행하여 상기 제1식각공정시 발생된 상기 접촉구 탑부분 측벽의 수직 프로파일을 슬로프 프로파일로 완화시키는 단계, 상기 제2식각공정이 이루어진 TiN 장벽금속막을 포함한 전면에 알루미늄막을 형성하는 단계, 및 상기 알루미늄막을 선택적으로 패터닝하여 알루미늄 금속 배선을 형성하는 단계를 포함하고, 이처럼 알루미늄 금속배선이 증착되기 전에 텅스텐플러그 상부에 형성된 함몰 형상의 에지를 슬로프 프로파일로 완화시키므로써 알루미늄 금속배선의 스텝커버리지특성을 향상시킬 수 있는 효과가 있다.
금속배선, 전면건식식각, 플라즈마, 함몰형상, ICP, 슬로프 프로파일

Description

반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 텅스텐플러그공정을 이용한 반도체소자의 금속배선 형성 방법을 도시한 공정 단면도,
도 2는 알루미늄 금속배선의 EM 현상으로 인해 콘택홀 불량이 발생하여 신뢰성 불량이 발생한 사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 4는 본 발명의 실시예에 따른 제2전면건식식각의 제1방법을 도시한 도면,
도 5는 본 발명의 실시예에 따른 제2전면건식식각의 제2방법을 도시한 도면,
도 6은 본 발명의 실시예에 따른 제2전면건식식각의 제3방법을 도시한 도면,
도 7은 본 발명의 실시예에 따른 제2전면건식식각의 제4방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 층간절연막
23 : 콘택홀 24 : 장벽금속막
25 : 텅스텐막 25a : 텅스텐플러그
25b : 텅스텐플러그함몰형상 25d : 슬로프 프로파일
26 : 라이너금속막 27 : 알루미늄 금속배선
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 제조 방법에 관한 것이다.
반도체소자가 초고집적화됨에 따라 제작하는 디자인룰이 계속적으로 감소하며, 이에 따라 고단차의 서브하프미크론(Sub half micron) 크기의 접촉구(콘택홀,비아홀)를 재현성있게 매몰하여 반도체소자의 신뢰성을 확보할 수 있는 대량 생산에 적합한 접촉구 매몰 기술 선택이 요구된다. 접촉구를 매몰하는 기술은 층간절연막과 후속 공정 등 다층 배선 공정 전체에 중요한 영향을 미치기 때문이다.
최근에는 비저항이 매우 낮아 콘택저항 측면에서 유리한 접촉구 매몰 기술로 텅스텐 플러그 공정(W Plug process)이 제안되었다.
도 1a 내지 도 1c는 종래기술에 따른 텅스텐플러그공정을 이용한 반도체소자의 금속배선 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 게이트전극 또는 비트라인과 같은 단차물(도시 생략)이 형성된 실리콘기판(11) 상에 층간절연막(12)을 증착 및 평탄화한다.
이어서, 층간절연막(12)을 선택적으로 패터닝하여 단차물 또는 실리콘기판(11)의 표면(통상적으로 소스/드레인)을 개방시키는 금속배선 콘택홀(13)을 형성한 후, 콘택홀(13)의 프로파일을 따라 층간절연막(12) 상에 Ti/TiN(또는 TiN)으로 이루어지는 장벽금속막(14)을 증착한다.
이어서, 장벽금속막(14) 상에 콘택홀(13)을 채울때까지 텅스텐막(15)을 증착한다.
도 1b에 도시된 바와 같이, ICP(Inductively Coupled Plasma) 형태의 플라즈마 식각장치에서 플루오린계 플라즈마를 사용하여 텅스텐막(15)을 전면 건식 식각한다. 예컨대, 플루오린계 플라즈마는 SF6 플라즈마를 사용한다.
상기 텅스텐막(15)의 전면 건식식각을 통해 콘택홀(13)에 매몰되는 텅스텐플러그(15a)를 형성하는데, 텅스텐플러그(15a)의 완전한 분리를 위하여 일정량 이상의 과도식각(Over etch)을 필수적으로 진행한다. 즉, 콘택홀(13)을 벗어나는 콘택홀 외부 지역의 텅스텐막(15)을 완전히 식각하고 콘택홀 내부에만 텅스텐플러그(15a)가 잔류하도록 과도식각을 진행한다. 상기 과도식각을 진행하면, 콘택홀(13)에 매몰되는 텅스텐플러그(15a)의 상부에서 'd' 깊이 만큼의 텅스텐막의 소모(15b)가 발생하는 것을 피할 수 없다.
이처럼 과도식각을 진행하는 이유는, 콘택홀 외부지역에 텅스텐막의 잔막이 잔류하게 되면, 후속 알루미늄 식각시 사용하는 Cl2 플라즈마의 텅스텐막 식각율이 매우 낮으므로 알루미늄식각후에 여전이 텅스텐막 잔막이 잔류하여 알루미늄 배선간의 단락을 초래하기 때문이다.
도 1c에 도시된 바와 같이, 텅스텐플러그(15a)를 포함한 전면에 Ti/TiN로 이 루어지는 라이너금속막(Liner metal layer, 16)을 증착한 후 라이너금속막(16) 상에 알루미늄막을 증착한다.
후속 공정으로, 알루미늄막을 패터닝하여 알루미늄 금속 배선(17)을 형성한다.
그러나, 전술한 종래기술은 텅스텐플러그(15a)를 형성하기 위한 텅스텐막의 전면 건식식각시 필수적으로 진행하는 과도식각에 의해 발생하는 콘택홀 상부에서 텅스텐막 소모(15b)를 방지할 수 없어 후속 알루미늄막의 증착시 스텝커버리지 불량을 초래하여 보이드(Void, v)가 발생하는 문제가 있다. 즉, 텅스텐막 소모(15b)의 프로파일이 콘택홀 탑부분 측벽에서 매우 가파른 수직 프로파일을 갖기 때문에, 이 수직프로파일에 의해 알루미늄막의 스텝커버리지특성이 열화된다.
이러한 보이드(v)는 후속 전기적인 스트레스에 의해 알루미늄 금속배선(17)의 EM(Electro Migration) 현상을 발생시켜 알루미늄 금속배선 및 텅스텐플러그의 불량을 초래하는 문제점이 있다.
최근의 반도체소자는 고속으로 동작하는 제품이 많으므로 전기적인 스트레스가 가해지는 양 및 빈도가 많아지고 있어 신뢰성 불량을 초래할 가능성이 매우 높다.
도 2는 알루미늄 금속배선의 EM 현상으로 인해 콘택홀 불량이 발생하여 신뢰성 불량이 발생한 사진이다.
전술한 바와 같은 문제점은 비단 텅스텐플러그 및 알루미늄 금속배선에서만 발생되는 것이 아니라, 반도체소자 제조 공정 중 콘택플러그를 포함하는 연결층을 접촉구(비아홀, 콘택홀)에 매몰하고, 그 후에 금속배선을 형성하는 모든 공정에서 발생하고 있는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 콘택플러그와 같은 연결층 공정이 완료된 하부 구조물 상부에 형성되는 금속배선의 스텝커버리지 특성을 개선하여 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상에 접촉구를 갖는 층간절연막을 형성하는 단계, 상기 접촉구의 프로파일을 따라 상기 층간절연막 상에 장벽금속막을 형성하는 단계, 상기 장벽금속막 상에 상기 접촉구의 내부를 채울때까지 제1도전막을 형성하는 단계, 상기 제1도전막에 대해 적어도 과도식각을 수반하는 제1식각공정을 진행하여 상기 접촉구의 내부에 매몰되는 연결층을 형성하는 단계, 상기 제1식각공정후 드러난 상기 장벽금속막에 대해 제2식각공정을 진행하여 상기 제1식각공정시 발생된 상기 접촉구 탑부분 측벽의 수직 프로파일을 슬로프 프로파일로 완화시키는 단계, 상기 제2식각공정이 이루어진 장벽금속막을 포함한 전면에 제2도전막을 형성하는 단계, 및 상기 제2도전막을 선택적으로 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하며, 제1식 각공정과 제2식각공정은 ICP를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 전면 건식식각으로 진행하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 기판 상에 접촉구를 갖는 층간절연막을 형성하는 단계, 상기 접촉구의 프로파일을 따라 상기 층간절연막 상에 TiN 장벽금속막을 형성하는 단계, 상기 TiN 장벽금속막 상에 상기 접촉구의 내부를 채울때까지 텅스텐막을 형성하는 단계, 상기 텅스텐막에 대해 적어도 과도식각을 수반하는 제1식각공정을 진행하여 상기 접촉구의 내부에 매몰되는 텅스텐플러그를 형성하는 단계, 상기 제1식각공정후 드러난 상기 TiN 장벽금속막에 대해 제2식각공정을 진행하여 상기 제1식각공정시 발생된 상기 접촉구 탑부분 측벽의 수직 프로파일을 슬로프 프로파일로 완화시키는 단계, 상기 제2식각공정이 이루어진 TiN 장벽금속막을 포함한 전면에 알루미늄막을 형성하는 단계, 및 상기 알루미늄막을 선택적으로 패터닝하여 알루미늄 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제2식각공정은, ICP를 소스로 사용하는 플라즈마 식각 장치에서 전면 건식식각으로 진행하는 것을 특징으로 하고, 상기 제2식각공정은 상기 TiN 장벽금속막을 물리화학적으로 식각하는 가스(삼염소화붕소 가스)를 주식각가스로 사용하고, 적어도 150W 이상(150W∼300W)의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하고, 상기 제2식각공정은 상기 TiN 장벽금속막을 물리화학적으로 식각하는 가스(삼염소화붕소 가스)를 주식각가스로 사용하고, 상기 주식식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스(염소 가스)를 첨가하며, 적어도 150W 이상(150W∼300W)의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하며, 상기 제2식각공정은 상기 TiN 장벽금속막을 물리적으로 식각하는 가스(아르곤 가스)를 주식각가스로 사용하고, 적어도 150W 이상(150W∼300W)의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하며, 상기 제2식각공정은 상기 TiN 장벽금속막을 물리적으로 식각하는 가스(아르곤가스)를 주식각가스로 사용하고, 상기 주식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스(염소 가스)를 첨가하며, 적어도 150W 이상(150W∼300W)의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 게이트전극 또는 비트라인과 같은 단차물(도시 생략)이 형성된 실리콘기판(21) 상에 층간절연막(22)을 증착한 후, 층간절연막(22)을 사진 및 건식식각공정으로 식각하여 단차물 또는 실리콘기판(21)의 표면(통상적으로 소스/드레인)을 개방시키는 접촉구(23)를 형성한다. 여기서, 접촉구(23)는 콘택홀 또는 비아홀로서, 콘택홀은 통상적으로 실리콘기판과 금속배선, 비트라인과 실리콘기판, 실리콘기판과 스토리지노드간 연결을 위한 것이고, 비아홀은 금속배선간 연결을 위한 연결층('비아'라고도 함)이 매립되는 구조이다.
다음으로, 접촉구(23)의 바닥에 형성된 자연산화막이나 접촉구(23) 바닥에 잔류하는 식각잔류물을 제거하기 위해 세정 공정을 진행한다. 이때, 세정 공정은 황산(H2SO4)에 5분동안 침지(Dip)시킨 후 다시 200:1로 희석된 불산(HF) 용액에 90초동안 침지시키는 방법을 이용한다.
도 3b에 도시된 바와 같이, 접촉구(23)의 프로파일을 따라 층간절연막(22) 상에 장벽금속막(24)을 형성한다. 이때, 장벽금속막(24)은 Ti/TiN 또는 TiN으로 형성하며, 그 두께는 100Å∼200Å 두께이다.
이어서, 장벽금속막(24) 상에 접촉구(23)의 내부를 완전히 채울때까지 제1도전막(25)을 증착한다. 여기서, 제1도전막(25)은 후속 식각공정을 통해 접촉구(23)에 매몰되는 연결층으로서, 텅스텐막으로 형성한다.
도 3c에 도시된 바와 같이, 제1도전막(25)을 식각하여 접촉구(23) 내부에 매몰되는 연결층(25a)을 형성한다. 상기 연결층(25a)은 사용 목적에 따라 통상적으로 콘택, 콘택플러그, 플러그, 비아라고 일컫는 것이다.
이때, 제1도전막(25)의 식각은 접촉구(23)의 외부지역 즉, 접촉구(23)를 벗어난 장벽금속막(24) 상부의 제1도전막(25)을 완전히 식각하여 제거하고 접촉구(23)의 내부에만 연결층(25a)이 매몰시키기 위해 전면 건식식각(Blanket dry etch) 공정을 이용한다.
이하, 제1도전막(25)의 전면 건식식각 공정을 '제1전면건식식각공정'이라고 약칭하기로 한다.
예를 들어, 제1전면건식식각공정시 제1도전막(25)이 텅스텐막인 경우에는, ICP(Inductively Coupled Plasma)를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 플루오린계(Fluorine base) 플라즈마를 사용하여 텅스텐막을 전면 건식 식각한다. 여기서, 플루오린계 플라즈마는 SF6 가스를 이용한 플라즈마를 사용하고, SF6 가스는 텅스텐막을 용이하게 식각할 수 있는 가스이다.
위와 같이, 제1도전막(25)에 대한 제1전면건식식각공정을 통해 접촉구(23)의 내부에 매몰되는 연결층(25a)을 형성하는데, 제1전면건식식각공정은 이웃한 연결층(25a)간의 완전한 분리를 위하여 적어도 일정량 이상의 과도식각(Over etch)을 필수적으로 수반한다. 즉, 접촉구(23)를 벗어나는 접촉구(23) 외부지역의 제1도전막(25)을 완전히 식각하고 접촉구(23)의 내부에만 연결층(25a)이 잔류하도록 과도식각을 필수적으로 진행한다.
상기한 것처럼 적어도 과도식각을 수반하는 제1전면건식식각공정을 진행하면, 접촉구(23)에 매몰되는 연결층(25a)의 상부에서 제1도전막의 소모(25b)가 발생하는 것을 피할 수 없다. 이하, 제1도전막의 소모(25b)를 '제1도전막 함몰 형상(25b)'이라고 약칭하기로 하며, 제1도전막 함몰 형상(25b)은 접촉구(23)의 탑부분 측벽(Top region sidewall)에서 거의 90 도(degree) 정도인 수직 프로파일(Vetical profile, 25b)을 갖는다.
이처럼 제1전면건식식각공정시 과도식각을 진행하는 이유는, 접촉구(23) 외부지역에서 제1도전막(25)의 잔막(Residu)이 잔류하게 되면, 후속 금속배선을 위한 제2도전막의 식각공정후에도 여전히 제1도전막의 잔막이 잔류하게 되어 금속배선간의 단락을 초래하기 때문이며, 이러한 이유로 인해 제1전면건식식각공정은 필수적으로 과도식각을 수반한다.
예컨대, 제1도전막(25)이 텅스텐막이고, 금속배선을 위한 제2도전막이 알루미늄막이며, 알루미늄막의 식각공정을 Cl2 플라즈마로 진행한다고 가정할 때, 후속 알루미늄막을 식각할 때 사용하는 Cl2 플라즈마의 텅스텐막 식각율이 매우 낮으므로 알루미늄식각후에 여전히 텅스텐막 잔막이 잔류하여 알루미늄 배선간의 단락을 초래한다.
전술한 바와 같이, 제1도전막(25)의 과도식각까지 진행하여 연결층(25a)을 형성한 후에, 수직 프로파일의 제1도전막 함몰 형상(25b)이 발생된 상태에서 바로 금속배선막으로 사용되는 제2도전막을 증착하게 되면 스텝커버리지 불량으로 보이드가 발생하게 된다.
제2도전막의 스텝커버리지불량을 방지하기 위해서 본 발명은 제1도전막 함몰 형상(25b)의 에지(Edge), 즉 접촉구 탑부분 측벽의 프로파일을 수직 프로파일(25c)에서 슬로프 프로파일(Slope profile, 25d)로 완화시키고자 한다.
제1도전막 함몰 형상(25b)의 에지를 슬로프 프로파일(25d)로 완화시키기 위해 본 발명은 연결층(25a)을 형성하는 제1전면건식식각공정을 진행한 후, 도 3d에 도시된 바와 같이, 동일 플라즈마 식각 장치의 챔버에서 인시튜(In-situ) 또는 다른 플라즈마소스를 사용하는 플라즈마 식각 장치에서 엑시튜(Ex-situ)로 추가로 전 면 건식식각을 진행한다. 이하, 제1도전막 함몰 형상(25b)의 에지를 슬로프 프로파일(25d)로 완화시키기 위해 진행하는 추가 전면 건식식각을 '제2전면건식식각공정'이라고 약칭한다.
제2전면건식식각공정을 진행한 후의 결과를 살펴보면, 장벽금속막(24)이 식각되어 제1도전막 함몰 형상(25b)의 에지가 슬로프 프로파일(25d)을 갖는다. 여기서, 슬로프 프로파일(25d)을 구현하기 위한 제2전면건식식각공정은 여러가지 레시피가 적용가능하다.
제2전면건식식각공정의 다양한 실시예는 도 4 내지 도 7을 참조하여 후술하기로 한다.
위와 같이, 슬로프 프로파일(25d)로 완화시키는 제2전면건식식각공정을 진행한 후에, 도 3e에 도시된 바와 같이, 슬로프 프로파일(25d)을 갖는 제1도전막 함몰 형상(25b)을 포함한 전면에 Ti/TiN로 이루어지는 라이너금속막(Liner metal layer, 26)을 증착한 후 라이너금속막(26) 상에 제2도전막(27)을 증착한다. 이때, 제2도전(27)막이 증착되기 전의 하부 구조가 슬로프 프로파일(25d)을 가지므로 제2도전막(27)은 스텝커버리지 특성이 향상되어 보이드없이 증착할 수 있다.
후속 공정으로, 제2도전막(27)을 패터닝하여 금속배선을 형성한다. 여기서, 제2도전막(27)으로 되는 금속배선은 알루미늄이고, 알루미늄막의 식각공정은 Cl2 플라즈마로 진행한다.
이하, 도 4 내지 도 7을 참조하여 본 발명의 실시예에 따른 제2전면건식식각 공정의 다양한 실시예를 설명하기로 한다. 이하, 도 4 내지 도 7에서, 장벽금속막은 TiN으로 형성한 'TiN 장벽금속막(44)', 제1도전막은 '텅스텐막(45)'으로 형성한 경우라고 가정하며, 연결층은 '텅스텐플러그(45a)', 제1도전막 함몰 형상은 '텅스텐플러그 함몰 형상(45b)'이라고 가정한다. 나머지 부분의 도면부호는 도 3d의 도면부호를 인용하기로 한다.
그리고, 제1전면건식식각공정과 제2전면건식식각공정은 ICP를 플라즈마소스로 사용하는 ICP형 플라즈마 식각 장치의 챔버에서 인시튜(In-situ)로 진행한 것이라 가정한다. 한편, 제1전면건식식각공정과 제2전면건식식각공정은 다른 플라즈마소스를 사용하는 플라즈마 식각 장치에서 엑시튜(Ex-situ)로 진행할 수도 있다.
도 4는 본 발명의 실시예에 따른 제2전면건식식각공정의 제1방법을 도시한 도면이다.
도 4를 참조하면, 제1도전막인 텅스텐막(45)의 제1전면건식식각공정을 통해 텅스텐플러그(45a)를 형성한 후에, 텅스텐플러그의 함몰 형상(45b)의 에지를 수직프로파일에서 슬로프 프로파일(45d)로 완화시키고자 TiN 장벽금속막(44)에 대한 제2전면건식식각을 진행한다.
여기서, 제1전면건식식각공정과 제2전면건식식각공정은 전술한 바와 같이, ICP(Inductively Coupled Plasma)를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 진행하며, 제1전면건식식각공정은 플루오린계(Fluorine base) 가스를 주식각가스로 사용하여 텅스텐막을 전면 건식 식각한다. 예컨대, 제1전면건식식각공정은 SF6, CF4 또는 NF3 가스를 주식각가스로 사용하며, CF4를 사용하는 경우에는 산소가스를 첨가하여 진행한다.
제1전면건식식각공정후에 진행하는 제2전면건식식각은 ICP를 플라즈마소스로 사용하는 플라즈마 식각장치에서 진행하되, 주식각가스(Main etch gas)로 삼염소화붕소(BCl3) 가스를 사용하고, 바이어스파워(Bias power)를 적어도 150W 이상(150W∼300W)의 높은 파워로 인가하여 진행한다. 이때, 삼염소화붕소(BCl3) 가스의 유량은 50sccm∼500sccm으로 사용한다.
이러한 조건의 제2전면건식식각을 진행하면, 제2전면건식식각의 분위기에 TiN 장벽금속막(44)과 텅스텐플러그(45a)가 노출되고, 제2전면건식식각의 삼염소화붕소(BCl3) 가스에 의해서 TiN 장벽금속막(44)의 식각이 진행되어 콘택홀 외부지역의 TiN 장벽금속막(44)이 제거된다.
그리고, TiN 장벽금속막(44)의 식각은 콘택홀 외부 지역은 물론 콘택홀 내부의 탑부분 측벽에서도 진행되는데, 텅스텐플러그 함몰형상(45b)의 수직프로파일을 제공하는 콘택홀 탑부분 측벽의 TiN 장벽금속막(44)은 삼염소화붕소(BCl3) 가스의 고유 식각특성 및 높은 바이어스파워를 인가함에 따른 스퍼터링 효과가 동시에 구현됨에 따라 침식(erosion) 현상이 발생 되어 슬로프 프로파일(45d)을 갖고 식각된다.
이와 같이, 삼염소화붕소(BCl3) 가스와 높은 바이어스파워를 이용하여 제2전 면건식식각을 진행하는 경우 TiN 장벽금속막(44)이 식각되는 원리는 다음과 같다.
TiN은 화학적식각(Chemical etch) 특성을 갖는 염소(Cl2) 가스에 의해 식각되는 특성이 있는데, 제2전면건식식각시 주식각가스로 염소 성분(Cl)을 함유하고 있는 삼염소화붕소(BCl3) 가스를 사용하므로 TiN 장벽금속막(44)이 식각되는 것이다.
TiN 장벽금속막(44)이 삼염소화붕소(BCl3) 가스에 의해 식각되는 메카니즘을 자세히 살펴보면, 삼염소화붕소(BCl3) 가스 중의 염소 성분(Cl)에 의해 화학적 식각(chemical etch)이 발생하면서 동시에 삼염소화붕소(BCl3) 중의 붕소 성분(B)에 의해 물리적 식각(Physical etch)이 발생한다. 참고로, 붕소(B)는 식각가스로 사용할 때 주로 물리적 식각(Physical etch) 특성을 보이는 것으로 알려져 있다.
참고로, 플라즈마 식각 장치를 이용한 전면 건식식각은 물리적 식각(Physical etch), 화학적 식각(Chemical etch), 물리화학적 식각(physico-chemical etch)으로 나눌 수 있다.
물리적 식각은 Ar, He, Xe 등과 같은 불활성가스(inert gas)를 이용하여 플라즈마를 발생시키고 그 플라즈마 내의 양이온(positive ion)을 웨이퍼로 수직하게 입사시켜 순수하게 피식각층을 물리적으로 식각하는 방법이고, 화학적 식각은 피식각층과 플라즈마 상태에서 화학적으로 반응이 잘 일어나는 가스를 선택하여 플라즈마를 발생시키고 그 플라즈마내의 활성화된 중성의 라디칼(radical)을 이용하여 순 수하게 화학적으로 식각하는 방법이며, 물리화학적 식각은 플라즈마내의 양이온을 웨이퍼로 입사시켜 이온의 강력한 충돌에너지를 이용함과 동시에 피식각층과 화학적 반응이 잘 일어나는 라디칼을 이용하므로써 식각속도를 1 오더(order) 정도 증가시킬 수 있도록 시너지효과를 얻는 방법이다.
위와 같은 원리에 의하여, 제1방법에 따른 제2전면건식식각은 삼염소화붕소(BCl3) 가스를 주식각가스로 하여 TiN 장벽금속막(44)을 물리화학적식각으로 식각하므로써 슬로프 프로파일(45d)을 얻을 수 있다.
이하, TiN 장벽금속막(44)에 대한 제2전면건식식각을 자세히 살펴보기로 한다.
삼염소화붕소(BCl3) 가스를 주식각가스로 사용하면 TiN 장벽금속막(44)은 물리화학적 식각이 진행된다. 즉, 삼염소화붕소(BCl3) 가스에서 염소 성분(Cl)은 TiN장벽금속막(44)의 화학적 식각을 발생시키고, 삼염소화붕소(BCl3) 가스에서 붕소 성분(B)은 TiN 장벽금속막(44)의 물리적식각을 발생시킨다.
만약, TiN 장벽금속막(44)을 제2전면건식식각하는데 있어 붕소 성분(B)만을 이용한 물리적 식각만을 사용한다면 접촉구(43) 외부지역의 TiN 장벽금속막(44)은 완전히 제거할 수 있으나 접촉구(43)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 식각이 진행되지 않아 슬로프 프로파일을 얻을 수 없다.
그리고, 염소 성분(Cl)만을 이용한 화학적 식각만을 사용한다면 화학적 식각은 방향성이 없는 등방성 식각이 일어나므로, 접촉구(23)의 탑부분 측벽에서 슬로 프 프로파일(45d)을 얻을 수는 있으나 접촉구(23) 외부지역에서는 TiN 장벽금속막(44)이 식각되지 않고 잔류하는 TiN 레시듀 문제가 초래한다.
따라서, 제1방법에 따른 제2전면건식식각은 접촉구(23) 탑부분 측벽에서 슬로프 형상(45d)을 얻으면서 접촉구 외부지역의 TiN을 레시듀없이 제거하기 위하여 접촉구(23)의 외부지역의 TiN 장벽금속막(44)은 물리적 식각 및 화학적식각이 동시에 진행되도록 하여 빠른 속도로 식각하는 반면 접촉구(23)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 화학적식각이 발생하여 슬로프 프로파일(45d)을 형성하도록 삼염소화붕소 가스를 사용한다. 즉, 삼염소화붕소 가스를 사용하면 물리화학적식각을 진행할 수 있다.
그리고, 제1방법에 따른 제2전면건식식각은 삼염소화붕소(BCl3) 가스외에 바이어스파워를 적어도 150W 이상(150W ∼300W)으로 높은 파워를 사용하는데, 이처럼 높은 바이어스파워를 사용하면 스퍼터링(Sputtering) 효과가 증대되어 콘택홀의 탑부분 측벽에서 형성되는 슬로프 프로파일(45d)을 더욱 쉽게 발생시킬 수 있다.
한편, 삼염소화붕소(BCl3)를 주식각가스로 이용하는 제2전면건식식각시 TiN장벽금속막(44)외에 층간절연막(22)과 텅스텐플러그(45a)도 노출되는데, 산화막 물질인 층간절연막(22)과 텅스텐물질인 텅스텐플러그(45a)는 삼염소화붕소(BCl3) 가스를 이용한 식각시 선택비를 가져 식각되지 않는다. 이로써 층간절연막(22)과 텅스텐플러그(45a)의 식각 손상이 없이 슬로프 프로파일(45d)을 얻을 수 있다.
이때, 높은 바이어스파워를 이용함에 따른 스퍼터링효과로 인해 접촉구(23) 의 탑부분 측벽에서 TiN 장벽금속막(44)이 식각된 후에 드러나는 층간절연막(22)의 모서리가 식각될 수도 있고, 이로써 슬로프 프로파일(45d)의 첨점을 라운드(Round) 모양으로 형성해줄 수 있다. 이처럼 슬로프 프로파일(45d)의 첨점을 라운드 모양으로 형성해주면 후속 금속배선을 위한 제2도전막의 스텝커버리지특성이 더욱 향상된다.
도 5는 본 발명의 실시예에 따른 제2전면건식식각의 제2방법을 도시한 도면이다.
도 4를 참조하면, 제1전면건식식각을 통해 텅스텐플러그(45a)를 형성한 후에, 텅스텐플러그의 함몰 형상(45b)의 에지를 수직프로파일에서 슬로프 프로파일(45d)로 완화시키고자 TiN 장벽금속막(44)에 대한 제2전면건식식각을 진행한다.
여기서, 제1전면건식식각공정과 제2전면건식식각공정은 전술한 바와 같이, ICP(Inductively Coupled Plasma)를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 진행하며, 제1전면건식식각공정은 플루오린계(Fluorine base) 가스를 주식각가스로 사용하여 텅스텐막을 전면 건식 식각한다. 예컨대, 제1전면건식식각공정은 SF6, CF4 또는 NF3 가스를 주식각가스로 사용하며, CF4를 사용하는 경우에는 산소가스를 첨가하여 진행한다.
제2방법에 따른 제2전면건식식각은 ICP를 플라즈마소스로 사용하는 플라즈마 식각장치에서 진행하되, 주식각가스(Main etch gas)로 삼염소화붕소(BCl3) 가스를 사용하고, 주식각가스에 화학적식각의 효율을 높이기 위해 염소(Cl2) 가스를 첨가하 며, 바이어스파워(Bias power)를 적어도 150W 이상(150W∼300W)의 높은 파워로 인가하여 진행한다. 이때, 삼염소화붕소(BCl3) 가스의 유량은 50sccm∼500sccm, 염소가스의 유량은 5sccm∼50sccm으로 사용한다. 이와 같이, 삼염소화붕소(BCl3) 가스에 비해 염소(Cl2) 가스의 유량을 1/10 수준으로 하여 첨가하는 이유는, 과량의 염소 가스를 첨가하면 화학적식각이 과도하게 발생하여 슬로프 프로파일(45d)의 깊이가 매우 깊어져 접촉구(23)의 탑부분 측벽에서 과도한 식각을 발생시키기 때문에 1/10 수준의 유량으로 첨가한다.
이러한 조건의 제2전면건식식각을 진행하면, 제2전면건식식각의 분위기에 TiN 장벽금속막(44)과 텅스텐플러그(45a)가 노출되고, 삼염소화붕소(BCl3)와 염소(Cl2) 가스에 의해서 TiN 장벽금속막(44)의 식각이 진행되어 접촉구 외부지역의 TiN 장벽금속막(44)이 제거된다.
그리고, TiN 장벽금속막(44)의 식각은 접촉구 외부 지역은 물론 접촉구(23)의 탑부분 측벽에서도 진행되는데, 텅스텐플러그 함몰형상(45b)의 수직프로파일을 제공하는 접촉구 탑부분 측벽의 TiN 장벽금속막(44)은 삼염소화붕소(BCl3)/염소 가스의 고유 식각특성 및 높은 바이어스파워를 인가함에 따른 스퍼터링 효과가 동시에 구현됨에 따라 침식(erosion) 현상이 발생 되어 슬로프 프로파일(45d)을 갖고 식각된다.
이와 같이, 삼염소화붕소(BCl3) 가스와 염소(Cl2) 가스의 혼합가스를 사용하 고, 높은 바이어스파워를 이용하여 제2전면건식식각을 진행하는 경우 TiN 장벽금속막(44)이 식각되는 원리는 다음과 같다.
TiN 장벽금속막(44)은 화학적식각(Chemical etch) 특성을 갖는 염소(Cl2) 가스에 의해 식각되는 특성이 있는데, 제2전면건식식각시 주식각가스로 염소 성분(Cl)을 함유하고 있는 삼염소화붕소(BCl3) 가스를 사용하므로 TiN 장벽금속막(44)이 식각되는 것이다. 여기에, 염소 가스를 더 첨가하므로써 TiN 장벽금속막(44)의 식각을 더욱 빠르게 진행할 수 있다.
TiN 장벽금속막(44)이 삼염소화붕소(BCl3) 가스와 염소 가스에 의해 식각되는 메카니즘을 자세히 살펴보면, 삼염소화붕소(BCl3) 가스 중의 염소 성분(Cl)에 의해 화학적 식각(chemical etch)이 발생하면서 동시에 삼염소화붕소(BCl3) 중의 붕소 성분(B)에 의해 물리적 식각(Physical etch)이 발생한다. 참고로, 붕소(B)는 식각가스로 사용할 때 주로 물리적 식각(Physical etch) 특성을 보이는 것으로 알려져 있다.
전술한 플라즈마 식각 장치를 이용한 전면 건식식각의 원리에 의하여, 제2방법에 따른 제2전면건식식각은 삼염소화붕소(BCl3) 가스를 주식각가스로 하고 이 주식각가스에 염소 가스를 첨가하므로써 TiN 장벽금속막(44)을 물리화학적식각으로 식각하여 슬로프 프로파일(45d)을 얻을 수 있다.
이하, TiN 장벽금속막(44)에 대한 제2전면건식식각을 자세히 살펴보기로 한 다.
삼염소화붕소(BCl3) 가스를 주식각가스로 사용하면 TiN 장벽금속막(44)은 물리화학적 식각이 진행된다. 즉, 삼염소화붕소(BCl3) 가스에서 염소 성분(Cl)은 TiN장벽금속막(44)의 화학적 식각을 발생시키고, 삼염소화붕소(BCl3) 가스에서 붕소 성분(B)은 TiN 장벽금속막(44)의 물리적식각을 발생시킨다. 이 삼염소화붕소(BCl3) 가스에 염소(Cl2) 가스를 1/10 수준으로 첨가하면, TiN 장벽금속막(44)의 화학적식각이 상대적으로 더 빠르게 발생한다.
만약, TiN 장벽금속막(44)를 전면건식식각하는데 있어 붕소 성분(B)만을 이용한 물리적 식각만을 사용한다면 접촉구(23) 외부지역의 TiN 장벽금속막(44)은 완전히 제거할 수 있으나 접촉구(23)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 식각이 진행되지 않아 슬로프 프로파일을 얻을 수 없다.
그리고, 염소 성분(Cl)만을 이용한 화학적 식각만을 사용한다면 화학적 식각은 방향성이 없는 등방성 식각이 일어나므로, 접촉구(23)의 탑부분 측벽에서 슬로프 프로파일(45d)을 얻을 수는 있으나 접촉구 외부지역에서는 TiN 장벽금속막(44)이 식각되지 않고 잔류하는 TiN 레시듀 문제가 초래한다.
따라서, 제2방법에 따른 제2전면건식식각은 접촉구(23) 탑부분 측벽에서 슬로프 형상(45d)을 얻으면서 접촉구 외부지역의 TiN 장벽금속막(44)을 레시듀없이 제거하기 위하여 접촉구(23)의 외부지역의 TiN 장벽금속막(44)은 물리적 식각 및 화학적식각이 동시에 진행되도록 하여 빠른 속도로 식각하는 반면 접촉구(23)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 화학적식각이 발생하여 슬로프 프로파일(45d)을 형성하도록 삼염소화붕소 가스를 주식각가스로 사용하고, 주식각가스에 염소 가스를 첨가한다. 즉, 삼염소화붕소 가스를 사용하여 물리화학적식각을 진행하고, 염소가스를 첨가하여 화학적식각을 더 빨리 진행하도록 하여 식각시간을 단축시켜 제2전면건식식각의 분위기에 하부구조가 오랫동안 노출되는 것을 방지할 수 있다.
그리고, 제2방법에 따른 제2전면건식식각은 삼염소화붕소(BCl3) 가스와 염소가스 외에 바이어스파워를 적어도 150W 이상(150W ∼300W)으로 높은 파워를 사용하는데, 이처럼 높은 바이어스파워를 사용하면 스퍼터링(Sputtering) 효과가 증대되어 접촉구(23)의 탑부분 측벽에서 형성되는 슬로프 프로파일(45d)을 더욱 쉽게 발생시킬 수 있다.
한편, 삼염소화붕소(BCl3)와 염소가스를 식각가스로 이용하는 제2전면건식식각시 TiN 장벽금속막(44)외에 층간절연막(22)과 텅스텐플러그(45a)도 노출되는데, 산화막 물질인 층간절연막(22)과 텅스텐물질인 텅스텐플러그(45a)는 삼염소화붕소(BCl3) 가스 및 염소 가스를 이용한 식각시 선택비를 가져 식각되지 않는다. 이로써 층간절연막(22)과 텅스텐플러그(45a)의 식각 손상이 없이 슬로프 프로파일(45d)을 얻을 수 있다.
이때, 높은 바이어스파워를 이용함에 따른 스퍼터링효과로 인해 접촉구(23) 의 탑부분 측벽에서 TiN 장벽금속막(44)이 식각된 후에 드러나는 층간절연막(22)의 모서리가 식각될 수도 있고, 이로써 슬로프 프로파일(45d)을 용이하게 발생시키는 것은 물론 슬로프 프로파일(45d)의 첨점을 라운드(Round) 모양으로 형성해줄 수 있다. 이처럼 슬로프 프로파일(45d)의 첨점을 라운드 모양으로 형성해주면 후속 금속배선용 제2도전막의 스텝커버리지특성이 더욱 향상된다.
도 6은 본 발명의 실시예에 따른 제2전면건식식각의 제3방법을 도시한 도면이다.
도 6을 참조하면, 제1전면건식식각을 통해 텅스텐플러그(45a)를 형성한 후에, 텅스텐플러그의 함몰 형상(45b)의 에지를 수직프로파일에서 슬로프 프로파일(45d)로 완화시키고자 TiN 장벽금속막(44)에 대한 제2전면건식식각을 진행한다.
여기서, 제1전면건식식각공정과 제2전면건식식각공정은 전술한 바와 같이, ICP(Inductively Coupled Plasma)를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 진행하며, 제1전면건식식각공정은 플루오린계(Fluorine base) 가스를 주식각가스로 사용하여 텅스텐막을 전면 건식 식각한다. 예컨대, 제1전면건식식각공정은 SF6, CF4 또는 NF3 가스를 주식각가스로 사용하며, CF4를 사용하는 경우에는 산소가스를 첨가하여 진행한다.
제3방법에 따른 제2전면건식식각은 ICP를 플라즈마소스로 사용하는 플라즈마 식각장치에서 진행하되, 주식각가스(Main etch gas)로 아르곤(Ar) 가스를 사용하고, 바이어스파워(Bias power)를 적어도 150W 이상(150W∼300W)의 높은 파워로 인 가하여 진행한다. 이때, 아르곤 가스의 유량은 100sccm∼1000sccm으로 사용한다.
이러한 조건의 제2전면건식식각을 진행하면, 제2전면건식식각의 분위기에 TiN 장벽금속막(44)과 텅스텐플러그(45a)가 노출되고, 제2전면건식식각의 아르곤 가스에 의해서 TiN 장벽금속막(44)의 식각이 진행되어 접촉구 외부지역의 TiN 장벽금속막(44)이 제거된다.
그리고, TiN 장벽금속막(44)의 식각은 접촉구 외부 지역은 물론 접촉구(23)의 탑부분 측벽에서도 진행되는데, 텅스텐플러그 함몰형상(45b)의 수직프로파일을 제공하는 접촉구 탑부분 측벽의 TiN 장벽금속막(44)은 아르곤 가스의 고유 식각 특성(스퍼터링 식각) 및 높은 바이어스파워를 인가함에 따른 스퍼터링 효과가 동시에 구현됨에 따라 침식(erosion) 현상이 발생 되어 슬로프 프로파일(45d)을 갖고 식각된다.
이와 같이, 아르곤 가스와 높은 바이어스파워를 이용하여 제2전면건식식각을 진행하는 경우 TiN 장벽금속막(44)이 식각되는 원리는 다음과 같다.
통상적으로, 아르곤 가스는 플라즈마 식각 공정시 스퍼터링 식각을 진행하는 것으로 알려져 있는 것으로, 이러한 아르곤 가스를 이용하여 TiN 장벽금속막(44)을 스퍼터링 식각하는 것이다. 즉, 물리적인 식각특성이 주로 일어난다.
위와 같은 원리에 의하여, 제3방법에 따른 제2전면건식식각은 아르곤 가스를 주식각가스로 하여 TiN 장벽금속막(44)을 물리적식각으로 식각하므로써 슬로프 프로파일(45d)을 얻을 수 있다.
그리고, 제3방법에 따른 제2전면건식식각은 아르곤 가스 외에 바이어스파워 를 적어도 150W 이상(150W ∼300W)으로 높은 파워를 사용하는데, 이처럼 높은 바이어스파워를 사용하면 스퍼터링(Sputtering) 효과가 증대되어 접촉구(23)의 탑부분 측벽에서 형성되는 슬로프 프로파일(45d)을 더욱 쉽게 발생시킬 수 있다. 이로써, 제3방법에 따른 제2전면건식식각은 매우 강화된 물리적식각을 이용한다고 볼 수 있다. 즉, 아르곤가스의 고유의 스퍼터링 식각 특성과 높은 바이어스를 사용함에 따른 스퍼터링 효과가 결합하여 매우 강화된 물리적 식각 특성을 보인다.
이와 같은 매우 강화된 물리적 식각으로 진행하므로써 슬로프 프로파일(45d)을 얻을 수 있는 것이다. 참고로, 단순히 아르곤가스만을 이용한 물리적 식각을 진행하면 접촉구(23)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 식각이 진행되지 않아 슬로프 프로파일을 얻지 못하는 단점이 있다. 즉, 물리적식각만으로는 슬로프 프로파일을 얻을 수 없다.
결국, 제3방법에 따른 제2전면건식식각은 아르곤 가스를 주식각가스로 사용하여 물리적식각을 진행하고, 여기에 높은 바이어스파워를 사용하여 접촉구(23) 탑부분 측벽에서 슬로프 형상(45d)을 얻으면서 접촉구 외부지역의 TiN 장벽금속막(44)을 레시듀없이 제거할 수 있다.
한편, 아르곤 가스를 주식각가스로 이용하는 제2전면건식식각시 TiN 장벽금속막(44)외에 층간절연막(22)과 텅스텐플러그(45a)도 노출되는데, 산화막 물질인 층간절연막(22)과 텅스텐물질인 텅스텐플러그(45a)는 아르곤 가스를 이용한 식각시 선택비를 가져 식각되지 않는다. 이로써 층간절연막(22)과 텅스텐플러그(45a)의 식각 손상이 없이 슬로프 프로파일(45d)을 얻을 수 있다.
이때, 높은 바이어스파워를 이용함에 따른 스퍼터링효과로 인해 접촉구(23)의 탑부분 측벽에서 TiN 장벽금속막(44)이 식각된후에 드러나는 층간절연막(22)의 모서리가 식각될 수도 있고, 이로써 슬로프 프로파일(45d)을 용이하게 발생시키는 것은 물론 슬로프 프로파일(45d)의 첨점을 라운드(Round) 모양으로 형성해줄 수 있다. 이처럼 슬로프 프로파일(45d)의 첨점을 라운드 모양으로 형성해주면 후속 알루미늄막의 스텝커버리지특성이 더욱 향상된다.
도 7은 본 발명의 실시예에 따른 제2전면건식식각의 제4방법을 도시한 도면이다.
도 7을 참조하면, 제1전면건식식각을 통해 텅스텐플러그(45a)를 형성한 후에, 텅스텐플러그의 함몰 형상(45b)의 에지를 수직프로파일에서 슬로프 프로파일(45d)로 완화시키고자 TiN 장벽금속막(44)에 대한 제2전면건식식각을 진행한다.
여기서, 제1전면건식식각공정과 제2전면건식식각공정은 전술한 바와 같이, ICP(Inductively Coupled Plasma)를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 진행하며, 제1전면건식식각공정은 플루오린계(Fluorine base) 가스를 주식각가스로 사용하여 텅스텐막을 전면 건식 식각한다. 예컨대, 제1전면건식식각공정은 SF6, CF4 또는 NF3 가스를 주식각가스로 사용하며, CF4를 사용하는 경우에는 산소가스를 첨가하여 진행한다.
제4방법에 따른 제2전면건식식각은 ICP를 플라즈마소스로 사용하는 플라즈마 식각장치에서 진행하되, 주식각가스(Main etch gas)로 아르곤 가스를 사용하고, 주 식각가스에 화학적식각을 발생시키기 위한 염소(Cl2) 가스를 첨가하며, 바이어스파워(Bias power)를 적어도 150W 이상(150W∼300W)의 높은 파워로 인가하여 진행한다. 이때, 아르곤 가스의 유량은 100sccm∼1000sccm, 염소가스의 유량은 5sccm∼50sccm으로 사용한다. 이와 같이, 아르곤 가스에 비해 염소(Cl2) 가스의 유량을 1/20 수준으로 하여 첨가하는 이유는, 과량의 염소 가스를 첨가하면 화학적식각이 과도하게 발생하여 슬로프 프로파일(45d)의 깊이가 매우 깊어져 접촉구(23)의 탑부분 측벽에서 과도한 식각을 발생시키기 때문에 1/20 수준의 극소량의 유량으로 첨가한다. 더불어, 높은 바이어스파워를 사용함에 따른 스퍼터링효과로 인해 슬로프 프로파일을 얻을 수 있음에도 불구하고, 과량의 염소 가스를 첨가하면 슬로프 프로파일의 깊이가 매우 깊어지기 때문에, 극소량의 염소가스를 첨가하여 제2전면건식식각의 식각 시간을 단축시킨다.
이러한 조건의 제2전면건식식각을 진행하면, 제2전면건식식각의 분위기에 TiN 장벽금속막(44)과 텅스텐플러그(45a)가 노출되고, 아르곤 가스와 염소(Cl2) 가스에 의해서 TiN 장벽금속막(44)의 식각이 진행되어 접촉구 외부지역의 TiN 장벽금속막(44)이 제거된다.
그리고, TiN 장벽금속막(44)의 식각은 접촉구 외부 지역은 물론 접촉구(23)의 탑부분 측벽에서도 진행되는데, 텅스텐플러그 함몰형상(45b)의 수직프로파일을 제공하는 콘택홀 탑부분 측벽의 TiN 장벽금속막(44)은 아르곤/염소 가스의 고유 식각특성 및 높은 바이어스파워를 인가함에 따른 스퍼터링 효과가 동시에 구현됨에 따라 침식(erosion) 현상이 발생 되어 슬로프 프로파일(45d)을 갖고 식각된다.
이와 같이, 아르곤 가스와 염소(Cl2) 가스의 혼합가스를 사용하고, 높은 바이어스파워를 이용하여 제2전면건식식각을 진행하는 경우 TiN 장벽금속막(44)이 식각되는 원리는 다음과 같다.
TiN 장벽금속막(44)은 화학적식각(Chemical etch) 특성을 갖는 염소(Cl2) 가스에 의해 식각되는 특성이 있는데, 제2전면건식식각시 아르곤가스에 염소 가스를 첨가하므로써 TiN 장벽금속막(44)의 식각을 더욱 빠르게 진행하여 식각시간을 단축시킬 수 있다.
TiN 장벽금속막(44)이 아르곤 가스와 염소 가스에 의해 식각되는 메카니즘을 자세히 살펴보면, 아르곤 가스에 의해 물리적 식각이 발생하면서 동시에 염소가스에 의해 화학적식각이 발생한다.
전술한 플라즈마 전면 식각의 원리에 의하여, 제4방법에 따른 제2전면건식식각은 아르곤 가스를 주식각가스로 하고 이 주식각가스에 염소 가스를 첨가하여 TiN 장벽금속막(44)의 물리적 식각 및 화학적식각을 동시에 발생시키므로써 슬로프 프로파일(45d)을 얻을 수 있다.
이하, TiN 장벽금속막(44)에 대한 제2전면건식식각을 자세히 살펴보기로 한다.
아르곤 가스를 주식각가스로 사용하면 TiN 장벽금속막(44)은 물리적 식각이 진행된다. 이 아르곤가스에 염소(Cl2) 가스를 1/20 수준의 극소량으로 첨가하면, TiN의 식각이 상대적으로 더 빠르게 발생한다.
따라서, 제4방법에 따른 제2전면건식식각은 접촉구(23) 탑부분 측벽에서 슬로프 프로파일(45d)을 얻으면서 접촉구(23) 외부지역의 TiN 장벽금속막(44)을 레시듀없이 제거하기 위하여 접촉구(23)의 외부지역의 TiN 장벽금속막(44)은 물리적 식각 및 화학적식각이 동시에 진행되도록 하여 빠른 속도로 식각하는 반면 접촉구(23)의 탑부분 측벽에서는 TiN 장벽금속막(44)의 화학적식각이 주로 발생하여 슬로프 프로파일(43d)을 형성하도록, 제2전면건식식각은 아르곤 가스를 주식각가스로 사용하고, 주식각가스에 염소 가스를 첨가한다. 즉, 아르곤 가스를 사용하여 물리적식각을 진행하고, 염소가스를 첨가하여 화학적식각을 추가로 진행할 수 있다.
그리고, 제4방법에 따른 제2전면건식식각은 아르곤 가스와 염소가스 외에 바이어스파워를 적어도 150W 이상(150W ∼300W)으로 높은 파워를 사용하는데, 이처럼 높은 바이어스파워를 사용하면 스퍼터링(Sputtering) 효과가 증대되어 접촉구(23)의 탑부분 측벽에서 형성되는 슬로프 프로파일(45d)을 더욱 쉽게 발생시킬 수 있다.
한편, 아르곤 가스와 염소가스를 식각가스로 이용하는 제2전면건식식각시 TiN 장벽금속막(44)외에 층간절연막(22)과 텅스텐플러그(45a)도 노출되는데, 산화막 물질인 층간절연막(22)과 텅스텐물질인 텅스텐플러그(45a)는 아르곤 가스 및 염소 가스를 이용한 식각시 선택비를 가져 식각되지 않는다. 이로써 층간절연막(22)과 텅스텐플러그(45a)의 식각 손상이 없이 슬로프 프로파일(45d)을 얻을 수 있다.
이때, 높은 바이어스파워를 이용함에 따른 스퍼터링효과로 인해 접촉구(23) 의 탑부분 측벽에서 TiN 장벽금속막(44)이 식각된 후에 드러나는 층간절연막(22)의 모서리가 식각될 수도 있고, 이로써 슬로프 프로파일(45d)을 용이하게 발생시키는 것은 물론 슬로프 프로파일(45d)의 첨점을 라운드(Round) 모양으로 형성해줄 수 있다. 이처럼 슬로프 프로파일(45d)의 첨점을 라운드 모양으로 형성해주면 후속 알루미늄막의 스텝커버리지특성이 더욱 향상된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 금속배선이 증착되기 전에 연결층 상부에 형성된 함몰 형상의 에지를 슬로프 프로파일로 완화시키므로써 금속배선의 스텝커버리지특성을 향상시켜 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (30)

  1. 기판 상에 접촉구를 갖는 층간절연막을 형성하는 단계;
    상기 접촉구의 프로파일을 따라 상기 층간절연막 상에 장벽금속막을 형성하는 단계;
    상기 장벽금속막 상에 상기 접촉구의 내부를 채울때까지 제1도전막을 형성하는 단계;
    상기 제1도전막에 대해 적어도 과도식각을 수반하는 제1식각공정을 진행하여 상기 접촉구의 내부에 매몰되는 연결층을 형성하는 단계;
    상기 제1식각공정후 드러난 상기 장벽금속막에 대해 제2식각공정을 진행하여 상기 제1식각공정시 발생된 상기 접촉구 탑부분 측벽의 수직 프로파일을 슬로프 프로파일로 완화시키는 단계;
    상기 제2식각공정이 이루어진 장벽금속막을 포함한 전면에 제2도전막을 형성하는 단계; 및
    상기 제2도전막을 선택적으로 패터닝하여 금속 배선을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    제1식각공정과 제2식각공정은 ICP를 플라즈마소스로 사용하는 플라즈마 식각 장치에서 전면 건식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2식각공정은,
    상기 장벽금속막을 물리화학적으로 식각하는 가스를 주식각가스로 사용하고, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제2식각공정은,
    상기 장벽금속막을 물리화학적으로 식각하는 가스를 주식각가스로 사용하고, 상기 주식식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스를 첨가하며, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제2항에 있어서,
    상기 제2식각공정은,
    상기 장벽금속막을 물리적으로 식각하는 가스를 주식각가스로 사용하고, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제2항에 있어서,
    상기 제2식각공정은,
    상기 장벽금속막을 물리적으로 식각하는 가스를 주식각가스로 사용하고, 상기 주식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스를 첨가하며, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 바이어스파워는,
    150W∼300W 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 접촉구는,
    콘택홀 또는 비아홀인 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 장벽금속막은,
    Ti/TiN 또는 TiN으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제1도전막은,
    텅스텐막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제9항에 있어서,
    상기 제2도전막은,
    알루미늄막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1식각공정과 상기 제2식각공정은 동일 플라즈마 소스를 사용하는 식각장치에서 인시튜로 진행하거나, 또는 서로 다른 소스를 사용하는 플라즈마식각장치에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 기판 상에 접촉구를 갖는 층간절연막을 형성하는 단계;
    상기 접촉구의 프로파일을 따라 상기 층간절연막 상에 TiN 장벽금속막을 형성하는 단계;
    상기 TiN 장벽금속막 상에 상기 접촉구의 내부를 채울때까지 텅스텐막을 형성하는 단계;
    상기 텅스텐막에 대해 적어도 과도식각을 수반하는 제1식각공정을 진행하여 상기 접촉구의 내부에 매몰되는 텅스텐플러그를 형성하는 단계;
    상기 제1식각공정후 드러난 상기 TiN 장벽금속막에 대해 제2식각공정을 진행하여 상기 제1식각공정시 발생된 상기 접촉구 탑부분 측벽의 수직 프로파일을 슬로프 프로파일로 완화시키는 단계;
    상기 제2식각공정이 이루어진 TiN 장벽금속막을 포함한 전면에 알루미늄막을 형성하는 단계; 및
    상기 알루미늄막을 선택적으로 패터닝하여 알루미늄 금속 배선을 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 제2식각공정은,
    상기 TiN 장벽금속막을 물리화학적으로 식각하는 가스를 주식각가스로 사용하고, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제2식각공정시,
    상기 주식각가스는 삼염소화붕소 가스를 사용하고, 상기 바이어스파워는 150W∼300W 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제2식각공정시,
    상기 삼염소화붕소 가스의 유량은 50sccm∼500sccm으로 것을 특징으로 하는 반도체소자의 제조 방법.
  17. 제13항에 있어서,
    상기 제2식각공정은,
    상기 TiN 장벽금속막을 물리화학적으로 식각하는 가스를 주식각가스로 사용하고, 상기 주식식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스를 첨가하며, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제2식각공정시,
    상기 주식각가스는 삼염소화붕소 가스를 사용하고, 상기 주식각가스에 첨가되는 가스는 염소가스를 사용하며, 상기 바이어스파워는 150W∼300W 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제2식각공정시,
    상기 삼염소화붕소 가스의 유량은 50sccm∼500sccm으로 하고, 상기 염소가스의 유량은 5sccm∼50sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  20. 제13항에 있어서,
    상기 제2식각공정은,
    상기 TiN 장벽금속막을 물리적으로 식각하는 가스를 주식각가스로 사용하고, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  21. 제20항에 있어서,
    상기 제2식각공정시,
    상기 주식각가스는 아르곤 가스를 사용하고, 상기 바이어스파워는 150W∼300W 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  22. 제21항에 있어서,
    상기 제2식각공정시,
    상기 아르곤 가스의 유량은 100sccm∼1000sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  23. 제13항에 있어서,
    상기 제2식각공정은,
    상기 TiN 장벽금속막을 물리적으로 식각하는 가스를 주식각가스로 사용하고, 상기 주식각가스에 상기 장벽금속막을 화학적으로 식각하는 가스를 첨가하며, 적어도 150W 이상의 높은 바이어스파워를 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  24. 제23항에 있어서,
    상기 제2식각공정시,
    상기 주식각가스는 아르곤 가스를 사용하고, 상기 주식각가스에 첨가되는 가스는 염소 가스를 사용하며, 상기 바이어스파워는 150W∼300W 범위로 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  25. 제24항에 있어서,
    상기 제2식각공정시,
    상기 아르곤 가스의 유량은 100sccm∼1000sccm으로 하고, 상기 염소가스의 유량은 5sccm∼50sccm으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  26. 제13항에 있어서,
    상기 제1식각공정은,
    SF6 또는 NF3를 주식각가스로 사용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  27. 제13항에 있어서,
    상기 제1식각공정은,
    상기 CF4 가스를 주식각가스로 사용하며, 상기 CF4 가스에 산소가스를 첨가하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  28. 제13항 내지 제27항 중 어느 한 항에 있어서,
    상기 제1식각공정과 상기 제2식각공정은 ICP를 소스로 사용하는 플라즈마 식각 장치에서 전면 건식식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  29. 제28항에 있어서,
    상기 제1식각공정과 상기 제2식각공정은 ICP를 소스로 사용하는 플라즈마식각장치의 챔버 내에서 인시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  30. 제13항 내지 제27항 중 어느 한 항에 있어서,
    상기 제1식각공정과 상기 제2식각공정은 서로 다른 소스를 사용하는 플라즈마식각장치에서 엑시튜로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7670946B2 (en) * 2006-05-15 2010-03-02 Chartered Semiconductor Manufacturing, Ltd. Methods to eliminate contact plug sidewall slit
JP2008159651A (ja) * 2006-12-21 2008-07-10 Elpida Memory Inc 多層配線、積層アルミニウム配線、半導体装置、及びそれらの製造方法
JP2008159951A (ja) * 2006-12-25 2008-07-10 Fujitsu Ltd 半導体装置の製造方法
KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
JP4685147B2 (ja) 2008-10-14 2011-05-18 エルピーダメモリ株式会社 半導体装置の製造方法
US20130224948A1 (en) * 2012-02-28 2013-08-29 Globalfoundries Inc. Methods for deposition of tungsten in the fabrication of an integrated circuit
CN103515294B (zh) * 2012-06-26 2018-07-06 盛美半导体设备（上海）有限公司 钨插塞的制作方法
CN104064511B (zh) * 2013-03-19 2017-03-29 上海华虹宏力半导体制造有限公司 硅片接触孔工艺方法
US10147782B2 (en) 2016-07-18 2018-12-04 International Business Machines Corporation Tapered metal nitride structure
CN110571189B (zh) * 2018-06-05 2022-04-29 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
CN109830460A (zh) * 2019-02-22 2019-05-31 德淮半导体有限公司 制造半导体器件的方法
US20230386830A1 (en) * 2022-05-27 2023-11-30 Applied Materials, Inc. Highly conformal metal etch in high aspect ratio semiconductor features
CN119361569A (zh) * 2024-12-24 2025-01-24 杭州积海半导体有限公司 一种半导体互连结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003106A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 장치의 콘택 및 배선 형성 방법
KR100272183B1 (ko) * 1998-10-19 2001-02-01 황인길 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법
KR20030002942A (ko) * 2001-07-03 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
JP3780204B2 (ja) * 2001-12-11 2006-05-31 株式会社アルバック バリアメタル膜又は密着層形成方法及び配線形成方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04225549A (ja) 1990-12-27 1992-08-14 Sony Corp メタルプラグの形成方法
JPH0645326A (ja) * 1992-04-08 1994-02-18 Nec Corp 半導体装置の製造方法
HU220423B (hu) * 1994-01-26 2002-01-28 Novartis Ag. Módosított oligonukleotidok
JPH07294280A (ja) 1994-04-27 1995-11-10 Heiwa Tokei Seisakusho:Kk 歩数計の歩数カウントスイッチ
JP3301466B2 (ja) * 1994-07-12 2002-07-15 ソニー株式会社 半導体装置の製造方法
GB9511888D0 (en) * 1995-06-12 1995-08-09 Dalgety Plc DNA markers for litter size
JPH09232313A (ja) * 1996-02-27 1997-09-05 Fujitsu Ltd 埋め込み導電層の形成方法
JPH09172017A (ja) * 1995-10-18 1997-06-30 Ricoh Co Ltd 半導体装置の製造方法
US5933756A (en) * 1995-10-18 1999-08-03 Ricoh Company, Ltd. Fabrication process of a semiconductor device having a multilayered interconnection structure
JPH09275140A (ja) * 1996-04-05 1997-10-21 Sony Corp 半導体装置における接続孔の形成方法
JPH10144790A (ja) * 1996-11-08 1998-05-29 Sony Corp 半導体装置における配線形成方法
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
JPH1140668A (ja) 1997-07-18 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH1197536A (ja) 1997-09-19 1999-04-09 Nippon Steel Corp 半導体装置の製造方法
JPH11265934A (ja) * 1998-03-16 1999-09-28 Mitsubishi Electric Corp 接続部の形成方法
US6010966A (en) * 1998-08-07 2000-01-04 Applied Materials, Inc. Hydrocarbon gases for anisotropic etching of metal-containing layers
US6140227A (en) * 1998-11-25 2000-10-31 United Microelectronics Corp. Method of fabricating a glue layer of contact/via
JP3183341B2 (ja) * 1998-12-09 2001-07-09 日本電気株式会社 半導体装置の製造方法
JP2001196289A (ja) * 2000-01-12 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
US20020106895A1 (en) 2001-02-08 2002-08-08 Macronix International Co., Ltd. Method for forming copper interconnect and enhancing electromigration resistance
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
TW550642B (en) 2001-06-12 2003-09-01 Toshiba Corp Semiconductor device with multi-layer interconnect and method fabricating the same
TW511860U (en) * 2001-11-08 2002-11-21 Wistron Corp Electronic equipment with side-fixed apparatus for anti-deviation
JP2003303882A (ja) * 2002-04-09 2003-10-24 Sony Corp 半導体装置の製造方法及び半導体装置の製造装置
JP4285946B2 (ja) * 2002-06-06 2009-06-24 株式会社ルネサステクノロジ 半導体装置の製造方法
KR100514523B1 (ko) 2003-06-27 2005-09-13 동부아남반도체 주식회사 반도체 소자의 금속배선 형성방법
US6794304B1 (en) * 2003-07-31 2004-09-21 Lsi Logic Corporation Method and apparatus for reducing microtrenching for borderless vias created in a dual damascene process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990003106A (ko) * 1997-06-24 1999-01-15 윤종용 반도체 장치의 콘택 및 배선 형성 방법
KR100272183B1 (ko) * 1998-10-19 2001-02-01 황인길 반도체 소자 제조 공정에서 물질 매입을 위한 패턴 식각 방법
KR20030002942A (ko) * 2001-07-03 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
JP3780204B2 (ja) * 2001-12-11 2006-05-31 株式会社アルバック バリアメタル膜又は密着層形成方法及び配線形成方法

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