[go: up one dir, main page]

KR100632463B1 - 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서 - Google Patents

에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서 Download PDF

Info

Publication number
KR100632463B1
KR100632463B1 KR1020050011459A KR20050011459A KR100632463B1 KR 100632463 B1 KR100632463 B1 KR 100632463B1 KR 1020050011459 A KR1020050011459 A KR 1020050011459A KR 20050011459 A KR20050011459 A KR 20050011459A KR 100632463 B1 KR100632463 B1 KR 100632463B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor substrate
epitaxial semiconductor
epitaxial
gathering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020050011459A
Other languages
English (en)
Other versions
KR20060090516A (ko
Inventor
이호
신동석
이화성
테츠지 우에노
이승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050011459A priority Critical patent/KR100632463B1/ko
Priority to US11/192,085 priority patent/US7776723B2/en
Priority to JP2005339372A priority patent/JP2006216934A/ja
Priority to DE102006005875.5A priority patent/DE102006005875B4/de
Priority to TW095104007A priority patent/TWI316268B/zh
Priority to CN2006100067280A priority patent/CN1828836B/zh
Publication of KR20060090516A publication Critical patent/KR20060090516A/ko
Application granted granted Critical
Publication of KR100632463B1 publication Critical patent/KR100632463B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/00002—Operational features of endoscopes
    • A61B1/00011—Operational features of endoscopes characterised by signal transmission
    • A61B1/00016—Operational features of endoscopes characterised by signal transmission using wireless means
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/00002—Operational features of endoscopes
    • A61B1/00025—Operational features of endoscopes characterised by power management
    • A61B1/00027—Operational features of endoscopes characterised by power management characterised by power supply
    • A61B1/00032—Operational features of endoscopes characterised by power management characterised by power supply internally powered
    • A61B1/00034—Operational features of endoscopes characterised by power management characterised by power supply internally powered rechargeable
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/005—Flexible endoscopes
    • A61B1/0051—Flexible endoscopes with controlled bending of insertion part
    • A61B1/0052—Constructional details of control elements, e.g. handles
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/005—Flexible endoscopes
    • A61B1/01—Guiding arrangements therefore
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/04—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances
    • A61B1/042—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor combined with photographic or television appliances characterised by a proximal camera, e.g. a CCD camera
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B1/00—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor
    • A61B1/06—Instruments for performing medical examinations of the interior of cavities or tubes of the body by visual or photographical inspection, e.g. endoscopes; Illuminating arrangements therefor with illuminating arrangements
    • A61B1/0661—Endoscope light sources
    • A61B1/0684—Endoscope light sources using light emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02535—Group 14 semiconducting materials including tin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F71/00—Manufacture or treatment of devices covered by this subclass
    • H10F71/121—The active layers comprising only Group IV materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Surgery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Pathology (AREA)
  • Molecular Biology (AREA)
  • Animal Behavior & Ethology (AREA)
  • General Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Veterinary Medicine (AREA)
  • Biophysics (AREA)
  • Biomedical Technology (AREA)
  • Radiology & Medical Imaging (AREA)
  • Medical Informatics (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

에피택셜 반도체 기판의 제조 방법이 제공된다. 에피택셜 반도체 기판의 제조 방법은 실리콘 기판 상에 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층을 성장시키는 단계와 게더링층 상에 제2 에피층을 성장시키는 단계를 포함한다.
에피택셜 반도체 기판, 탄소, 인-시츄, 게더링층, 이미지 센서

Description

에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지 센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한 이미지 센서{Fabrication method of epitaxial semiconductor substrate, fabrication method of image sensor using the same, epitaxial semiconductor substrate and image sensor using the same}
도 1은 본 발명의 일 실시예에 따른 에피택셜 반도체 기판의 제조 방법을 나타낸 순서도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 에피택셜 반도체 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 에피택셜 반도체 기판의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 에피택셜 반도체 기판의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 나타낸 순서도이다.
도 9는 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 에피택셜 반도체 기판을 제조하여 측정한 깊이에 따른 저항율과 캐리어 농도를 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 에피택셜 반도체 기판을 제조하여 측정 한 소수 캐리어의 라이프 타임(minor carrier life time)을 나타낸 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1, 2, 3: 에피택셜 반도체 기판 10 : 반도체 기판
20 : 씨드층 30 : 게더링층
40 : 제2 에피층
본 발명은 에피택셜 반도체 기판의 제조 방법 및 에피택셜 반도체 기판에 관한 것으로, 보다 상세하게는 게더링 능력이 향상된 에피택셜 반도체 기판의 제조 방법 및 이미지 센서에 관한 것이다.
본 발명은 이미지 센서의 제조 방법 및 이미지 센서에 관한 것으로, 보다 상세하게는 동작 특성이 향상된 이미지 센서의 제조 방법 및 이미지 센서에 관한 것이다.
일반적으로 반도체 기판으로는 CZ(Czochralski) 방법에 의해 형성된 CZ 기판, MCZ(Magnetic field Czochralski) 방법에 의해 형성된 MCZ 기판, CZ 기판 또는 MCZ 기판 표면에 에피택셜(epitaxial)층이 형성된 에피택셜 반도체 기판 등이 사용된다. 특히, 에피택셜 반도체 기판은 도펀트 농도 불균일성(dopant concentration inhomogeneities)에 따른 이미지 컨트라스트 불균일성(image contrast unevenness)을 줄이기 위해 이미지 센서(image sensor)에 주로 사용된다.
에피택셜 반도체 기판은 DCS(DiChloroSilane), TCS(TriChloroSilane)등의 실리콘 소스 가스 등을 이용하여 반도체 기판 상에 결정 구조를 성장시키는데, 이 과정에서 많은 양의 불순물이 에피택셜 층에 섞이게 된다. 특히, 메탈 불순물은 SUS(steel use stainless)로 만들어진 에피택셜 성장 장치의 성장로, 소스 가스 파이프 라인에 기인한다. 즉, 염소(chloride)가 소스 가스에 포함되어 있는 경우, 에피택셜 성장하는 동안 염산(HCl)이 발생하게 된다. 염산은 SUS로 만들어진 부재를 부식시키고, 메탈 클로라이드(metal Chlorides)가 소스 가스와 에피층에 포함되게 된다. 또한, 에피택셜 반도체 기판은 디바이스 제조 과정에서 철, 구리, 니켈과 같은 중금속에 오염될 수 있다.
이러한 메탈 불순물은 에피택셜 반도체 기판을 이용하여 이미지 센서를 제조할 때, 이미지 센서에 암전류(dark-current), 백점 결함(white defects) 등을 나타나게 하는 주된 원인이 된다. 따라서, 이미지 센서의 특성 및 수율(yield)를 떨어뜨리게 된다.
종래에는 반도체 기판에 탄소를 임플란트(implant)하여 메탈 불순물을 게더링할 수 있는 게더링층을 형성하는 방법을 사용하였다. 그런데, 이와 같은 방식은 임플란트 임팩트(impact)에 의해 웨이퍼 표면이 불균일하게 되어, 백점 결함 특성을 열화시킨다. 또한, 이러한 불균일성을 보정하기 위한 어닐링(annealing) 공정이 더 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 게더링 능력이 향상된 에피택셜 반 도체 기판의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 에피택셜 반도체 기판의 제조 방법을 포함하는 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 게더링 능력이 향상된 에피택셜 반도체 기판을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기 에피택셜 반도체 기판을 포함하는 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 에피택셜 반도체 기판의 제조 방법은 실리콘 기판 상에 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층을 성장시키는 단계와 게더링층 상에 제2 에피층을 성장시키는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서의 제조 방법은 상기 제조 방법에 의해 제조된 에피택셜 반도체 기판을 제공하는 단계와 에피택셜 반도체 기판 상에 이미지 센서를 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 에피택셜 반도체 기판은 실리콘 기판, 실리콘 기판 상에 형성된 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층, 게더링층 상에 형성된 제2 에피층을 포함하는 에피택셜 반도체 기판을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 이미지 센서는 상기 에피택셜 반도체 기판 상에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 5을 참조하여, 본 발명의 일 실시예에 따른 에피택셜 반도체 기판의 제조 방법을 설명한다.
도 1 및 도 2을 참조하면, 우선 제1 및 제2 에피층을 성장시킬 반도체 기판(10)을 제공한다(S11). 이하에서, 반도체 기판(10)은 실리콘 기판을 지칭한다. 예를 들어, CZ 방법에 의해 단결정 실리콘 잉곳(ingot)을 성장시킨 후, 잉곳을 웨이퍼 형상으로 절단한다. 여기서, 반도체 기판(10)의 주면(main surface; 10a)은 경면화한다(mirror-finished). 반도체 기판(10)은 n 타입 전도성(n-type conductivity)을 가지도록 예를 들어, 인(P)이 도핑된다. 반도체 기판(10)의 크기는 지름이 8인치 이상일 수 있다.
이어서, SC1(Standard Clean-1) 세정 용액(NH4OH/H2O2) 또는 BHF 용액으로 세정하여, 반도체 기판(10) 상에 존재하는 파티클(particle), 유기 불순물 등을 제거한다. 또한, 이와 같은 세정 과정은 반도체 기판의 표면의 거칠기(roughness)를 감소시키는 역할도 한다. 또한, SC2(Standard Clean-2) 세정 용액(HCl/H2O2)으로 세정하여, 천이성 금속(trace metal) 불순물을 제거할 수 있다. 그 후, 약 1100℃, 20 Torr의 수소(H2) 분위기에서 베이킹(baking)하여 반도체 기판(10) 내에 존재하는 산소를 제거한다.
도 1 및 도 3을 참조하면, 반도체 기판(10) 상에 씨드층(20)을 형성한다(S21). 씨드층(20)은 500 내지 800℃의 공정 온도, 10 내지 40 Torr의 공정 압력에서 실리콘 소스 가스(silicon source gas)와 도펀트 소스 가스(dopant source gas)를 에피택셜 성장로(epitaxial reactor) 내에 공급하여, 10 내지 100nm 두께로 형성한다. 제1 에피층이 용이하게 성장될 수 있으면, 씨드층(20)의 공정 온도, 공정 압력, 공급 가스 등은 이에 제한되지 않는다.
즉, 에피택셜 성장이 용이하게 형성될 수 있으면, 씨드층(20)은 1050 내지 1100℃의 공정 온도, 30 내지 60Torr의 공정 압력에서 실리콘 소스 가스만 공급하여 형성하여도 무방하다.
실리콘 소스 가스로는 DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane), SiH4, Si2H6 또는 이들의 조합을 사용할 수 있고, 도펀트 소스 가스로는 PH3 또는 B2H6 등을 사용할 수 있다. 예를 들어, 실리콘 소스 가스로 SiH4, 도펀트 소스 가스로 PH3를 사용할 경우에는 각각 100sccm, 10sccm으로 공급한다.
또한, 씨드층(20)의 저항율(resistivity)은 20 내지 150 Ω·cm이다.
도 1 및 도 4을 참조하면, 씨드층(20) 상에 이온이 인-시츄(in-situ) 도핑된 제1 에피층을 포함하는 게더링층(30)을 형성한다(S31). 여기서, 이온은 IV족 원소, 예를 들어 탄소(C), 게르마늄(Ge), 주석(Sn), 납(Pb) 또는 이들의 조합이 가능하나, 이에 제한되는 것은 아니다. 이하에서는 탄소 이온을 위주로 설명한다.
게더링층(30)은 씨드층(20)이 형성되면, 실리콘 소스 가스, 탄소 소스 가스를 동시에 공급하여 형성한다. 여기서, 탄소 소스 가스는 SiH3CH3, CH4, C2H4 또는 이들의 조합을 사용할 수 있다. 또한, 게더링층(30)은 도펀트 소스 가스를 더 공급하여 성장시킬 수 있다. 예를 들어, 실리콘 소스 가스로 SiH4, 도펀트 소스 가스로 PH3, 탄소 소스 가스로 SiH3CH3를 사용할 경우에는 각각 100sccm, 10sccm, 20sccm으로 공급한다.
또한, 게더링층(30)을 성장시키는 단계의 공정 온도는 500 내지 750℃로, 제2 에피층(도 1의 40 참조)을 성장시키는 단계의 공정 온도보다 낮은 것이 바람직하다. 여기서, 공정 온도가 500℃ 이하인 경우에는 수율이 떨어지고, 750℃ 이상인 경우에는 탄소가 실리콘 격자 사이로(interstitial) 들어가기 때문에 메탈 불순물 을 게더링 능력이 떨어지게 된다. 일반적으로 탄소 원자가 실리콘 원자와 치환되는(substitutial) 경우가 실리콘 격자 사이로 들어가는 경우보다 메탈 불순물의 게더링 능력이 더 높다고 알려져 있다. 또한, 공정 압력은 10 내지 40Torr이다.
게더링층(30)은 일반적으로 게더링층은 두꺼울수록 게더링 효율이 높기 때문에 50 nm 이상의 두께로 형성하고, 바람직하게는 100 nm 내지 1 ㎛ 정도의 두께로 형성한다. 특히, 게더링층(30)의 피크 도핑 농도(peak doping concentration)가 높을수록 메탈 불순물을 게더링하는 능력은 향상되나, 이에 따른 결점(defects)이 증가하므로, 피크 도핑 농도는 1018 내지 1021원자/cc 범위 내에서 조절하는 것이 바람직하다.
도 1 및 도 5를 참조하면, 게더링층(30) 상에 제2 에피층(40)을 성장시킨다(S41). 실리콘 소스 가스, 도펀트 소스 가스를 동시에 공급하여 형성한다. 예를 들어, 실리콘 소스 가스로 DCS, 도펀트 소스 가스로 PH3를 사용할 경우에는 각각 300sccm, 10sccm으로 공급한다.
공정 온도는 1000 내지 1100℃, 공정 압력은 10 내지 760 Torr에서 5 내지 10㎛의 두께로 형성하는 것이 바람직하다. 여기서, 제2 에피층(40)을 성장시키는 단계의 공정 온도가 게더링층(30)을 성장시키는 단계의 공정 온도보다 높은 이유는 제2 에피층(40)의 성장 수율을 높이고, 실리콘 소스 가스로 쓰이는 DCS가 SiH4보다 분해 온도가 높기 때문이다.
제2 에피층(40)은 저항율이 20 내지 150 Ω·cm인 것이 바람직하다.
도 5에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따라 제조된 에피택셜 반도체 기판(1)은 반도체 기판(10), 씨드층(20), 씨드층(20) 상에 탄소가 인-시츄 도핑된 제1 에피층을 포함하는 게더링층(30), 게더링층(30) 상에 형성된 제2 에피층(40)을 포함한다.
반도체 기판(10)은 본 발명의 일 실시예에서는 n형 반도체 기판이 되도록, 예를 들어 인(P)이 도핑하였으나, 이에 제한되는 것은 아니다. 여기서, 반도체 기판(10)은 저항율이 약 10 Ω·cm일 수 있다.
씨드층(20)은 게더링층(30)을 용이하게 성장시키기 위해 형성하며, 10 내지 100nm의 두께를 가진다. 씨드층의 저항율은 20 내지 150 Ω·cm이다. 씨드층(20)은 실리콘층, n형 실리콘층 등으로 형성될 수도 있으나 이에 제한되지 않는다. 다만, 에피택셜 반도체 기판(1)이 완성되었을 때, 씨드층(20)은 게더링층(30)의 탄소가 확산되어 분명하게 구분되지 않을 수 있다.
게더링층(30)은 이온이 인-시츄 도핑된 제1 에피층을 포함하여, 메탈 불순물을 게더링한다. 여기서 이온은 IV족 원소, 예를 들어 탄소(C), 게르마늄(Ge), 주석(Sn), 납(Pb) 또는 이들의 조합이 가능하나, 이에 제한되는 것은 아니다. 게더링층(30)은 일반적으로 두꺼울수록 게더링 능력이 향상되므로 50nm 이상의 두께로 형성하고, 바람직하게는 100nm 내지 1 ㎛의 두께로 형성된다.
또한, 게더링층(30)의 피크 도핑 농도(peak doping concentration)는 제2 에피층(40)보다 반도체 기판(10)에 가까이 형성되는 것이 바람직하다. 또한, 피크 도핑 농도가 높을수록 메탈 불순물을 게더링하는 능력은 향상되나, 이에 따른 결점 (defects)이 증가하므로, 게더링층(30)의 탄소의 피크 도핑 농도(peak doping concentration)는 1018 내지 1021원자/cc 범위 내에서 조절하는 것이 바람직하다.
다만, 탄소가 도핑된 게더링층(30)이 메탈 불순물을 게더링하는 메커니즘에 대해서 명확하게 규명된 바는 없으나, 다음과 같은 메커니즘이 알려져 있다. 우선, 원자의 반지름이 실리콘에 비해 작은 탄소가 실리콘의 위치(site)를 채워, 부피가 축소되면서 발생하는 스트레인 필드 이펙트(strain field effect)에 의해 메탈 불순물이 게더링될 수 있다고 알려져 있다. 또한, 높은 탄소 도핑 농도를 가진 영역에서는 이온화된 메탈의 용해도(solubility)가 증가하여 게더링 현상이 발생된다고 알려져 있다. 본 발명의 일 실시예에서도, 탄소가 인-시츄 도핑된 게더링층(30)에서 저항율(resistivity)은 낮아지고 캐리어 농도가 증가되므로, 이온화된 메탈이 잘 용해된다. 이에 대해서는 자세히 후술한다.
제2 에피층(40)은 게더링층(30) 상에 형성되고, 이는 에피택셜 반도체 기판(1) 상에 디바이스를 형성할 때 포토 다이오드와 같은 광전자 변환부가 제2 에피층(40) 내부에 위치한다. 따라서, 제2 에피층(40)은 5 내지 10㎛ 두께를 갖지만, 포토 다이오드가 내부에 충분히 형성될 정도의 두께이면 무방하다.
또한, 제2 에피층(40)은 저항율이 20 내지 150 Ω·cm인 것이 바람직하고, 이와 같은 저항율은 포토 다이오드(Photo Diode)의 감도(sensitvity)를 높이고, 디바이스간 크로스토크(crosstalk)를 줄이기 위함이다.
도 6은 본 발명의 다른 실시예에 따른 에피택셜 반도체 기판의 단면도이다.
도 6의 에피택셜 반도체 기판(2)이 도 1의 에피택셜 반도체 기판(1)과 다른 점은, 반도체 기판(10) 내에 메탈 불순물을 게더링할 수 있는 산소 석출물(12)이 형성되어 있다는 것이다. 일반적으로 CZ법에 의해 형성된 반도체 기판(10)에는 일정량 이상의 격자간 산소가 불순물로 포함된다. 산소 불순물은 열처리 공정 등을 통해서 과포화 상태가 되기 때문에, 산소 석출물(12)이 된다. 이와 같은 산소 석출물을 이용한 게더링 방법을 인터널 게더링(Internal Gettering; IG) 방법이라 한다.
산소 석출물(12)을 형성하는 방법은 매우 다양하다. 즉, 에피택셜 성장 후 에피택셜 반도체 기판(1)을 소정 온도, 예를 들어 450 내지 750 ℃의 온도로 적어도 30분 정도 열처리할 수 있다. 또한, 에피택셜 반도체 기판(1)을 800 ℃에서 1000 ℃까지 3℃/분의 속도로 승온하고, 1000 ℃에서 4시간 정도 열처리할 수도 있다. 또한, 석출율을 높이기 위해, 에피택셜 반도체 기판(1)에 H2, He, B, C, O2, Ge, Sb 또는 이들의 조합을 임플란트한 후, 열처리 공정을 할 수도 있다.
도 7은 본 발명의 또 다른 실시예에 따른 에피택셜 반도체 기판의 단면도이다.
도 7의 에피택셜 반도체 기판(3)이 도 1의 에피택셜 반도체 기판(1)과 다른 점은, 반도체 기판(10)의 이면에 익스트린직(extrinsic) 게더링층(14)이 형성되어 있다는 것이다. 여기서, 익스트린직 게더링층(14)은 철, 구리 등의 게더링에 효과적인 폴리 실리콘층일 수도 있고, 샌드 블라스트(sand blast) 등의 가공을 통해 형 성된 기계적인 왜곡층일 수도 있다. 이와 같은 익스트린직 게더링층(14)을 이용한 게더링 방법을 익스트린직 게더링(Extrinsic Gettering; EG) 방법이라 한다.
예를 들어, 폴리 실리콘층을 형성하는 방법은 씨드층(20)을 성장시키기 전에, CVD 공정을 통해서 반도체 기판(10) 전체에 폴리 실리콘층을 형성한 후 주면(도 1의 10a)에 형성된 폴리 실리콘층을 연마하여 제거한다. 또한, 반도체 기판(10)의 이면에만 SiH4를 흘려, 이면에만 폴리 실리콘층을 형성할 수도 있다. 여기서, 씨드층(20) 형성하는 공정이 생략된 경우에는 제1 에피층(30)을 성장시키기 전에 폴리 실리콘 층을 형성하는 것이 바람직하다.
도 8은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 나타낸 순서도이다. 도 9는 본 발명의 일 실시예에 따른 이미지 센서의 단면도이다.
도 8을 참조하면, 우선 본 발명의 일 실시예에 따른 에피택셜 반도체 기판을 제공한다(S100). 즉, 제공된 반도체 기판 상에 씨드층을 성장시키고(S11, S21), 탄소가 인-시츄 도핑된 제1 에피층을 포함하는 게더링층을 성장시킨다(S31). 그 후, 게더링층 상에 제2 에피층을 성장시켜 에피택셜 반도체 기판을 완성시킨다(S41).
완성된 에피택셜 반도체 기판 상에 이미지 센서를 형성한다(S200). 여기서, 이미지 센서는 다양한 구조를 가질 수 있으며, 예를 들어 3개 내지 5개의 트랜지스터 구조로 이루어질 수 있다. 또한, 이미지 센서의 제조 방법도 구조 및 설계에 따라 다양하게 변형될 수 있다.
이하에서는, 본 발명의 일 실시예로서 광전자 변환부로써 핀트 포토 다이오 드(Pinned Photo Diode; PPD)를 사용하고, 4개의 트랜지스터 구조를 가진 이미지 센서를 도 9와 함께 설명한다.
도 9을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(4)는 에피택셜 반도체 기판(1), 소자 분리 영역(46), 광전자 변환부(60), 전하 검출부(70), 전하 전송부(80)를 포함한다. 에피택셜 반도체 기판(1)는 활성 영역와 소자 분리 영역이 형성되며, 본 발명의 일 실시예에서는 n형 기판 상에 별도의 p웰(42)을 형성하여 광전자 변환부(60), 전하 전송부(80) 등을 형성한다. 본 발명의 일 실시예에 따른 에피택셜 반도체 기판(1)은 메탈 불순물을 게더링할 수 있는 탄소가 인-시츄 도핑된 게더링층(30)을 포함한다.
소자 분리 영역(46)은 에피택셜 반도체 기판(1) 상의 활성 영역을 정의하고, 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
광전자 변환부(60)는 빛 에너지를 흡수하여 발생한 전하를 축적하며, N+형의 포토 다이오드(62)와 P+형의 피닝층(pinning layer; 64)을 포함한다. 일반적으로, 포토 다이오드(62)와 피닝층(64)은 2번의 서로 다른 이온 주입 공정을 통해서 형성된다. 즉, 우선 주변의 소스, 드레인보다 더 깊게 N+ 도펀트를 이온 주입하여 포토 다이오드(62)를 형성하고, 포토 다이오드(62) 상부에 P+ 도펀트를 낮은 에너지, 높은 도즈(dose)를 이용하여 이온 주입하여 피닝층(64)을 형성한다. 물론, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.
전하 검출부(70)는 광전자 변환부(60)에서 축적된 전하를 전하 전송부(80)를 통해서 전송받으며, 주로 N+ 도펀트를 이온 주입하여 형성한다.
전하 전송부(80)는 과도한 빛 에너지가 조사되었을 때 발생할 수 있는 광전자 변환부(60)에서의 오버 플로우(overflow) 및 블루밍(blooming) 현상을 막기 위해 낮은 문턱 전압(Vth)을 갖는 증가형(enhancement type) 트랜지스터 또는 공핍형(depletion type) 트랜지스터를 사용할 수 있다.
에피택셜 반도체 기판(1) 및/또는 이미지 센서(4)를 제조하는 과정에서, 발생하는 메탈 불순물은 밸런스 밴드(valence band)와 컨덕션 밴드(conduction band) 사이에 중간갭 레벨(midgap level 또는 trap level)을 형성하게 된다. 따라서, R-G 중심을 통한 생성(R-G center generation)등의 방식을 통해서 낮은 열 에너지에 의해서도 전하가 쉽게 발생하게 된다. 따라서, 물체가 노출되어 있지 않더라도 전하 전송부(80)에서는 전하가 발생할 수 있고, 발생된 전하는 전하 전송부(80)가 비활성시에도 존재하는 채널을 통해서 이동하게 되므로 암전류가 발생된다. 또한, 불균일하게 발생한 과도한 암전류는 정상보다 큰 신호를 출력하는 ‘백점 결함(white defect)’의 원인이 된다. 뿐만 아니라, 밝음과 어두움을 명확하게 구분하지 못하므로, 이미지 센서(4)의 동적 범위(dynamic range)가 작아지게 된다. 본 발명의 일 실시예에 따른 이미지 세서(4)는 게더링층(30)을 이용하여 이러한 메탈 불순물을 게더링하므로, 암전류, 백점 결함 등의 결함을 줄일 수 있다.
본 발명의 또 다른 실시예에서는 이미지 센서를 예로 들었으나, 그 외의 디바이스에도 적용할 수 있음은 당업자에게 자명하다. 본 발명의 에피택셜 반도체 기판에 형성된 디바이스는 메탈 불순물의 오염이 적으므로, 디바이스의 오동작이 적고 고수명화를 도모할 수 있다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
<실험예 1>
우선 700℃, 30 Torr의 공정 분위기에서 SiH4, PH3를 공급하여, 50nm 두께의 씨드층을 형성하였다. 그 후, 700℃, 20 Torr의 공정 분위기에서 SiH4, 100sccm, hydrogen diluted CH3SiH3 20sccm, hydrogen diluted PH3 10sccm를 공급하여 100nm 두께의 게더링층을 형성하였다. 이 때, 게더링층(30)의 탄소의 피크 도핑 농도는 5*1019 원자/cc로 측정되었다. 1080℃의 공정 온도에서 DCS 100sccm, hydrogen diluted PH3 1sccm를 공급하여 6㎛ 두께의 제2 에피층을 형성하여, 테스트용 에피택셜 반도체 기판을 완성하였다.
이어서, 테스트용 에피택셜 반도체 기판의 깊이에 따른 저항율과 캐리어 농도를 측정하였다. 그 결과가 도 10에 도시되어 있다.
도 10의 x축은 깊이를 나타내고, y축은 저항율 및 캐리어 농도를 나타낸다. 여기서, 깊이, 저항율, 캐리어 농도는 표준화된 값을 사용한다. 본 실험예의 게더링층에서는 저항율(a1)은 감소하고, 캐리어 농도(b1)는 1.643*1014/cc로 증가하였음을 알 수 있다. 반면에, 제2 에피층에서는 저항율(a2)은 증가하고, 캐리어 농도(b2)는 3*1013/cc로 감소하였음을 알 수 있다. 즉, 게더링층은 캐리어의 농도가 높은 도너(donor) 타입이 되어, 이온화된 메탈의 용해도가 높아지므로 메탈 게더링 능력이 높아짐을 알 수 있다.
<실험예 2>
실험예 1에서와 동일한 방식에 따라 테스트용 에피택셜 반도체 기판을 제조한 후, 테스트용 에피택셜 반도체 기판의 소수 캐리어 라이프 타임을 측정한 결과가 도 11에 도시되어 있다.
도 11의 y축은 표면 근처에서의 재결합 라이프 타임(near surface recombination life time)을 나타낸다. 소수 캐리어의 재결합 라이프 타임이 클수록 금속 오염량이 작음을 나타낸다. c는 에피택셜 성장 하기 전의 반도체 기판, d는 6㎛ 두께의 에피층을 성장시킨 후의 에피택셜 반도체 기판, e는 탄소의 피크 도핑 농도는 5*1019 원자/cc인 게더링층을 형성하고, 6㎛ 두께의 에피층을 성장시킨 에피택셜 반도체 기판을 나타낸다. 여기서, 게더링층을 형성하면 재결합 라이프 타임이 1100msec 정도로, 게더링층이 없는 에피택셜 반도체 기판보다 게더링 성능이 개선되었음을 알 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 에피택셜 반도체 기판의 제조 방법 및 에피택셜 반도체 기판에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 탄소가 인-시츄 도핑된 게더링층을 형성함으로써 메탈 불순물의 게더링 능력을 향상시킬 수 있다.
둘째, 인-시츄로 형성하므로 임플란트, 어닐링 등 별도의 공정이 부가되지 않는다.
셋째, 에피택셜 반도체 기판을 구비한 디바이스의 오동작을 방지하고, 고수명화를 도모할 수 있다.

Claims (27)

  1. 실리콘 기판 상에 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층을 성장시키는 단계; 및
    상기 게더링층 상에 제2 에피층을 성장시키는 단계를 포함하는 에피택셜 반도체 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 이온은 탄소(C), 게르마늄(Ge), 주석(Sn), 납(Pb) 또는 이들의 조합인 에피택셜 반도체 기판의 제조 방법.
  3. 제 2항에 있어서,
    상기 게더링층을 성장시키는 단계는 실리콘 소스 가스, 탄소 소스 가스를 동시에 공급하여 성장시키고, 상기 제2 에피층을 형성하는 단계는 실리콘 소스 가스와 도펀트 소스 가스를 공급하여 성장시키는 에피택셜 반도체 기판의 제조 방법.
  4. 제 3항에 있어서,
    상기 탄소 소스 가스는 SiH3CH3, CH4, C2H4 또는 이들의 조합인 에피택셜 반도체 기판의 제조 방법.
  5. 제 3항에 있어서,
    상기 게더링층을 성장시키는 단계는 도펀트 소스 가스를 더 공급하여 성장시키는 에피택셜 반도체 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 게더링층을 성장시키는 단계의 공정 온도는 상기 제2 에피층을 성장시키는 단계의 공정 온도보다 낮은 에피택셜 반도체 기판의 제조 방법.
  7. 제 6항에 있어서,
    상기 게더링층은 500 내지 750℃에서 성장시키고, 상기 제2 에피층은 1000 내지 1100℃에서 성장시키는 에피택셜 반도체 기판의 제조 방법.
  8. 제 1항에 있어서,
    상기 게더링층은 상기 이온의 피크 도핑 농도를 1018 내지 1021원자/cc로 성장시키는 에피택셜 반도체 기판의 제조 방법.
  9. 제 1항에 있어서,
    상기 게더링층은 100nm 내지 1㎛ 두께로 성장시키는 에피택셜 반도체 기판의 제조 방법.
  10. 제 1항에 있어서,
    상기 제2 에피층은 5 내지 10㎛ 두께로 성장시키는 에피택셜 반도체 기판의 제조 방법.
  11. 제 1항에 있어서,
    상기 게더링층을 성장시키기 전에 상기 실리콘 기판 상에 씨드층을 형성하는 단계를 더 포함하는 에피택셜 반도체 기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 씨드층을 형성하는 단계는 실리콘 소스 가스와 도펀트 소스 가스를 공급하여 성장시키는 에피택셜 반도체 기판의 제조 방법.
  13. 제 11항에 있어서,
    상기 씨드층을 형성하는 단계는 상기 씨드층을 10 내지 100 nm로 형성하는 에피택셜 반도체 기판의 제조 방법.
  14. 제 1항에 있어서,
    상기 제1 에피층을 성장시키기 전에, 상기 게더링층이 형성된 실리콘 기판의 이면에 익스트린직 게더링층을 형성하는 단계를 더 포함하는 에피택셜 반도체 기판의 제조 방법.
  15. 제 1항에 있어서,
    상기 제2 에피층을 성장시킨 후, 상기 에피택셜 반도체 기판을 소정 온도로 열처리하여 메탈 불순물을 게더링하는 산소 석출물을 상기 실리콘 기판 내에 형성하는 단계를 더 포함하는 에피택셜 반도체 기판의 제조 방법.
  16. 제 15항에 있어서,
    상기 열처리 공정을 하기 전에, H2, He, B, C, O2, Ge, Sb 또는 이들의 조합을 에피택셜 반도체 기판에 임플란트하는 에피택셜 반도체 기판의 제조 방법.
  17. 제 1항 내지 제 16항 중 어느 한 항에 의해 제조된 에피택셜 반도체 기판을 제공하는 단계; 및
    상기 에피택셜 반도체 기판 상에 이미지 센서를 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
  18. 실리콘 기판;
    상기 실리콘 기판 상에 형성된 이온이 인-시츄 도핑된 제1 에피층을 포함하는 게더링층; 및
    상기 게더링층 상에 형성된 제2 에피층을 포함하는 에피택셜 반도체 기판.
  19. 제 18항에 있어서,
    상기 이온은 상기 이온은 탄소(C), 게르마늄(Ge), 주석(Sn), 납(Pb) 또는 이들의 조합인 에피택셜 반도체 기판.
  20. 제 18항에 있어서,
    상기 게더링층의 상기 이온의 피크(peak) 도핑 농도는 1018 내지 1021 원자/cc인 에피택셜 반도체 기판.
  21. 제 18항에 있어서,
    상기 게더링층의 두께는 100 nm 내지 1㎛인 에피택셜 반도체 기판.
  22. 제 18항에 있어서,
    상기 실리콘 기판과 상기 게더링층 사이에 형성된 씨드층을 더 포함하는 에피택셜 반도체 기판.
  23. 제 22항에 있어서,
    상기 씨드층의 두께는 10 내지 100nm인 에피택셜 반도체 기판.
  24. 제 18항에 있어서,
    상기 게더링층이 형성된 실리콘 기판의 이면에 익스트린직 게더링층을 더 포함하는 에피택셜 반도체 기판.
  25. 제 18항에 있어서,
    상기 실리콘 기판은 메탈 불순물을 게더링할 수 있는 산소 석출물을 포함하는 에피택셜 반도체 기판.
  26. 제 25항에 있어서,
    상기 실리콘 기판은 H2, He, B, C, O2, Ge, Sb 또는 이들의 조합을 더 포함하는 에피택셜 반도체 기판.
  27. 제 18항 내지 제 26항 중 어느 한 항의 상기 에피택셜 반도체 기판 상에 형성된 이미지 센서.
KR1020050011459A 2005-02-07 2005-02-07 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서 Expired - Fee Related KR100632463B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050011459A KR100632463B1 (ko) 2005-02-07 2005-02-07 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서
US11/192,085 US7776723B2 (en) 2005-02-07 2005-07-29 Method of manufacturing an epitaxial semiconductor substrate and method of manufacturing a semiconductor device
JP2005339372A JP2006216934A (ja) 2005-02-07 2005-11-24 エピタキシャル半導体基板の製造方法及び半導体装置の製造方法
DE102006005875.5A DE102006005875B4 (de) 2005-02-07 2006-02-06 Halbleitersubstrat mit Gettereffekt, Herstellungsverfahren und Verwendung
TW095104007A TWI316268B (en) 2005-02-07 2006-02-07 Method of manufacturing an epitaxial semiconductor substrate and method of manufacturing a semiconductor device
CN2006100067280A CN1828836B (zh) 2005-02-07 2006-02-07 外延半导体衬底的制造方法和半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050011459A KR100632463B1 (ko) 2005-02-07 2005-02-07 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서

Publications (2)

Publication Number Publication Date
KR20060090516A KR20060090516A (ko) 2006-08-11
KR100632463B1 true KR100632463B1 (ko) 2006-10-11

Family

ID=36779071

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050011459A Expired - Fee Related KR100632463B1 (ko) 2005-02-07 2005-02-07 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서

Country Status (4)

Country Link
US (1) US7776723B2 (ko)
KR (1) KR100632463B1 (ko)
CN (1) CN1828836B (ko)
TW (1) TWI316268B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8293613B2 (en) 2007-03-12 2012-10-23 Samsung Electronics Co., Ltd. Gettering structures and methods and their application
KR101224568B1 (ko) 2012-01-13 2013-01-21 주식회사 엘지실트론 에피택셜 웨이퍼의 제조방법

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2078307B1 (en) * 2006-11-02 2015-03-25 Imec Removal of impurities from semiconductor device layers
US8008166B2 (en) * 2007-07-26 2011-08-30 Applied Materials, Inc. Method and apparatus for cleaning a substrate surface
JP5311791B2 (ja) * 2007-10-12 2013-10-09 東京エレクトロン株式会社 ポリシリコン膜の形成方法
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
US8030184B2 (en) * 2007-12-13 2011-10-04 Sumco Corporation Epitaxial wafer and method of producing the same
US20090189159A1 (en) * 2008-01-28 2009-07-30 Atmel Corporation Gettering layer on substrate
TWI442478B (zh) * 2008-03-05 2014-06-21 Sumco Corp 矽基板及其製造方法
US20090242939A1 (en) * 2008-03-25 2009-10-01 Sumco Corporation Wafer for backside illumination type solid imaging device, production method thereof and backside illumination solid imaging device
JP2009283533A (ja) * 2008-05-20 2009-12-03 Sumco Corp 裏面照射型固体撮像素子用ウェーハ、その製造方法及び裏面照射型固体撮像素子
FR2933684B1 (fr) * 2008-07-09 2011-05-06 Commissariat Energie Atomique Procede de purification d'un substrat en silicium cristallin et procede d'elaboration d'une cellule photovoltaique
JP5347520B2 (ja) * 2009-01-20 2013-11-20 ソニー株式会社 固体撮像装置の製造方法
KR101544511B1 (ko) 2009-04-21 2015-08-13 삼성전자주식회사 게터링 영역들을 갖는 이미지 센서의 제조 방법
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
KR101323001B1 (ko) * 2012-02-29 2013-10-29 주식회사 엘지실트론 이미지 센서 및 이의 제조 방법
CN103035488A (zh) * 2012-11-07 2013-04-10 上海华虹Nec电子有限公司 沟槽形半导体结构的形成方法
TWI541864B (zh) 2012-12-06 2016-07-11 世創電子材料公司 磊晶晶圓及其製造方法
US10204803B2 (en) * 2013-09-17 2019-02-12 Deca Technologies Inc. Two step method of rapid curing a semiconductor polymer layer
JP6056772B2 (ja) * 2014-01-07 2017-01-11 株式会社Sumco エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
KR20150134543A (ko) * 2014-05-22 2015-12-02 삼성전자주식회사 소자 제조용 기판 및 반도체 소자
JP2016009730A (ja) * 2014-06-23 2016-01-18 株式会社東芝 半導体装置の製造方法
EP3113224B1 (en) * 2015-06-12 2020-07-08 Canon Kabushiki Kaisha Imaging apparatus, method of manufacturing the same, and camera
CN105679783B (zh) * 2016-02-24 2019-05-03 上海华虹宏力半导体制造有限公司 图像传感器及其形成方法
CN106298457A (zh) * 2016-09-22 2017-01-04 东莞市联洲知识产权运营管理有限公司 一种SiGe/Si外延片生长方法
CN106504978A (zh) * 2016-10-17 2017-03-15 上海华力微电子有限公司 一种用于提高衬底金属捕获能力的cis硅片处理方法
CN107973269A (zh) * 2017-12-18 2018-05-01 中国电子科技集团公司第四十六研究所 一种mems器件用多层结构硅片的制作方法
CN109192743A (zh) * 2018-09-04 2019-01-11 德淮半导体有限公司 图像传感器及其形成方法
CN109346489A (zh) * 2018-09-20 2019-02-15 德淮半导体有限公司 图像传感器及其制造方法
WO2022104074A1 (en) * 2020-11-13 2022-05-19 The Regents Of The University Of California Epitaxy-enabled substrate transfer
CN114156383B (zh) * 2021-12-03 2024-06-21 扬州乾照光电有限公司 半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210650A (ja) 2000-01-05 2001-08-03 Hyundai Electronics Ind Co Ltd エピタキシャルシリコンウェーハの製造方法
KR100328188B1 (ko) 1993-03-30 2002-06-20 이데이 노부유끼 반도체 기판,고체 촬상 장치 및 그 제조 방법
JP2004165225A (ja) 2002-11-08 2004-06-10 Sony Corp 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237771A (ja) 1988-07-28 1990-02-07 Fujitsu Ltd Ｓｏｉ基板
US6228453B1 (en) * 1995-06-07 2001-05-08 Lanxide Technology Company, Lp Composite materials comprising two jonal functions and methods for making the same
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
JPH11204771A (ja) * 1998-01-07 1999-07-30 Sony Corp 半導体基板の製造方法及び固体撮像装置の製造方法
JPH11297976A (ja) * 1998-04-07 1999-10-29 Sony Corp エピタキシャル半導体基板およびその製造方法ならびに半導体装置の製造方法ならびに固体撮像装置の製造方法
US20020127766A1 (en) * 2000-12-27 2002-09-12 Memc Electronic Materials, Inc. Semiconductor wafer manufacturing process
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2002353434A (ja) * 2001-05-22 2002-12-06 Sony Corp 固体撮像装置の製造方法
US7687383B2 (en) * 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100328188B1 (ko) 1993-03-30 2002-06-20 이데이 노부유끼 반도체 기판,고체 촬상 장치 및 그 제조 방법
JP2001210650A (ja) 2000-01-05 2001-08-03 Hyundai Electronics Ind Co Ltd エピタキシャルシリコンウェーハの製造方法
JP2004165225A (ja) 2002-11-08 2004-06-10 Sony Corp 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8293613B2 (en) 2007-03-12 2012-10-23 Samsung Electronics Co., Ltd. Gettering structures and methods and their application
KR101224568B1 (ko) 2012-01-13 2013-01-21 주식회사 엘지실트론 에피택셜 웨이퍼의 제조방법

Also Published As

Publication number Publication date
KR20060090516A (ko) 2006-08-11
TW200633022A (en) 2006-09-16
TWI316268B (en) 2009-10-21
US7776723B2 (en) 2010-08-17
CN1828836B (zh) 2011-04-20
CN1828836A (zh) 2006-09-06
US20060175613A1 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
KR100632463B1 (ko) 에피택셜 반도체 기판의 제조 방법과 이를 이용한 이미지센서의 제조 방법, 에피택셜 반도체 기판 및 이를 이용한이미지 센서
JP4650584B2 (ja) 固体撮像素子およびその製造方法
KR100654354B1 (ko) 게더링 기능을 가지는 저결함 에피택셜 반도체 기판, 이를이용한 이미지 센서 및 이의 제조 방법
KR100625944B1 (ko) 씨모스 이미지 센서의 포토다이오드 및 그의 제조 방법
US6342436B1 (en) Method of manufacturing semiconductor substrate and method of manufacturing solid-state image-pickup device
WO2002095830A1 (en) Production method for solid imaging device
US20090321883A1 (en) Silicon substrate for solid-state imaging device and method for manufacturing the same
KR101208651B1 (ko) 실리콘 기판과 그 제조방법
TWI523206B (zh) Epitaxial wafer and its manufacturing method
JP2010040864A (ja) エピタキシャルシリコンウェーハ及びその製造方法
JP2007273959A (ja) 光検出素子及びその製造方法
TW201826396A (zh) 磊晶矽晶圓的製造方法、磊晶矽晶圓及固體攝像元件的製造方法
US20070205488A1 (en) Light-detecting device and manufacturing method thereof
JP3579069B2 (ja) 半導体装置の製造方法
KR20040066173A (ko) 실리콘 웨이퍼 및 실리콘 웨이퍼의 제조방법
JP2004165225A (ja) 半導体基板の製造方法、固体撮像装置の製造方法及び固体撮像装置用の選別方法
JP2006216934A (ja) エピタキシャル半導体基板の製造方法及び半導体装置の製造方法
JP2003100760A (ja) エピタキシャルシリコンウェハおよびその製造方法
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
JP4826993B2 (ja) ｐ型シリコン単結晶ウェーハの製造方法
JP2002134511A (ja) 半導体基板の製造方法および固体撮像装置の製造方法
CN120568876A (zh) 一种提高cmos图像传感器像素性能的工艺方法
JPH11243093A (ja) シリコンエピタキシャルウェーハの製造方法
JP2007335591A (ja) 半導体基板、半導体基板の製造方法、固体撮像素子及び固体撮像素子の製造方法
JP2011023533A (ja) シリコン基板とその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20140929

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20140929

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000