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KR100626618B1 - 반도체 칩 적층 패키지 및 제조 방법 - Google Patents

반도체 칩 적층 패키지 및 제조 방법 Download PDF

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KR100626618B1
KR100626618B1 KR1020040104247A KR20040104247A KR100626618B1 KR 100626618 B1 KR100626618 B1 KR 100626618B1 KR 1020040104247 A KR1020040104247 A KR 1020040104247A KR 20040104247 A KR20040104247 A KR 20040104247A KR 100626618 B1 KR100626618 B1 KR 100626618B1
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bonding
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임광만
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Abstract

본 발명은 플립 칩 본딩과 와이어 본딩을 이용한 반도체 칩 적층 패키지에 관한 것으로 효율적이고 신뢰성 있는 적층 구조를 제공한다. 본 발명의 칩 적층 패키지를 구성하는 각각의 단위 패키지에 있어서, 배선 기판의 제1 표면 가장자리 부분에 형성된 와이어 본딩 패드는 제1 표면에 부착되는 집적회로 칩의 와이어 랜드와 본딩 와이어에 의하여 서로 연결된다. 또한, 배선 기판의 제2 표면 중앙 부분에 형성된 플립 칩 본딩 패드는 상부 단위 패키지의 집적회로 칩 상부면에 형성된 칩 범프와 접합된다. 단위 패키지들의 적층 구조는 제2 배선 기판 위에 적층되며, 적층 구조를 보호하기 위하여 몰딩 수지 또는 언더필 수지가 형성된다.
플립 칩 본딩, 와이어 본딩, 칩 적층 패키지, 몰딩 수지, 솔더 볼

Description

반도체 칩 적층 패키지 및 제조 방법 {Semiconductor chip stack package and related fabrication method}
도 1은 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 배선 기판을 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 단위 패키지를 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 집적회로 칩을 나타내는 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 단위 패키지 적층 구조를 나타내는 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 칩 적층 패키지를 나타내는 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 제조 방법을 나타내는 사시도들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 칩 적층 패키지를 나타내는 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩 적층 패키지를 나타내는 단면도이다.
<도면에 사용된 참조 번호의 설명>
10, 10a, 40, 40a: 배선 기판(circuit substrate)
11, 41: 기판 중심층(substrate core)
12: 와이어 본딩 패드(wire bonding pad)
13, 43: 플립 칩 본딩 패드(flip chip bonding pad)
14, 44: 솔더 마스크(solder mask)
42: 솔더 볼 패드(solder ball pad)
20: 집적회로 칩(IC chip) 21: 실리콘 기판(silicon substrate)
22: 입출력 단자(I/O terminal) 23: 패시베이션층(passivation layer)
24: 재배선(rerouting line) 24a: 범프 랜드(bump land)
24b: 와이어 랜드(wire land) 25: 보호층(protective layer)
26: 칩 범프(chip bump)
30, 30a, 30b, 30c, 30d, 30e: 단위 패키지(unit package)
31: 접착층(adhesive layer) 32: 본딩 와이어(bonding wire)
32a: 와이어 볼(wire ball) 50: 솔더 볼(solder ball)
60, 60a: 몰딩 수지(molding resin)
70: 언더필 수지(underfill resin)
100, 200, 300: 칩 적층 패키지(chip stack package)
본 발명은 반도체 패키지 기술에 관한 것으로서, 보다 구체적으로는 플립 칩 본딩과 와이어 본딩을 이용한 반도체 칩 적층 패키지 및 그 제조 방법에 관한 것이다.
근래에 들어, 패키지 조립 단계에서 집적도를 향상시킬 수 있는 방안으로 적층 기술(stacking technology)이 활발히 연구되고 있다. 적층 기술은 배선 기판의 제한된 면적에 여러 개의 집적회로 칩을 직접 적층하거나 단위 패키지의 형태로 조립하여 적층하는 기술이다.
한편, 최근에는 플립 칩(flip chip) 또는 웨이퍼 레벨 패키지(wafer level package)와 같이 집적회로 칩 위에 전도성 범프를 형성하여 외부 접속 구조를 구현한 베어 칩 패키지(bare chip package)가 주목을 받고 있다. 베어 칩 패키지는 칩 크기 수준으로 패키지의 크기를 줄일 수 있으므로 칩 스케일 패키지(chip scale package)의 일종이다.
베어 칩 패키지를 사용하여 적층 패키지를 구현하는 종래 기술은 매우 다양하다. 예를 들어, 연성(flexible) 회로기판에 베어 칩들을 플립 칩 본딩한 후 연성 회로기판을 구부려 수직 적층 구조를 구현하는 기술, 베어 칩들을 관통하는 비아(via)를 만들어 위아래 칩의 배선을 연결하는 기술, 베어 칩들을 각각의 배선 기판에 실장하고 배선 기판의 가장자리에서 연결 단자로 연결하는 기술 등이 알려져 있다.
그러나, 이러한 종래 기술들은 전반적으로 적층 구조가 복잡하고 구현 방법이 어렵거나 비효율적인 단점을 안고 있다. 또한, 종래의 적층 패키지는 위아래 칩의 연결 단자가 대기에 노출되는 경우가 많기 때문에 흡습 등으로 인하여 신뢰성 저하를 일으킬 수 있다. 특히, 베어 칩 외곽의 배선 기판 가장자리에 적층 칩간의 연결 단자를 배치하는 기술은 패키지의 크기를 증가시키는 단점이 있다.
따라서 본 발명의 목적은 집적회로 칩 위에 전도성 범프가 형성된 베어 칩 패키지를 이용하여 칩 적층 패키지를 구현함에 있어서 보다 간단하고 효율적이며 신뢰성 있는 적층 구조를 제공하고자 하는 것이다.
본 발명의 다른 목적은 칩 적층 패키지의 크기를 칩 크기 수준으로 구현할 수 있는 적층 구조를 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 다음과 같은 구성의 반도체 칩 적층 패키지를 제공한다.
본 발명에 따른 반도체 칩 적층 패키지는 하부 단위 패키지 위에 상부 단위 패키지가 적층되며, 각각의 단위 패키지는 배선 기판과 집적회로 칩과 본딩 와이어를 포함한다. 배선 기판은 기판 중심층의 제1 표면 가장자리 부분에 형성된 와이어 본딩 패드와 제2 표면 중앙 부분에 형성된 플립 칩 본딩 패드를 가진다. 집적회로 칩은 상부면의 가장자리 부분에 형성된 와이어 랜드와 중앙 부분에 형성된 칩 범프를 가지며, 배선 기판의 제1 표면에 부착된다. 본딩 와이어는 와이어 본딩 패드와 와이어 랜드를 연결한다. 특히, 상부 단위 패키지의 칩 범프는 하부 단위 패키지의 플립 칩 본딩 패드에 접합된다.
본 발명에 따른 반도체 칩 적층 패키지는 제2 배선 기판을 더 포함할 수 있다. 제2 배선 기판은 제1 표면에 형성된 솔더 볼 패드와 제2 표면에 형성된 플립 칩 본딩 패드를 가진다. 이 때, 하부 단위 패키지의 칩 범프는 제2 배선 기판의 플립 칩 본딩 패드에 접합된다. 이 경우, 본 발명에 따른 반도체 칩 적층 패키지는 제2 배선 기판의 솔더 볼 패드에 형성되는 솔더 볼을 더 포함할 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지는 몰딩 수지 또는 언더필 수지를 더 포함할 수 있다. 몰딩 수지 또는 언더필 수지는 각각의 단위 패키지 내부의 빈 공간을 채우며 칩 범프와 본딩 와이어를 보호하고 고정한다.
또한, 본 발명에 따른 반도체 칩 적층 패키지에 있어서, 배선 기판의 기판 중심층은 절연물질로만 이루어지는 단일 층 또는 둘 이상의 절연층과 도전층이 접합된 다수 층일 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지에 있어서, 각각의 단위 패키지는 집적회로 칩과 배선 기판의 제1 표면 사이에 개재되는 접착층을 더 포함할 수 있다. 이 때, 접착층은 액상 접착제 또는 접착 시트일 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지에 있어서, 본딩 와이어는 와이어 랜드와 와이어 본딩 패드에 각각 볼-볼, 볼-웨지, 웨지-웨지 중 어느 한 형태로 연결될 수 있다. 또한, 본딩 와이어는 집적회로 칩의 상부면을 기준으로 칩 범프에 비하여 낮은 높이에 위치하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 칩 적층 패키지에 있어서, 하부 단위 패키지의 집적회로 칩과 상부 단위 패키지의 집적회로 칩은 서로 크기가 다른 이종 칩일 수 있다.
한편, 본 발명은 다음과 같은 구성의 반도체 칩 적층 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 칩 적층 패키지의 제조 방법은, 배선 기판이 다수 형성된 배선 기판 스트립 위에 다수의 단위 패키지들을 형성하는 단계; 단위 패키지들을 절단하여 각각 분리하는 단계; 제2 배선 기판이 다수 형성된 제2 배선 기판 스트립 위에 분리된 단위 패키지들을 적층하여 다수의 적층 구조들을 형성하는 단계; 적층 구조들이 형성된 제2 배선 기판 스트립 위에 몰딩 수지를 일괄적으로 형성하는 단계; 및 몰딩 수지를 절단하여 각각의 적층 패키지를 분리하는 단계를 포함한다.
본 발명에 따른 반도체 칩 적층 패키지의 제조 방법에 있어서, 단위 패키지의 형성 단계는, 각각의 배선 기판이 기판 중심층의 제1 표면 가장자리 부분에 형성된 와이어 본딩 패드와 제2 표면 중앙 부분에 형성된 플립 칩 본딩 패드를 가지도록 배선 기판 스트립을 준비하는 단계; 상부면의 가장자리 부분에 형성된 와이어 랜드와 중앙 부분에 형성된 칩 범프를 가지는 집적회로 칩을 각각의 배선 기판 위에 부착하는 단계; 및 본딩 와이어를 통하여 와이어 본딩 패드와 와이어 랜드를 연결하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지의 제조 방법에 있어서, 적층 구조의 형성 단계는, 제1의 단위 패키지를 제2 배선 기판 위에 부착하는 단계; 및 제2의 단위 패키지를 제1 단위 패키지 위에 부착하는 단계를 포함할 수 있으며, 이 때 제2 단위 패키지의 칩 범프는 제1 단위 패키지의 플립 칩 본딩 패드에 접합된다.
또한, 본 발명에 따른 반도체 칩 적층 패키지의 제조 방법은, 적층 패키지의 분리 단계 후에, 제2 배선 기판에 다수의 솔더 볼들을 형성하는 단계를 더 포함할 수 있다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 보다 명확히 전달하기 위함이다.
마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 각 도면에서 동일한 또는 대응하는 구성요소에는 동일한 참조 번호를 부여하였다.
도 1은 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 배선 기판(10)을 나타내는 단면도이다.
도 1을 참조하면, 배선 기판(10)은 기판 중심층(11)의 제1 표면에 다수의 와이어 본딩 패드(12, wire bonding pad)가 형성되고 제2 표면에 다수의 플립 칩 본딩 패드(13, flip chip bonding pad)가 형성된 구조를 가진다. 특히, 와이어 본딩 패드(12)는 제1 표면의 가장자리 부분에, 플립 칩 본딩 패드(13)는 제2 표면의 중앙 부분에 배치된다. 기판 중심층(11)의 제1 표면과 제2 표면의 나머지 부분은 솔더 마스크(14, solder mask)로 덮여 보호된다.
기판 중심층(11)은 절연물질로만 이루어지는 단일 층일 수도 있고, 둘 이상의 절연층과 도전층이 접합된 다수 층일 수도 있다. 절연층은 예를 들어 FR(flame retardant)-4, 폴리이미드(polyimide), 에폭시(epoxy), 페놀(phenol), 폴리에스테르(polyester)와 같은 절연성 수지로 이루어진다. 와이어 본딩 패드(12)와 플립 칩 본딩 패드(13)는 예를 들어 구리(Cu)로 이루어지며 표면에 니켈(Ni)과 금(Au)이 도금될 수 있다. 와이어 본딩 패드(12)와 플립 칩 본딩 패드(13)는 기판 중심층(11)에 형성되는 비아(도시되지 않음, via)를 통하여 전기적으로 연결된다. 솔더 마스크(14)는 솔더 레지스트(solder resist)로도 불리며 절연성 수지 물질로 이루어진다.
도 2는 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 단위 패키지(30)를 나타내는 단면도이다.
도 2를 참조하면, 전술한 배선 기판(10)의 제1 표면에 집적회로 칩(20)을 부착하고 전기적으로 연결하여 단위 패키지(30)를 제조한다. 집적회로 칩(20)의 부착은 접착층(31)을 통하여 이루어지며, 집적회로 칩(20)의 전기적 연결은 본딩 와이 어(32)를 통하여 이루어진다.
이 때, 집적회로 칩(20)은 배선 기판(10)의 와이어 본딩 패드(12) 사이에 위치한다. 본딩 와이어(32)는 와이어 본딩 공정을 통하여 한쪽 끝이 와이어 본딩 패드(12)에 연결되고, 반대쪽 끝이 집적회로 칩(20)의 와이어 랜드(24b)에 연결된다. 따라서 배선 기판(20)의 와이어 본딩 패드(12)는 가급적 집적회로 칩(20)에 인접하여 형성하는 것이 바람직하다. 와이어 본딩 공정은 일반적인 와이어 본딩 방식 또는 범프 리버스 본딩(bump reverse bonding) 방식 등이 가능하다. 따라서 본딩 와이어(32)는 와이어 랜드(24b)와 와이어 본딩 패드(12)에 각각 볼-볼(ball-ball), 볼-웨지(ball-wedge), 웨지-웨지(wedge-wedge) 중 어느 한 형태로 형성될 수 있다.
접착층(31)은 액상의 접착제 또는 접착 시트(adhesive sheet)가 모두 가능하지만, 인접한 와이어 본딩 패드(12)에 영향을 미치지 않기 위하여 접착 시트를 사용하는 것이 바람직하다. 본딩 와이어(32)의 소재는 금(Au), 알루미늄(Al), 은(Ag), 구리(Cu) 중에서 선택할 수 있고, 금 와이어의 경우 구리(Cu), 베릴륨(Be) 등을 첨가한 합금을 사용할 수 있다.
집적회로 칩(20)의 상부면, 즉 활성면(active surface)에는 범프 랜드(24a)와 와이어 랜드(24b)가 형성되어 있다. 특히, 범프 랜드(24a)는 활성면의 중앙 부분에, 와이어 랜드(24b)는 활성면의 가장자리 부분에 배치된다. 범프 랜드(24a)에는 칩 범프(26)가 형성되어 있고, 와이어 랜드(24b)에는 본딩 와이어(32)가 연결된다. 범프 랜드(24a)와 와이어 랜드(24b)는 예를 들어 구리(Cu)로 이루어지며 표면에 니켈(Ni)과 금(Au)이 도금될 수 있다. 칩 범프(26)는 예컨대 솔더(solder) 또는 금(Au)과 같은 전도성 물질로 형성된다. 집적회로 칩(20)의 보다 자세한 구조가 도 3에 도시되어 있다.
도 3은 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 집적회로 칩(20)을 나타내는 단면도이다.
도 3을 참조하면, 집적회로 칩(20)은 통상적인 웨이퍼 제조 공정을 통하여 제조되며, 실리콘 기판(21)에 소정의 집적회로(도시되지 않음)가 형성된다. 집적회로의 입출력 단자(22)는 실리콘 기판(21)의 상부면에 형성되며, 입출력 단자(22)를 제외하고 실리콘 기판(21)의 상부면은 패시베이션층(23)으로 덮인다. 패시베이션층(23) 위에는 재배선(24)이 형성되며, 재배선(24)의 한쪽 끝은 입출력 단자(22)와 연결된다. 재배선(24)과 패시베이션층(23)은 보호층(25)으로 덮이며, 보호층(25)의 일부가 제거되어 재배선(24)의 일부를 노출시킨다. 재배선(24)의 노출 영역은 전술한 범프 랜드(24a)와 와이어 랜드(24b)이다.
도 3은 전술한 와이어 본딩 방식 중에서 범프 리버스 본딩 방식을 예시하고 있다. 범프 리버스 본딩 방식에서는 와이어 랜드(24b)에 연결되는 본딩 와이어(32)의 끝 부분에 와이어 볼(32a)이 형성되고, 본딩 와이어(32)가 수평 방향으로 와이어 루프(wire loop)를 형성한다. 따라서 본딩 와이어(32)는 칩 표면을 기준으로 칩 범프(26)에 비하여 낮은 높이에 위치하게 된다.
이상 설명한 바와 같이 단위 패키지를 제조한 후에 반도체 칩 적층 패키지를 제조한다. 도 4는 본 발명의 실시예에 따른 반도체 칩 적층 패키지의 단위 패키지(30a, 30b) 적층 구조를 나타내는 단면도이다.
도 4를 참조하면, 전술한 단위 패키지(30a, 30b)들은 제2 배선 기판(40) 위에 차례로 적층된다. 제2 배선 기판(40)은 적층 패키지의 최종 기판 역할을 하는 것으로서 전술한 배선 기판(30)과 그 구성이 유사하다. 제2 배선 기판(40)은 기판 중심층(41)의 제1 표면에 다수의 솔더 볼 패드(42)가 형성되고 제2 표면에 다수의 플립 칩 본딩 패드(43)가 형성된다. 기판 중심층(41)의 제1 표면과 제2 표면의 나머지 부분은 솔더 마스크(44)로 덮인다.
단위 패키지(30a, 30b)들은 각각 칩 범프(26)가 제2 배선 기판(40)을 향하도록 뒤집어진 상태로 적층된다. 하부 단위 패키지(30a)는 제2 배선 기판(40)의 제2 표면 위에 적층되며, 하부 단위 패키지(30a)의 칩 범프(26)와 제2 배선 기판(40)의 플립 칩 본딩 패드(43)가 물리적 접합 및 전기적 연결을 이룬다. 이 때의 물리적 접합은 플립 칩 본딩 공정에 의하여 이루어진다. 플립 칩 본딩 공정은 예를 들어 리플로우 솔더링(reflow soldering) 방법을 이용하며, 비전도성 접착 필름(non-conductive adhesive film)을 개재한 상태에서 이루어질 수 있다.
상부 단위 패키지(30b)는 하부 단위 패키지(30a) 위에 적층된다. 이 때, 상부 단위 패키지(30b)의 칩 범프(26)는 하부 단위 패키지(30a)의 배선 기판(10)에 형성된 플립 칩 본딩 패드(43)와 물리적 접합 및 전기적 연결을 이룬다. 이 때의 물리적 접합 역시 리플로우 솔더링 방법으로 이루어지며, 비전도성 접착 필름이 개재될 수 있다.
이와 같이 단위 패키지(30a, 30b)들의 적층 구조를 구현하면, 각각의 단위 패키지(30a, 30b) 내에서 집적회로 칩(20)과 배선 기판(10) 사이의 전기적 연결은 본딩 와이어(32)에 의하여, 상하부 단위 패키지(30a, 30b) 사이의 전기적 연결 및 하부 단위 패키지(30a)와 제2 배선 기판(40) 사이의 전기적 연결은 칩 범프(26)에 의하여 이루어진다. 즉, 와이어 본딩과 플립 칩 본딩을 모두 이용하여 적층 구조를 구현한다.
이어서 도 5에 도시된 바와 같이, 적층 구조를 보호하기 위하여 몰딩 수지(60)를 형성하고, 제2 배선 기판(40)의 제1 표면에 다수의 솔더 볼(50)들을 형성함으로써 반도체 칩 적층 패키지(100)의 제조 공정을 완료한다.
몰딩 수지(60)는 각각의 단위 패키지(30a, 30b) 내부의 빈 공간을 모두 채우며, 칩 범프(26)와 본딩 와이어(32)를 보호하고 고정한다. 몰딩 수지(60)를 형성하는 몰딩 공정은 칩 적층 구조 전체에 대하여 일괄적으로 진행할 수 있을 뿐만 아니라, 여러 개의 칩 적층 패키지(100)들을 동시에 제조할 때에도 유용하게 적용할 수 있다. 여러 칩 적층 패키지(100)들을 동시 제조하는 경우에는 몰딩 수지(60)를 일괄적으로 형성한 후 개별 적층 패키지(100)들을 절단하여 분리하는 공정이 이어진다. 이에 대해서는 후술한다.
솔더 볼(50)들은 칩 적층 패키지(100)의 최종 단자로서 외부 장치와의 접속 경로로 사용된다. 각각의 솔더 볼(50)은 제2 배선 기판(40)에 형성된 솔더 볼 패드(42) 위에 형성된다. 주지하다시피 솔더 볼(50)들은 칩 범프(26)에 비하여 상대적으로 크기가 크며 제2 배선 기판(40)의 제1 표면 전체에 걸쳐 분포된다.
이와 같이 솔더 볼(50)들은 각각의 단위 패키지(30a, 30b)와 별도로 제2 배선 기판(40)에 형성된다. 따라서 적층 패키지(100)가 실장되는 외부 장치에 따라 단위 패키지(30a, 30b)의 구성을 변경할 필요가 없으며, 제2 배선 기판(40)의 크기, 솔더 볼(50)의 개수, 배열 등을 변경하면 충분하다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 칩 적층 패키지(100)의 제조 방법을 나타내는 사시도들이다. 도 6a 내지 도 6c에 도시된 바와 같이, 다수의 적층 패키지(100)들을 동시에 제조할 수 있다.
먼저, 도 6a를 참조하면, 전술한 배선 기판(10)이 다수 형성된 배선 기판 스트립(10a, strip)을 준비한다. 그리고 각각의 배선 기판(10) 위에 집적회로 칩(20)을 부착하고 전기적으로 연결하여 다수의 단위 패키지(30)들을 제조한다. 이 때, 각각의 단위 패키지(30)는 도 2에 도시된 것과 같은 구조를 가진다. 집적회로 칩(20)은 상부면에 형성된 칩 범프(26)를 포함하며, 집적회로 칩(20)과 배선 기판(10) 사이의 전기적 연결은 본딩 와이어(32)에 의하여 이루어진다.
배선 기판 스트립(10a) 위에 다수의 단위 패키지(30)들을 제조한 후, 각각의 단위 패키지(30)를 분리한다. 단위 패키지(30)의 분리 단계는 기계적인 절단 방법 또는 레이저를 이용한 절단 방법 등으로 수행할 수 있다. 분리된 단위 패키지(30)들은 도 6b에 도시된 바와 같이 제2 배선 기판 위에 적층된다.
도 6b를 참조하면, 제2 배선 기판(40a)은 전술한 배선 기판 스트립과 마찬가지로 스트립 형태를 가진다. 제2 배선 기판 스트립(40a) 위에 단위 패키지(30a, 30b)들을 적층하여 원하는 개수만큼의 적층 구조들을 형성한다. 이 때, 각각의 적층 구조는 도 4에 도시된 것과 같은 구조를 가진다.
이어서 도 6c에 도시된 바와 같이, 다수의 적층 구조들을 한꺼번에 덮도록 몰딩 수지(60a)를 형성한다. 제2 배선 기판 스트립(40a) 위에 몰딩 수지(60a)를 일괄적으로 형성한 후에는 개별 적층 패키지(100)들을 절단하여 분리한다. 이와 같이 동시 몰딩 공정을 통하여 생산성을 향상시킬 수 있다. 몰딩 수지(60a)의 절단 단계 역시 기계적인 절단 방법 또는 레이저를 이용한 절단 방법 등으로 수행할 수 있다.
이어서 절단된 제2 배선 기판(40)에 다수의 솔더 볼(50)들을 형성함으로써 반도체 칩 적층 패키지(100)의 제조 공정을 완료하며, 도 5에 도시된 것과 같은 구조의 적층 패키지(100)를 얻을 수 있다.
한편, 전술한 몰딩 수지(60) 대신에 언더필 수지를 사용할 수도 있다. 도 7은 그러한 예로서, 도 7은 본 발명의 다른 실시예에 따른 반도체 칩 적층 패키지(200)를 나타내는 단면도이다.
도 7을 참조하면, 칩 적층 패키지(200)의 기본 구조는 전술한 실시예의 칩 적층 패키지(100)와 동일하다. 다만, 본 실시예의 칩 적층 패키지(200)는 적층 구조를 보호하기 위하여 몰딩 수지 대신에 언더필 수지(70)를 사용한다. 언더필 수지(70)는 몰딩 수지와 달리 일괄적인 공정 진행이 다소 곤란하지만, 칩 범프(26)의 크기가 작아서 집적회로 칩(20)과 배선 기판(10) 사이의 틈이 좁을 경우에는 오히려 효과적인 대안이 될 수 있다.
또한, 단위 패키지(30a, 30b)의 제조 단계에서 각각 언더필 수지(70)를 형성한 후, 최종 단계에서 몰딩 수지를 추가로 형성하는 것도 가능하다.
한편, 이상 설명한 실시예들은 칩 크기가 동일한 동종 칩을 사용한 경우이지만, 칩 크기가 서로 다른 이종 칩을 사용하더라도 본 발명의 칩 적층 패키지를 구 현할 수 있다. 또한, 전술한 실시예들은 두 개의 단위 패키지가 적층된 구조를 예시하고 있지만, 그 이상의 단위 패키지들을 적층하여 적층 패키지를 구현하는 것도 물론 가능하다. 도 8은 그러한 예로서, 도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩 적층 패키지(300)를 나타내는 단면도이다.
도 8을 참조하면, 칩 적층 패키지(300)의 구조는 전술한 실시예들의 칩 적층 패키지(100, 200)의 구조와 기본적으로 유사하다. 다만, 본 실시예의 칩 적층 패키지(300)는 세 개의 단위 패키지(30c, 30d, 30e)들이 적층된 예이며, 각각의 단위 패키지(30c, 30d, 30e)에 사용된 집적회로 칩(20)의 종류, 특히 크기가 모두 다르다. 따라서 단위 패키지(30a, 30b, 30c)에 사용된 배선 기판(10)의 크기도 모두 다르다. 그러나, 그 기본적인 구성은 전술한 바와 동일하다.
이와 같이 서로 종류가 다른 집적회로 칩들을 적층하는 소위 멀티 칩 적층 패키지에도 효과적으로 본 발명을 적용할 수 있다.
지금까지 실시예들을 통하여 설명한 바와 같이, 본 발명에 따른 반도체 칩 적층 패키지는 플립 칩 본딩과 와이어 본딩을 함께 이용하여 칩 범프를 가지는 베어 칩 패키지의 적층 구조를 효율적으로 구현할 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지는 집적회로 칩과 배선 기판 사이의 전기적 연결 방식으로 와이어 본딩을 이용하고, 배선 기판의 와이어 본딩 패드를 집적회로 칩에 인접하여 형성할 수 있으므로, 칩 적층 패키지의 크기를 칩 크기 수준으로 구현할 수 있다.
또한, 본 발명에 따른 반도체 칩 적층 패키지는 패키지 조립 공정에 일반적으로 사용되는 기술들을 이용하여 구현할 수 있는 구조이므로, 적층 구조가 간단하고 구현 방법이 효율적이다.
또한, 본 발명에 따른 반도체 칩 적층 패키지는 몰딩 수지 또는 언더필 수지를 이용하여 적층 구조 전체를 보호하므로 신뢰성 면에서도 우수한 특성을 보이며, 별도의 제2 배선 기판을 사용하므로 여러 종류의 외부 장치에 쉽게 적용할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (15)

  1. 하부 단위 패키지 위에 상부 단위 패키지가 적층되는 반도체 칩 적층 패키지에 있어서,
    각각의 상기 단위 패키지는, 기판 중심층의 제1 표면 가장자리 부분에 형성된 와이어 본딩 패드와 제2 표면 중앙 부분에 형성된 플립 칩 본딩 패드를 가지는 배선 기판과, 상부면의 가장자리 부분에 형성된 와이어 랜드와 중앙 부분에 형성된 칩 범프를 가지며 상기 배선 기판의 제1 표면에 부착되는 집적회로 칩과, 상기 와이어 본딩 패드와 상기 와이어 랜드를 연결하는 본딩 와이어를 포함하며,
    상기 상부 단위 패키지의 상기 칩 범프는 상기 하부 단위 패키지의 상기 플립 칩 본딩 패드에 접합되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  2. 제1 항에 있어서,
    제1 표면에 형성된 솔더 볼 패드와 제2 표면에 형성된 플립 칩 본딩 패드를 가지는 제2 배선 기판을 더 포함하며,
    상기 하부 단위 패키지의 상기 칩 범프는 상기 제2 배선 기판의 상기 플립 칩 본딩 패드에 접합되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  3. 제2 항에 있어서,
    상기 제2 배선 기판의 상기 솔더 볼 패드에 형성되는 솔더 볼을 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  4. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    각각의 상기 단위 패키지 내부의 빈 공간을 채우며 상기 칩 범프와 상기 본딩 와이어를 보호하고 고정하는 몰딩 수지를 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  5. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    각각의 상기 단위 패키지 내부의 빈 공간을 채우며 상기 칩 범프와 상기 본딩 와이어를 보호하고 고정하는 언더필 수지를 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  6. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 배선 기판의 상기 기판 중심층은 절연물질로만 이루어지는 단일 층 또는 둘 이상의 절연층과 도전층이 접합된 다수 층인 것을 특징으로 하는 반도체 칩 적층 패키지.
  7. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    각각의 상기 단위 패키지는 상기 집적회로 칩과 상기 배선 기판의 제1 표면 사이에 개재되는 접착층을 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키 지.
  8. 제7 항에 있어서,
    상기 접착층은 액상 접착제 또는 접착 시트인 것을 특징으로 하는 반도체 칩 적층 패키지.
  9. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 본딩 와이어는 상기 와이어 랜드와 상기 와이어 본딩 패드에 각각 볼-볼, 볼-웨지, 웨지-웨지 중 어느 한 형태로 연결되는 것을 특징으로 하는 반도체 칩 적층 패키지.
  10. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 본딩 와이어는 상기 집적회로 칩의 상부면을 기준으로 상기 칩 범프에 비하여 낮은 높이에 위치하는 것을 특징으로 하는 반도체 칩 적층 패키지.
  11. 제1 항 내지 제3 항 중의 어느 한 항에 있어서,
    상기 하부 단위 패키지의 상기 집적회로 칩과 상기 상부 단위 패키지의 상기 집적회로 칩은 서로 크기가 다른 이종 칩인 것을 특징으로 하는 반도체 칩 적층 패키지.
  12. 배선 기판이 다수 형성된 배선 기판 스트립 위에 다수의 단위 패키지들을 형성하는 단계;
    상기 단위 패키지들을 절단하여 각각 분리하는 단계;
    제2 배선 기판이 다수 형성된 제2 배선 기판 스트립 위에 상기 분리된 단위 패키지들을 적층하여 다수의 적층 구조들을 형성하는 단계;
    상기 적층 구조들이 형성된 상기 제2 배선 기판 스트립 위에 몰딩 수지를 일괄적으로 형성하는 단계; 및
    상기 몰딩 수지를 절단하여 각각의 적층 패키지를 분리하는 단계를 포함하는 반도체 칩 적층 패키지의 제조 방법.
  13. 제12 항에 있어서,
    상기 단위 패키지의 형성 단계는,
    각각의 상기 배선 기판이 기판 중심층의 제1 표면 가장자리 부분에 형성된 와이어 본딩 패드와 제2 표면 중앙 부분에 형성된 플립 칩 본딩 패드를 가지도록 상기 배선 기판 스트립을 준비하는 단계;
    상부면의 가장자리 부분에 형성된 와이어 랜드와 중앙 부분에 형성된 칩 범프를 가지는 집적회로 칩을 각각의 상기 배선 기판 위에 부착하는 단계; 및
    본딩 와이어를 통하여 상기 와이어 본딩 패드와 상기 와이어 랜드를 연결하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지의 제조 방법.
  14. 제13 항에 있어서,
    상기 적층 구조의 형성 단계는,
    제1의 상기 단위 패키지를 상기 제2 배선 기판 위에 부착하는 단계; 및
    제2의 상기 단위 패키지를 상기 제1 단위 패키지 위에 부착하는 단계를 포함하며,
    상기 제2 단위 패키지의 상기 칩 범프는 상기 제1 단위 패키지의 상기 플립 칩 본딩 패드에 접합되는 것을 특징으로 하는 반도체 칩 적층 패키지의 제조 방법.
  15. 제12 항에 있어서,
    상기 적층 패키지의 분리 단계 후에, 상기 제2 배선 기판에 다수의 솔더 볼들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 적층 패키지의 제조 방법.
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