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KR100611777B1 - 반도체소자 제조 방법 - Google Patents

반도체소자 제조 방법 Download PDF

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KR100611777B1
KR100611777B1 KR1020030094700A KR20030094700A KR100611777B1 KR 100611777 B1 KR100611777 B1 KR 100611777B1 KR 1020030094700 A KR1020030094700 A KR 1020030094700A KR 20030094700 A KR20030094700 A KR 20030094700A KR 100611777 B1 KR100611777 B1 KR 100611777B1
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Abstract

본 발명은 콘택 개구부 확장을 위한 세정 공정시의 절연 특성 열화로 인한 불량 발생을 억제할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전층 상에 제1하드마스크/제1전도막 구조의 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 상기 제1전도막 내지 상기 제1하드마스크 사이의 높이를 갖도록 갭-필 특성이 우수한 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 제1절연막에 비해 불산 또는 BOE(Buffered Oxide Etchant)을 포함하는 세정액에 대해 식각 내성이 강한 제2절연막을 형성하는 단계; 상기 제2절연막과 상기 제1절연막을 관통하며 상기 제1도전패턴 사이의 상기 제1도전층에 콘택된 제2도전층을 형성하는 단계; 상기 제2도전층 상에 상기 제1절연막에 비해 상기 세정액에 대해 식각 내성이 강한 제3절연막을 형성하는 단계; 상기 제3연막 상에 제2하드마스크/제2전도막 구조의 복수의 제2도전패턴을 형성하는 단계; 상기 제2도전패턴을 포함하는 기판 전면에 상기 제1절연막에 비해 상기 세정액에 대해 식각 내성이 강한 제4절연막을 형성하는 단계; 및 상기 제2도전패턴 사이에서 상기 제4절연막과 상기 제3절연막을 관통하여 상기 제2도전층과 콘택된 제3도전층을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
SAC, 스토리지노드 콘택, 셀 콘택 플러그, TEOS막, APL막, 세정액, HDP 산화막.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
도 1은 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도.
도 2a 내지 도 2d는 종래기술에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300: 기판 301 : 게이트 절연막
302 : 게이트 전도막 303 : 게이트 하드마스크
304, 312 : 식각정지막 305 : 제1절연막
306 : 제2절연막 308 : 셀 콘택 플러그
309 : 제3절연막 310 : 전도막
311 : 하드마스크 313 : 제4절연막
316 : 스토리지노드 콘택 플러그
본 발명은 반도체소자 제조 방법에 관한 것으로 특히, 콘택 형성 공정시 하부 도전패턴의 어택을 방지할 수 있는 반도체소자 제조 방법에 관한 것으로, 더욱 상세하게는 스토리지노드 콘택 오픈을 위한 공정에서 습식 세정액에 의한 절연막의 어택을 방지하며 공정 마진을 높일 수 있는 반도체소자 제조 방법에 관한 것이다.
반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택 영역의 확보는 반도체소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.
도 1은 반도체 메모리 소자의 1T 셀의 레이아웃을 도시한 평면도이다.
도 1을 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(WL1, WL2, WL3)이 배치되어 있으며, 워드라인(WL1, WL2, WL3)과 교차하는 방향으로 2개의 비트라인(BL1, BL2)이 배치되어 있다. 워드라인(WL1, WL2, WL3) 사이의 기판(예컨대, 기판의 불순물 확산영역)을 노출시키는 T형의 마스크 패턴을 통해 형성된 콘택홀(도시하지 않음)을 통해 기판과 콘택된 랜딩 폴리 플러그(LPC1)가 형성되어 있다. 랜딩 폴리 플러그(LPC1) 중 가운데 부분에서는 비트라인콘택(BLC)이 형성되어 비트라인(BL1)과 콘택되어 있으며, 랜딩 폴리 플러그(LPC1)의 가장자리 두개는 스토리지노드 콘택(Storage node contact; SNC1, SNC2)을 통해 각각의 셀 캐패시터(Cap1, Cap2)에 전기적으로 도통되어 있다.
전술한 도 1을 a-a' 방향으로 각각 절취한 단면을 도시한 도 2a 내지 도 2d를 참조하여 종래의 반도체소자 제조 공정을 살펴본다.
도 2a에 도시된 바와 같이, 소자분리막 및 웰 등의 반도체소자를 이루기 위한 여러 요소가 형성된 기판(200)에 게이트 전극 패턴을 포함한 트랜지스터를 형성하고, 셀 콘택 공정을 통해 셀 콘택 플러그(202)를 형성한다.
여기서, 셀 콘택 플러그(202)는 제1절연막(201)에 의해 분리되어 있다.
제1절연막(201)으로는 BPSG(Boro Phospho Silicate Glass)막, APL(Advanced Planarization Layer)막, 또는 SOG(Spin On Glass)막 등의 갭-필(Gap-fill) 특성이 우수한 사화막 계열을 주로 사용하며, 플러그(302)는 폴리실리콘, 텅스텐 등이 단독 또는 조합된 형태와, 여기에 Ti/TiN 배리어막을 포함하는 구조를 포함한다.
이어서, 셀 콘택 플러그(202) 및 제1절연막(201)을 포함하는 전면에 제2절연막(203)을 형성한다. 제2절연막(203)은, TEOS(TetraEthyl Ortho Slicate)막 또는 HDP(High Density Plasma) 산화막 등을 이용한다.
이어서, 제2절연막(203) 상에 전도막과 하드마스크용 절연막을 차례로 증착한 후, 비트라인 마스크를 이용한 사진식각 공정을 실시하여 하드마스크(205)/전도막(204)의 적층 구조를 갖는 비트라인(BL1, BL2)을 형성한다.
전도막(204)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용하며, 하드마스크(205)는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크(205)로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층 간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 스토리지노드 콘택 플러그 형성을 위한 SAC 식각 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 식각 과정에서 전도막(204)이 어택받는 것을 방지하기 위한 것이다.
이어서, 비트라인(BL1, BL2) 상에 식각정지막(206)을 증착하는 바, 비트라인(BL1, BL2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(206)은 SAC 식각 공정에서 하드마스크(205)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막만으로는 식각정지막(206)의 역할을 충분히 할 수 없어, 식각정지막(206)으로 복수의 질화막을 적층하여 사용한다.
식각정지막(206)이 형성된 기판(200) 전면에 층간절연 및 비트라인(BL1, BL2) 간을 전기적으로 분리시키기 위한 산화막 계열의 제3절연막(207, 일명 비트라인 절연막이라 함)을 증착한다. 제3절연막(207)으로는 TEOS막 또는 HDP 산화막 등을 주로 사용한다.
이어서, 제3절연막(207) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지 스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 스토리지노드 콘택 오픈 마스크인 포토레지스트 패턴(208)을 형성한다.
여기서, 포토레지스트 패턴(208)은 홀타입(Hole type), 바타입(Bar type) 또는 티타입(T Type) 등의 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 제3절연막(207)의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 제3절연막(207)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(208)과 제3절연막(207) 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 제3절연막(207)과 포토레지스트 사이 또는 제3절연막(207)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(208)을 식각마스크로 피식각층인 제3절연막(207)과 식각정지막(206) 및 제2절연막(203)을 선택적으로 식각하여 이웃하는 비트라인(BL1, BL2) 사이에서 하부의 셀 콘택 플러그(202)를 노출시키는 SAC 식각 공정을 실시함으로써, 콘택홀(209)을 형성한다.
이 때, 제3절연막(207)의 식각은 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F 8, C4F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
또한, 전술한 SAC 식각 공정은 여러 단계로 나누어서 실시가 가능하나, 여기서는 세부적인 공정에 대한 설명은 생략한다.
이 때, 비트라인(BL1, BL2)의 하드마스크(205)에 도면부호 '210'과 같이 어택이 발생하게 된다.
SAC 식각 공정시 식각 타겟이 많아 과도하게 식각 공정을 실시하므로, SAC 식각 특성상 식각 프로파일에서 기울기가 발생하며, 이로 인해 콘택홀(209) 저면의 CD가 도시된 바와 같이 감소함을 알 수 있다.
이어서, 포토레지스트 패턴(208)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀(209) 저면의 CD를 확보하고 SAC 식각 공정 후 잔류하는 식각 부산물을 제거하기 위해 불산(HF) 또는 BOE(Buffered Oxide Etchant) 등의 세정액을 이용하여 습식 세정을 실시한다. 이 때, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 주로 이용한다.
한편, 습식 세정시 세정액으로 인한 제1절연막(201)에 대한 어택이 도시된 'a'와 같이 나타난다.
SAC 식각 공정시 발생된 식각 부산물은 습식 세정 공정으로 제거하여야 하며, 또한 이 공정에서 제거해야 할 식각 부산물이 많으므로 세정 공정 시간이 증가하게 된다. 이로 인해 불산 또는 BOE에 약한 식각 내성을 갖는 산화막 계열로 이루어진 절연막에 대한 어택이 발생하는 바, 주로 BPSG막, APL막 또는 SOG막을 사용하는 제1절연막(201)에서 'a'와 같이 어택이 발생하는 것이다.
이어서, 도 2d에 도시된 바와 같이, 콘택홀(209)이 형성된 기판(200) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(209)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각 공정을 실시하여 콘택홀(209)을 통해 셀 콘택 플러그(202)와 전기적으로 도통되고 제3절연막(207)과 상부가 평탄화되며 아이솔레이션이 이루어진 스토리지노드 콘택 플러그(210)를 형성한다. 평탄화시 하드마스크2305)가 노출되는 타겟으로 공정을 진행할 수도 있다.
한편, 제1절연막(201)에 대한 습식 어택에 의해 'X'와 같이 이웃하는 스토리지노드 콘택 플러그(210)간, 'Y'와 같이 비트라인 전도막(204)와 스토리지노드 콘택 플러그(210)간의 전기적 단락이 발생하거나, 절연 특성이 열화되어 누설전류 통로가 형성된다.
이는 전술한 바와 같이, 제1절연막(201)으로 BPSG막, APL막 또는 SOG막을 사용하므로, TEOS막 등을 사용하는 제2 및 제3절연막(203, 207)에 비해 그 습식 세정액에 대한 식각 내성이 약하여 발생하는 것이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 개구부 확장을 위한 세정 공정시의 절연 특성 열화로 인한 불량 발생을 억제할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 제1도전층 상에 제1하드마스크/제1전도막 구조의 복수의 제1도전패턴을 형성하는 단계; 상기 제1도전패턴 상에 상기 제1전도막 내지 상기 제1하드마스크 사이의 높이를 갖도록 갭-필 특성이 우수한 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 제1절연막에 비해 불산 또는 BOE(Buffered Oxide Etchant)을 포함하는 세정액에 대해 식각 내성이 강한 제2절연막을 형성하는 단계; 상기 제2절연막과 상기 제1절연막을 관통하며 상기 제1도전패턴 사이의 상기 제1도전층에 콘택된 제2도전층을 형성하는 단계; 상기 제2도전층 상에 상기 제1절연막에 비해 상기 세정액에 대해 식각 내성이 강한 제3절연막을 형성하는 단계; 상기 제3연막 상에 제2하드마스크/제2전도막 구조의 복수의 제2도전패턴을 형성하는 단계; 상기 제2도전패턴을 포함하는 기판 전면에 상기 제1절연 막에 비해 상기 세정액에 대해 식각 내성이 강한 제4절연막을 형성하는 단계; 및 상기 제2도전패턴 사이에서 상기 제4절연막과 상기 제3절연막을 관통하여 상기 제2도전층과 콘택된 제3도전층을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 하부의 플러그 예컨대, 셀 콘택 플러그가 관통하고 있는 절연막의 하부 구조에는 갭-필 특성이 우수한 절연막을 사용하고, 그 상부에는 습식 세정액에 대한 식각 내성이 있는 절연막을 갖는 이중 구조로 형성함으로써, 후속 공정 예컨대, 스토리지노드 콘택 플러그 형성을 위한 콘택홀 형성 후 콘택 개구부 확장을 위한 습식 세정시 절연막의 어택으로 인한 소자 불량을 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 스토리지노드 콘택 형성 공정을 도시한 단면도로서, 전술한 도 1을 a-a' 및 b-b' 방향으로 각각 절취한 단면에 해당하는 바, 이를 참조하여 본 발명의 일실시예에 따른 스토리지노드 콘택홀 형성 공정을 살펴본다.
도 3a은 복수의 분리된 셀 콘택을 위한 마스크인 포토레지스트 패턴(307)이 형성된 공정 단면을 나타내며, 그 형성 공정을 상세하게 살펴 본다.
먼저, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(300) 상에 게이트 절연막(301)과 게이트 전도막(302)과 게이트 하드마스크(303)을 차례로 증착한 후, 게이트전극 마스크를 이용한 사진식각 공정을 실시하여 게이트 하드마스크(303)/게이트 전도막(302)/게이트 절연막(301)의 적층 구조의 게이트전극 패턴(여기서는 워드라인을 그 예로 하였으므로, WL1, WL2, WL3로 표기함)을 형성한다.
게이트 절연막(301)은 주로 실리콘 산화막 등의 산화막 계열을 이용하고, 게이트 전도막(302)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용한다. 게이트 하드마스크(303)은 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
게이트 하드마스크(303)로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 플러그 형성을 위한 자기정렬콘택(Self align contact; 이하 SAC이라 함) 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 셀영역의 LPC1 형성을 위한 SAC 식각 공정에서 게이트전극 패턴(WL1, WL2, WL3)의 손실을 방지하기 위한 것이다.
이어서, 질화막 계열의 식각정지막(304)을 증착하는 바, 게이트전극 패턴(WL1, WL2, WL3)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(304)이 형성된 기판(300) 전면에 층간절연 및 게이트전극 패턴(WL1, WL2, WL3) 간을 분리시키기 위한 산화막 계열의 제1절연막(305)과 제2절연막(306)을 차례로 형성한다.
본 발명에서는 종래의 워드라인 절연막에 해당하는 절연막을 제1 및 제2절연 막(305, 306)으로 분리하여 사용한다.
즉, 제2절연막(306)은 후속 스토리지노드 콘택홀 형성 후 실시하는 세정 공정에서 세정액에 의한 어택이 발생하지 않도록 습식 식각에 대한 내성을 갖는 절연막을 사용하고, 제1절연막(305)은 갭-필 특성이 우수한 절연막을 사용한다.
제1절연막(305)으로는 BPSG막, APL막 또는 SOG막을 사용하며, 제2절연막(306)으로는 HDP 산화막 또는 TEOS막을 사용한다.
제1절연막(305)으로 APL막 또는 SOG막을 사용할 경우, 제2절연막(306)으로 BPSG막을 사용할 수 있다. TEOS막으로는 LP-TEOS막과 PE-TEOS막 모두를 사용할 수 있다.
제1절연막(305)은 게이트 전도막(302)의 높이 보다 높도록 하는 것이 바람직하며, 이를 위해 증착시 높이를 조절하거나, 증착 후 전면식각 등의 리세스 공정을 실시하여 조절할 수 있다.
이어서, 제2절연막(306) 상에 셀콘택 오픈 마스크인 포토레지스트 패턴(307)을 형성한디.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(307)을 식각마스크로 제2 및 제1절연막(306, 205)을 선택적으로 식각하여 셀영역에서 게이트전극 패턴(WL, WL2, WL3) 사이의 기판(300)(예컨대, 소스/드레인 접합 등의 활성영역)을 노출시키는 오픈부 즉, 콘택홀(도시하지 않음)을 형성한다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(307)를 제거하고, 불산계 용액을 이용한 세정 공정을 실시하여 식각 부 산물을 제거하며, 오픈부의 개구부를 확장시킨다.
오픈부가 형성된 전면에 플러그 형성을 위한 전도성 물질을 증착하여 오픈부 형성시 노출된 기판(300)에 전기적으로 도통되도록 한다.
플러그 물질은 통상적으로 사용되는 폴리실리콘이나, 텅스텐 등을 사용한다.
이어서, 게이트전극 패턴(WL1, WL2, WL3) 상부와 제2절연막(306)이 평탄화되는 연마 타겟으로 CMP 공정을 실시하여 제2 및 제1절연막(306, 305)에 의해 분리되어 서로 아이솔레이션(Isolation)된 복수의 셀 콘택 플러그(308)를 형성한다.
한편, 제2절연막(306)이 게이트전극 패턴(WL1, WL2, WL3) 상부에서 일부 남는 연마 타겟으로 CMP 공정을 실시할 수도 있다.
이어서, 셀 콘택 플러그(308) 및 제2절연막(306)을 포함하는 전면에 제3절연막(309)을 형성한다.
제3절연막(309)으로는 HF 또는 BOE 등의 세정액에 내성을 갖는 LP-TEOS막, PE-TEOS막 또는 HDP 산화막을 사용한다.
이어서, 도 3c에 도시된 바와 같이, 제3절연막(309) 상에 전도막과 하드마스크용 절연막을 차례로 증착한 후, 비트라인 마스크를 이용한 사진식각 공정을 실시하여 하드마스크(311)/전도막(310)의 적층 구조를 갖는 비트라인(BL1, BL2)을 형성한다.
전도막(310)은 폴리실리콘, 텅스텐, 텅스텐질화막 또는 텅스텐 실리사이드 등을 단독 또는 적층하여 사용하며, 하드마스크(311)는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용한다.
하드마스크(311)로 질화막 계열의 물질을 사용하는 것은, 산화막 계열인 층간절연용 절연막과의 식각선택비를 갖는 질화막 계열을 사용함으로써 스토리지노드 콘택 플러그 형성을 위한 SAC 식각 공정에서 식각 프로파일을 얻을 수 있도록 함과 동시에 식각 과정에서 전도막(310)이 어택받는 것을 방지하기 위한 것이다.
이어서, 비트라인(BL1, BL2) 상에 식각정지막(312)을 증착하는 바, 비트라인(BL1, BL2)이 형성된 프로파일을 따라 얇게 증착되도록 한다.
식각정지막(312)은 SAC 식각 공정에서 하드마스크(311)의 어택을 방지하기 위해 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 사용한다.
한편, 종횡비의 증가로 SAC 식각 공정 마진이 갈수록 감소함에 따라 단일의 질화막 만으로는 식각정지막(312)의 역할을 충분히 할 수 없어, 식각정지막(312)으로 복수의 질화막을 적층하여 사용한다.
한편, 식각정지막(312)은 질화막과 산화막을 적층하여 사용할 수도 있다.
식각정지막(312)이 형성된 기판(300) 전면에 층간절연 및 비트라인(BL1, BL2) 간을 전기적으로 분리시키기 위한 산화막 계열의 제4절연막(313, 일명 비트라인 절연막이라 함)을 증착한다.
제4절연막(313)으로는 HF 또는 BOE 등의 세정액에 내성을 갖는 LP-TEOS막, PE-TEOS막 또는 HDP 산화막을 사용한다.
이어서, 제4절연막(313) 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스 트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 스토리지노드 콘택 오픈 마스크인 포토레지스트 패턴(314)을 형성한다.
여기서, 포토레지스트 패턴(314)은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.
패턴 형성을 위한 노광시 하부 즉, 제4절연막(313)의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 제4절연막(313)과 포토레지스트의 접착력을 향상시킬 목적으로 포토레지스트 패턴(314)과 제4절연막(313) 사이에 반사방지막(도시하지 않음)을 형성할 수도 있다. 이 때, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열의 물질을 주로 사용하며, 공정에 따라서는 이를 생략할 수도 있다.
또한, 제4절연막(313)과 포토레지스트 사이 또는 제4절연막(313)과 반사방지막 사이에 하드마스크를 형성할 수도 있다. 이 때 사용되는 하드마스크 재료로는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.
계속해서, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(314)을 식각마스크로 피식각층인 제4절연막(313)과 식각정지막(312) 및 제3절연막(309)을 선택적으로 식각하여 이웃하는 비트라인(BL1, BL2) 사이에서 하부의 셀 콘택 플러그(308)를 노출시키는 SAC 식각 공정을 실시함으로써, 콘택홀(315)을 형성한다.
이 때, 통상의 SAC 식각 공정의 레시피를 적용하는 바, 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4 F6, C5F8 또는 C5F10 등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C 3HF5 또는 CHF3 등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
또한, 전술한 SAC 식각 공정은 여러 단계로 나누어서 실시가 가능하나, 여기서는 세부적인 공정에 대한 설명은 생략한다.
이 때 콘택홀(315)이 형성된 비트라인(BL1, BL2) 측면에서는 식각정지막(312)이 제거되어 스페이서 형상으로 남는다.
이어서, 포토레지스트 패턴(208)을 제거하는 바, 통상의 포토레지스트 스트립 공정을 적용한다.
계속해서, 콘택홀 저면의 CD를 확보하고 SAC 및 블랭킷 식각 등에 공정 후 잔류하는 식각 부산물을 제거하기 위해 BOE 등의 세정액을 이용하여 습식 세정을 실시한다. 세정 시에는 BOE 또는 불산을 이용하는 바, 불산의 경우 물과 불산의 비가 50:1 ∼ 500:1인 묽은 물산을 이용하는 것이 바람직하다.
이 때, 스토리지노드 콘택 마스크 얼라인시 미스 얼라인이 발생하여 콘택홀이(315)이 K 또는 K' 방향으로 틀어졌을 경우 제2절연막(306)은 콘택홀(315)을 통해 전면에 노출되게 된다.
힌편, 본 발명에서는 제2절연막(306)으로 세정액에 대한 식각 내성을 갖는 TEOS막 또는 HDP 산화막 등을 사용하였으므로, 세정액에 의한 습식 어택을 방지할 수 있다.
이어서, 도 3e에 도시된 바와 같이, 콘택홀(315)이 형성된 기판(300) 전면에 플러그 형성용 전도막을 증착하여 콘택홀(315)을 충분히 매립시킨다.
여기서, 플러그 형성용 전도막 물질로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 폴리실리콘 대신 텅스텐 등의 금속을 사용할 수도 있다.
이어서, CMP 공정을 실시하여 콘택홀(315)을 통해 셀 콘택 플러그(308)와 전기적으로 도통되고 제4절연막(313)과 상부가 평탄화되며 아이솔레이션이 이루어진 스토리지노드 콘택 플러그(316)를 형성한다. 평탄화시 하드마스크(311)가 노출되는 타겟으로 공정을 진행할 수도 있다.
한편, 전술한 실시예에서는 스토리지노드 콘택 플러그 형성 공정을 그 예로 하였으나, 비트라인 콘택 플러그나, 금속 콘택 플러그 형성 공정 등 모든 콘택 형성 공정으로 응용이 가능할 것이다.
전술한 바와 같이 이루어지는 본 발명은, 절연막을 다층 구조로 하면서도 그 특성을 고려하여 배치함으로써, 콘택 개구부 확장을 위한 습식 세정시 세정액에 의한 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 콘택 형성 공정시 SAC 페일을 방지하고, 습식 세정액에 의한 어택을 방지할 수 있어, 반도체소자의 수율을 향상시키는 효과가 있다.

Claims (9)

  1. 제1도전층 상에 제1하드마스크/제1전도막 구조의 복수의 제1도전패턴을 형성하는 단계;
    상기 제1도전패턴 상에 상기 제1전도막 내지 상기 제1하드마스크 사이의 높이를 갖도록 갭-필 특성이 우수한 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 상기 제1절연막에 비해 불산 또는 BOE(Buffered Oxide Etchant)을 포함하는 세정액에 대해 식각 내성이 강한 제2절연막을 형성하는 단계;
    상기 제2절연막과 상기 제1절연막을 관통하며 상기 제1도전패턴 사이의 상기 제1도전층에 콘택된 제2도전층을 형성하는 단계;
    상기 제2도전층 상에 상기 제1절연막에 비해 상기 세정액에 대해 식각 내성이 강한 제3절연막을 형성하는 단계;
    상기 제3연막 상에 제2하드마스크/제2전도막 구조의 복수의 제2도전패턴을 형성하는 단계;
    상기 제2도전패턴을 포함하는 기판 전면에 상기 제1절연막에 비해 상기 세정액에 대해 식각 내성이 강한 제4절연막을 형성하는 단계; 및
    상기 제2도전패턴 사이에서 상기 제4절연막과 상기 제3절연막을 관통하여 상기 제2도전층과 콘택된 제3도전층을 형성하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1절연막은, APL(Advanced Planarization Layer)막, SOG(Spin On Glass)막 또는 BPSG(Boro Phospho Silicate Glass)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2절연막은, TEOS(TetraEthyl Ortho Silicate)막 또는 HDP(High Density Plasma) 산화막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1절연막은, APL막 또는 SOG막을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제2절연막은, BPSG막, TEOS막 또는 HDP 산화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 3 항 또는 제 5 항에 있어서,
    상기 제3절연막과 상기 제4절연막은,
    LP(Low Pressure)-TEOS막, PE(Plasma Enhanced)-TEOS막 또는 HDP 산화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1도전층은 기판의 불순물 확산영역을 포함하고, 상기 제1도전패턴은 게이트 전극 패턴을 포함하며, 상기 제2도전층은 셀 콘택 플러그를 포함하며, 상기 제2도전패턴은 비트라인을 포함하며, 상기 제3도전층은 스토리지노드 콘택 플러그를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 복수의 제1도전패턴을 형성하는 단계 후, 상기 복수의 제1도전패턴이 형성된 프로파일을 따라 제1식각정지막을 형성하는 단계를 더 포함하며,
    상기 복수의 제2도전패턴을 형성하는 단계 후, 상기 복수의 제2도전패턴이 형성된 프로파일을 따라 제2식각정지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1식각정지막과 상기 제2식각정지막은, 복수의 질화막이 적층된 구조 또는 질화막과 산화막이 적층된 구조를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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