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KR100611111B1 - 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법 - Google Patents

고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체장치의 제조 방법 Download PDF

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KR100611111B1
KR100611111B1 KR1020040055061A KR20040055061A KR100611111B1 KR 100611111 B1 KR100611111 B1 KR 100611111B1 KR 1020040055061 A KR1020040055061 A KR 1020040055061A KR 20040055061 A KR20040055061 A KR 20040055061A KR 100611111 B1 KR100611111 B1 KR 100611111B1
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Abstract

고주파용 트랜지스터가 개시되어 있다. 상기 고주파용 트랜지스터는 기판 상에 구비되는 게이트 구조물, 상기 게이트 구조물의 일측면와 이격되는 기판 표면 아래에 제1 타입의 불순물이 제1 농도로 도핑된 드레인, 상기 드레인을 감싸는 형상을 갖고 제1 타입의 불순물이 상기 제1 농도보다 낮은 제2 농도로 도핑된 완충용 웰, 상기 완충용 웰의 가장자리와 상기 게이트 구조물 일측의 가장자리 사이에 구비되고, 상기 제1 타입의 불순물이 제2 농도보다 낮은 제3 농도로 도핑된 R.F_LDD 영역 및 상기 드레인과 대향하는 상기 게이트 구조물의 다른 측면과 인접하는 기판 표면 아래에 제1 타입의 불순물이 제1 농도로 도핑된 소오스를 포함한다. 상기 구조를 갖는 고주파용 트랜지스터는 게이트/드레인 간의 커패시턴스가 증가시키지 않으면서 트랜지스터의 온 저항이 감소되고 항복 전압 특성이 향상된다.

Description

고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체 장치의 제조 방법{High Frequency MOS Transistor, Method of forming the same and Method of manufacturing semiconductor device}
도 1은 본 발명의 제1 실시예에 따른 고주파용 LDMOS 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 6은 도 1에 도시된 고주파용 LDMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 7 내지 도 11은 고주파용 LDMOS 트랜지스터 및 CMOS 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다
도 12는 본 발명에서와 같이 완충용 P-웰이 형성된 고주파용 LDMOS 트랜지스터와 완충용 P-웰을 형성하지 않은 종래의 LDMOS트랜지스터의 전압_전류 특성을 시뮬레이션한 결과를 보여주는 그래프도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 반도체층
18 : P_씽크 영역 22 : 완충용 웰
30 : 게이트 구조물 34 : P형 바디
36 : R.F_LDD 영역 40 : 드레인
42 : 소오스 44 : 콘택 형성 영역
본 발명의 고주파용 모오스 트랜지스터, 이의 형성 방법 및 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 고주파용 엘디 모오스 트랜지스터, 이의 형성 방법 및 상기 고주파용 엘디 모오스 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체를 이용한 트랜지스터의 종류로는 대략 2가지가 있다.
첫째는 바이폴라 접합 트랜지스터(bipolar junction transistor)로서, 전하를 이동시키는 반송자(charge carrier)가 전자 및 정공으로 하나의 트랜지스터에서 두가지 종류의 반송자가 전하를 운반한다. 즉 npn 트랜지스터 또는 pnp 트랜지스터에 관계없이 각각의 트랜지스터에서의 반송자는 전자 및 정공이 된다.
둘째는 전계 효과 트랜지스터로서 반송자는 한가지 종류가 된다. 즉 n형 FET의 경우 반송자는 전자이며, p형 FET의 경우 반송자는 정공이 된다. MOS(metal-oxide-semiconductor) 트랜지스터는 이러한 FET의 한가지 종류이며, 반도체 소자의 대다수를 차지한다.
상기 모오스 트랜지스터 중에서 LDMOS(lateral double diffused MOS) 트랜지스터는 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 수평형 전력 소자이다. 특히, 고주파 동작에 사용되기 위한 상기 LDMOS 트랜지스터의 경우, 설계에 있어 가장 중요한 특성으로 고려되는 것은 항복 전압(breakdown voltage) 및 온 저항이라 할 수 있다.
상기 항복 전압은 트랜지스터의 동작전압을 결정하는 요소가 되는데, 높은 전압에서도 트랜지스터가 정류 및 스위칭 동작을 수행하기 위해서는 항복 전압이 높아야 한다.
또한, 상기 트랜지스터가 스위치로의 역할을 수행하기 위해서는 트랜지스터의 턴-온 시에 채널의 저항은 낮아야하며, 턴-오프시에는 채널의 저항은 높아야 한다. 이상적인 경우에는, 턴-온시에는 채널의 저항은 0이 되어야 하며, 턴-오프시에는 채널의 저항은 무한대가 되어야 한다. 그러나 실제의 트랜지스터에서는 온 또는 오프시에는 트랜지스터는 소정의 저항값을 가진다. 때문에, 턴-오프시에 트랜지스터의 저항값이 낮을 경우에 누설전류를 발생하게 되며, 반대로 턴-온 시에 높은 온 저항을 가질 경우 채널을 통한 신호의 무 손실 전달을 어렵게 한다.
따라서, 고전압에서 트랜지스터가 동작하기 위해서는 높은 항복 전압을 가져야 하며, 낮은 온-저항을 가져야 한다. 그러나 온 저항과 항복 전압 사이에는 트레이드-오프(trade-off)의 관계가 있다. 즉, 항복 전압을 높이는 경우 온 저항 특성이 나빠지게되고, 상기 온 저항 특성을 향상시키는 경우 항복 전압이 감소되면서 게이트/드레인 간의 커패시턴스가 증가되면서 고주파 특성이 열화된다.
따라서, 본 발명의 제1 목적은 항복 전압을 높게 유지하고 게이트 트레인 간의 커패시턴스가 변화되지 않으면서 온 저항이 감소되는 고주파용 트랜지스터를 제 공하는 데 있다.
본 발명의 제2 목적은 상기한 고주파용 트랜지스터의 제조 방법을 제공하는 데 있다.
본 발명의 제3 목적은 상기한 고주파용 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 고주파용 트랜지스터는, 기판 상에 구비되는 게이트 구조물, 상기 게이트 구조물의 일측면와 이격되는 기판 표면 아래에 제1 타입의 불순물이 제1 농도로 도핑된 드레인, 상기 드레인을 감싸는 형상을 갖고 제1 타입의 불순물이 상기 제1 농도보다 낮은 제2 농도로 도핑된 완충용 웰, 상기 완충용 웰의 가장자리와 상기 게이트 구조물 일측의 가장자리 사이에 구비되고, 상기 제1 타입의 불순물이 제2 농도보다 낮은 제3 농도로 도핑된 R.F_LDD 영역 및 상기 드레인과 대향하는 상기 게이트 구조물의 다른 측면과 인접하는 기판 표면 아래에 제1 타입의 불순물이 제1 농도로 도핑된 소오스를 포함한다.
상기한 제2 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 고주파용 트랜지스터의 제조 방법에서, 우선 상부에 반도체층이 형성되어 있는 반도체 기판에 부분적으로 제1 타입의 불순물을 도핑시켜 제2 농도를 갖는 완충용 웰을 형성한다. 상기 완충용 웰의 가장자리 부분과 수평 방향으로 이격되도록 하면서 상기 기판 표면상에 게이트를 형성한다. 상기 게이트와 완충용 웰 사이에 제1 타입의 불순 물을 도핑시켜 상기 제2 농도보다 낮은 제3 농도를 갖는 R.F_LDD 영역을 형성한다. 이어서, 상기 R.F_LDD 영역과 대향하는 게이트의 일측면과 인접하는 부위의 기판 표면 및 상기 완충용 웰 영역 내부에 해당하는 기판 표면에 각각 불순물을 도핑시켜 상기 제2 농도보다 높은 제1 농도를 갖는 소오스 및 드레인을 형성하여 고주파용 모오스 트랜지스터를 완성한다.
상기한 제3 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서, 고주파용 트랜지스터 형성 영역 및 씨 모오스 트랜지스터 형성 영역으로 구분되고 상부에 반도체층이 형성되어 있는 반도체 기판에서, 고주파용 트랜지스터 형성 영역 및 씨 모오스 트랜지스터 형성 영역에 부분적으로 제2 농도를 갖도록 N형 불순물을 주입하여 완충용 N-웰 및 P형 트랜지스터의 N-웰을 각각 형성한다. 상기 씨 모오스 트랜지스터 형성 영역에 부분적으로 P형 불순물을 주입하여 N형 트랜지스터의 P-웰을 형성한다. 상기 완충용 N-웰의 가장자리 부분과 이격되는 기판 표면, 상기 P-웰 영역의 기판 표면 및 상기 N-웰 영역의 기판 표면에 각각 제1 내지 제3 게이트를 형성한다. 상기 제1 게이트 일측면의 가장자리 및 상기 완충용 웰 사이의 기판 부위와, 상기 제2 게이트의 양측의 기판 부위에, 상기 제2 농도보다 낮은 제3 농도를 갖도록 N형 불순물을 주입하여 R.F_LDD 영역 및 N형 저농도 도핑 영역을 형성한다. 상기 R.F_LDD 영역과 대향하는 제1 게이트의 다른 일측면과 인접하는 기판 표면, 상기 완충용 N-웰 영역 내에 해당하는 기판 표면, 상기 제2 게이트 양측의 기판 부위에 상기 제2 농도보다 높은 제1 농도를 갖는 N형 불순물을 도핑시켜 고주파용 트랜지스터의 소오스/드레인 및 N형 모오스 트랜지스터의 소오스/드레인을 각각 형성한다. 이어서, 상기 제3 게이트 양측 기판 부위에 P형 불순물을 도핑시켜 P형 모오스 트랜지스터의 소오스/드레인을 형성하여 반도체 장치를 완성한다.
상기한 고주파용 트랜지스터는 드레인을 감싸는 완충용 웰을 구비함으로서, 드리프트 영역의 저항이 감소되어 온 저항이 최소화된다. 이로 인해, 트랜지스터의 전류 특성이 향상된다. 또한, 상기 완충용 웰은 상기 게이트 구조물과 오버랩되지 않도록 형성되기 때문에, 상기 완충용 웰에 의해 게이트와 드레인 간의 커패시턴스의 변화를 가져오지 않는다. 따라서, 상기 트랜지스터의 주파수 특성에 영향을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 고주파용 LDMOS 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, P형 불순물로 고농도 도핑되어 있는 반도체 기판(10) 상에 에피택시얼 성장 공정에 의해 형성되는 반도체층(12)이 구비된다. 상기 반도체층(12)은 1 내지 10㎛정도의 두께를 갖는다. 상기 반도체층(12)에는 부분적으로 상기 반도체 기판(10)에 비해 낮은 농도의 P형 불순물이 도핑되어 있다.
상기 반도체층(12) 상에 게이트 구조물(30)이 구비된다. 상기 게이트 구조물(30)은 게이트 절연막 패턴(24), 게이트 전극 패턴(26) 및 하드 마스크 패턴(28)이 적층된 형상을 갖는다. 상기 게이트 구조물(30)의 양측벽에는 스페이서(50)가 구비된다. 상기 게이트 구조물(30)에 포함되어 있는 게이트 절연막 패턴(24)은 균일한 두께를 갖는다.
상기 게이트 구조물(30)의 일측면과 이격되는 반도체층(12)의 표면 아래에 N형 불순물이 제1 농도로 도핑되어 있는 드레인(40)이 구비된다.
상기 드레인(40)을 감싸는 형상을 갖고 상기 N형 불순물이 상기 제1 농도보다 낮은 제2 농도로 도핑되어 있는 완충용 웰(22)이 구비된다. 상기 완충용 웰(22)은 상기 게이트 구조물(30) 일측의 가장자리와 이격되도록 반도체층(12)의 표면 아래에 형성된다. 따라서, 상기 완충용 웰(22)은 상기 게이트 구조물(30)과 오버랩되지 않는다. 상기 완충용 웰(22)은 상부로부터 하부까지 유사한 불순물의 농도를 갖는 리트로그레이드 정션(retrograde junction)으로 이루어진다.
상기 완충용 웰(22)의 가장자리와 상기 게이트 구조물(30)일측의 가장자리 사이의 반도체층(12)의 표면 아래로, 상기 N형의 불순물이 제2 농도보다 낮은 제3 농도로 도핑된 R.F_저농도 드레인 영역(36, R.F_Lightly Doped Drain Area, 이하 R.F_LDD 영역)이 구비된다. 상기 R.F_LDD 영역(36)의 불순물 농도에 따라 트랜지스터의 항복 전압 및 온 저항이 달라지게 된다. 구체적으로, R.F_LDD 영역(36)의 불순물 농도가 낮으면 항복 전압은 상승하게 되지만 온 저항 역시 증가하게 되어 동작 속도를 감소시킨다. 반대로, R.F_LDD 영역(36)의 불순물 농도가 증가되면 온 저항은 감소되지만 항복 전압이 낮아지게 된다.
상기 드레인(40)과 대향하는 상기 게이트 구조물(30)의 다른 측면과 접하는 반도체층(12) 표면 아래에 N형의 불순물이 제1 농도로 도핑된 소오스(42)를 구비한다.
상기 R.F_LDD 영역(36)과 접하면서 트랜지스터에서 채널이 형성되는 영역에 P형의 불순물로 도핑된 P형 바디(34)를 구비한다. 상기 P형 바디(34)는 상기 소오스(42)를 둘러싸는 형상을 갖는다.
상기 P형 바디(34)의 가장자리 부위와 연결되고, 상기 P형의 불순물이 상기 P형 바디(34)에 비해 더 깊게 도핑된 형태의 P_씽크 영역(18)을 구비한다. 상기 P_씽크 영역(18)은 상기 P형 바디(34)에 비해 고농도의 P형 불순물이 도핑되어 있다. 상기 P_씽크 영역(18)은 트랜지스터의 채널 형성에 영향을 주지 않도록, 상기 게이트 전극 구조물(30)과 서로 오버랩되지 않는 위치에 형성된다. 상기 P_씽크 영역(18)의 하부는 P형으로 도핑되어 있는 상기 반도체 기판(10) 표면과 접하고 있다.
상기 소오스(42) 가장자리와 접하는 부위의 반도체층(12) 표면 아래로 상기 P형의 불순물이 도핑된 콘택 형성 영역(44)이 구비된다.
상기 구조를 갖는 고주파용 LDMOS 트랜지스터는 완충용 웰이 고농도의 N형 불순물로 이루어지는 드레인(40)을 감싸고 있으므로 기판 아래로의 벌크 누설 전류의 발생이 최소화된다. 또한, 상기 완충용 웰(22)이 상기 게이트 구조물(30) 가장자리 부위와 오버랩되지 않으므로, 상기 완충용 웰(22)을 형성하더라도 게이트/드레인 간의 커패시턴스가 증가되지 않는다. 그러므로, 상기 완충용 웰(22)에 의해 고주파 특성이 열화되지 않는다. 또한, 상기 완충용 웰(22)이 상기 R.F_LDD 영역(36)에 비해 고농도의 불순물로 이루어지므로, 트랜지스터의 온 저항이 감소되어 전류 특성이 향상된다.
도 2 내지 도 6은 도 1에 도시된 고주파용 LDMOS 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, P형의 불순물이 고농도로 도핑되어 있는 반도체 기판(10) 상에 에피택셜 성장 공정을 수행하여 1 내지 10㎛ 정도의 두께를 갖는 반도체층(12)을 형성한다. 상기 반도체층(12)의 표면 아래로, 상기 반도체 기판에 도핑된 불순물 농도보다 낮은 농도의 P형 불순물을 도핑한다. 상기 불순물 도핑 공정은 상기 반도체층(12)을 형성하기 위한 에피택셜 성장 공정 시에 인시튜로 수행할 수도 있고, 반도체층(12)을 형성한 이 후에 별도의 이온 주입 공정을 통해 수행할 수도 있다.
상기 반도체층(12) 상에 이온 주입에 의한 표면 손상을 방지하기 위한 버퍼용 실리콘 산화막(14)을 형성한다. 상기 실리콘 산화막(14) 상에 포토레지스트막을 코팅하고 노광 및 현상 공정을 수행하여 P_씽크 영역(18)으로 형성될 부위를 선택적으로 노출시키는 제1 포토레지스트 패턴(16)을 형성한다.
상기 제1 포토레지스트 패턴(16)을 이온 주입 마스크로 하여 P형 불순물을 반도체층 표면 아래로 이온 주입하여 P_씽크 영역(18)을 형성한다. 상기 이온 주입 공정은 P_씽크 영역(18)이 상기 반도체층(12)에 비해 고농도의 P형 불순물이 도핑되도록 수행한다. 또한, 상기 P_씽크 영역(18)의 하부면이 상기 P형 불순물로 도핑 되어 있는 반도체 기판(10) 표면과 접하도록 이온주입 깊이를 조절하면서 수행한다. 상기 P_씽크 영역(18)이 형성되면, 상기 제1 포토레지스트 패턴(16)을 제거한다.
다음에, 트렌치 소자 분리 공정 또는 로코스 공정과 같은 소자 분리 공정을 수행하여 필드 영역에 소자 분리막(도시안함)을 형성함으로서 액티브 영역 및 필드 영역을 정의한다.
도 3을 참조하면, 상기 반도체층(12)에서 드레인이 형성될 부위를 포함하는 반도체층(12) 표면을 선택적으로 노출시키는 제2 포토레지스트 패턴(20)을 형성한다. 이 때, 상기 게이트 구조물이 형성될 부위의 반도체층(12) 표면은 노출되지 않도록 한다.
상기 제2 포토레지스트 패턴(20)을 이온 주입 마스크로 사용하여 상기 반도체층(12)의 표면 아래로 N형의 불순물을 도핑시켜 제2 농도를 갖는 완충용 웰(22)을 형성한다. 상기 완충용 웰(22)은 고에너지 이온 주입 장비를 이용하여 리트로그레이드 정션으로 형성할 수도 있다. 상기 리트로그레이드 정션을 형성하기 위하여, 구체적으로, 상기 고에너지 이온 주입 장비를 이용하여 고에너지 조건으로 상기 완충용 웰의 하층부를 형성하고, 다음에 저 에너지 및 저 전류를 갖는 조건으로 이온을 주입함으로서 완충용 웰(22)의 상층부를 형성한다. 상기 공정에 의하면, 상기 완충용 웰(22)의 깊이에 따른 불순물 농도 차이가 최소화되는 리트로그레이드 정션을 형성할 수 있다. 상기 완충용 웰(22)이 완성되면 상기 제2 포토레지스트 패턴(20)을 제거한다. 상기 제2 포토레지스트 패턴(20)을 제거하는 공정 시에, 상 기 버퍼용 실리콘 산화막도 함께 제거된다.
도 4를 참조하면, 상기 반도체층(12) 표면상에 게이트 절연막, 게이트 전극막 및 하드 마스크막을 형성한다. 다음에, 상기 하드 마스크막, 게이트 전극막 및 게이트 절연막을 패터닝하여, 상기 완충용 웰(22)의 가장자리 부분과 수평 방향으로 이격되도록 게이트 절연막 패턴(24), 게이트 전극 패턴(26) 및 하드 마스크 패턴(28)으로 이루어지는 게이트 구조물(30)을 형성한다. 따라서, 상기 게이트 구조물(30)은 상기 완충용 웰(22)과 오버랩되지 않는다. 또한, 상기 게이트 구조물(30)에 포함되는 게이트 절연막 패턴은 균일한 두께를 갖는다.
다음에, 상기 게이트 구조물(30)에서 드레인이 형성될 영역을 선택적으로 마스킹하는 제3 포토레지스트 패턴(32)을 형성한다. 상기 제3 포토레지스트 패턴(32)을 이온 주입 마스크로하여 P형 불순물을 반도체층(12) 표면 아래로 주입하고, 확산시킴으로서, P형 바디(34)를 형성한다. 상기 P형 바디(34)는 상기 게이트 구조물(30) 하부에 위치하는 반도체층(12) 아래까지 연장되어 트랜지스터의 채널 영역으로 제공되도록 형성된다. 또한, 상기 P형 바디(34)는 상기 P_씽크 영역(18)과도 접하는 형상을 갖게된다. 따라서, 상기 P형 바디(34)는 상기 P_씽크 영역(18)을 통해 상기 반도체 기판과 전기적으로 연결된다.
도 5를 참조하면, 상기 제3 포토레지스트 패턴(32)을 에싱 및 스트립 공정에 의해 제거한다. 다음에, 상기 게이트 구조물(30)이 형성되어 있는 반도체층(12)의 표면 아래로 상기 제2 농도에 비해 낮은 제3 농도를 갖는 N형 불순물을 주입하여 R.F_LDD 영역(36)을 형성한다. 이 때, 상기 소오스의 저농도 도핑 영역도 함께 형 성된다.
도 6을 참조하면, 상기 게이트 구조물(30) 및 반도체층(12) 상에 스페이서로 제공될 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 이방성으로 식각하여 상기 게이트 구조물(30)의 양측벽에 질화막 스페이서(50)를 형성한다.
다음에, 상기 R.F_LDD 영역(36)과 대향하는 게이트 구조물(30)의 다른 측면과 인접하는 부위의 반도체층 표면과, 상기 완충용 웰(22) 영역의 표면을 부분적으로 노출시키는 제4 포토레지스트 패턴(도시안함)을 형성한다.
상기 제4 포토레지스트 패턴을 이온 주입 마스크로하여, 상기 R.F_LDD 영역(36)과 대향하는 게이트 구조물(30)의 다른 측면과 인접하는 부위의 반도체층 표면에 N형 불순물을 주입함으로서 트랜지스터의 소오스 영역(42)을 형성한다. 동시에, 상기 완충용 웰(22) 영역 내부에 해당하는 반도체층 표면에 N형 불순물을 주입함으로서 드레인 영역(40)을 형성한다.
상기 N형 불순물을 상기 완충용 웰(22) 영역의 깊이보다 얕은 깊이로 주입시켜, 상기 드레인 영역(40)이 상기 완충용 웰(22)에 의해 둘러싸여지도록 한다. 상기 소오스 및 드레인 영역(42, 40)에 도핑되는 상기 N형 불순물은 상기 제2 농도에 비해 높은 제1 농도를 갖도록 한다.
다음에, 상기 소오스(42)와 접하는 반도체층 표면 아래에 선택적으로 고농도의 P형의 불순물을 도핑하여 콘택 형성 영역을 형성함으로서 도 1에 도시된 고주파용 LDMOS 트랜지스터를 완성한다.
실시예 2
도 7 내지 도 11은 고주파용 LDMOS 트랜지스터 및 CMOS 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 고농도의 P형 불순물이 도핑되어 있는 반도체 기판(100) 상에 에피택셜 성장 공정을 수행하여 1 내지 10㎛ 정도의 두께를 갖는 반도체층(102)을 형성한다. 상기 반도체층(102) 표면 아래로, 상기 반도체 기판(100)에 도핑된 불순물 농도보다 낮은 농도의 P형 불순물을 도핑한다. 상기 불순물 도핑은 상기 반도체층(102)을 형성하기 위한 에피택셜 성장 공정 시에 인시튜로 수행할 수도 있고, 반도체층(102)을 형성한 이 후에 별도의 이온 주입 공정을 통해 수행할 수도 있다. 상기 반도체층(102)은 고주파용 LDMOS 트랜지스터 형성 영역, CMOS 트랜지스터의 NMOS 형성 영역 및 CMOS 트랜지스터의 PMOS 형성 영역으로 각각 구분된다.
상기 반도체층(102) 상에 이온 주입 시의 표면 손상을 방지하기 위한 버퍼용 실리콘 산화막(103)을 형성한다. 상기 실리콘 산화막(103)상에 포토레지스트막을 코팅하고 노광 및 현상 공정을 수행하여 P_씽크 영역(104)으로 형성될 부위를 선택적으로 노출시키는 제1 포토레지스트 패턴(도시안함)을 형성한다. 상기 P_씽크 영역(104)은 상기 고주파용 LDMOS 트랜지스터의 소오스가 형성될 영역 부위 및 상기 고주파용 LDMOS 트랜지스터 형성 영역과 상기 CMOS 트랜지스터가 형성될 영역의 경계 부위 영역에 각각 형성된다.
상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 P형 불순물을 반도체층(102) 표면 아래로 이온 주입함으로서 P_씽크 영역(104)을 형성한다. 상기 이온 주입 공정은 상기 반도체층(102)에 비해 고농도의 P형 불순물이 도핑되도록 수행한다. 또한, 상기 P형 불순물이 상기 반도체 기판 표면까지 주입되도록 주입 깊이를 조절하면서 수행한다. 따라서, 상기 P_씽크 영역(104)은 상기 반도체층(102)에 비해 고농도의 P형 불순물이 도핑되며, 그 저면은 반도체 기판(100) 표면과 접하게 된다.
다음에, 트렌치 소자 분리 공정 또는 로코스 공정과 같은 소자 분리 공정을 수행하여 필드 영역에 소자 분리막(106)을 형성함으로서 액티브 영역 및 필드 영역을 정의한다. 상기 소자 분리막(106)은 상기 고주파용 LDMOS 트랜지스터 형성 영역 및 CMOS 트랜지스터 형성 영역의 경계에 해당하는 반도체층(102) 표면 아래에 형성된다. 또한, 상기 소자 분리막(106)은 상기 NMOS 트랜지스터가 형성되는 영역 및 PMOS가 형성되는 영역과의 경계 부위의 반도체층(102) 표면 아래에도 형성된다.
도 8을 참조하면, 상기 반도체층(102)에서 LDMOS 트랜지스터의 드레인이 형성될 부위를 포함하는 반도체층(102) 표면 및 상기 P형 MOS트랜지스터가 형성될 부위의 반도체층(102) 표면을 선택적으로 노출시키는 제2 포토레지스트 패턴(도시안함)을 형성한다.
상기 제2 포토레지스트 패턴을 이온 주입 마스크로 사용하여, 제2 농도를 갖도록 N형의 불순물을 이온 주입하여 상기 LDMOS 트랜지스터의 드레인이 형성될 부위를 포함하는 반도체층(102) 아래로 완충용 웰(108)을 형성한다. 이 때, 상기 완충용 웰(108)은 게이트 구조물이 형성될 영역과는 오버랩되지 않도록 형성하여야 한다. 동시에, 상기 PMOS 트랜지스터가 형성될 부위의 반도체층(102) 아래에 N-웰(110)을 형성한다.
상기 완충용 웰(108) 및 상기 PMOS트랜지스터에서의 N-웰(110)은 고에너지 이온 주입 장비를 이용하여 리트로그레이드 정션으로 형성할 수도 있다. 상기 리트로그레이드 정션을 형성하기 위하여, 구체적으로, 상기 고에너지 이온 주입 장비를 이용하여 고에너지 조건으로 상기 완충용 웰(108)의 하층부를 형성하고, 다음에 저에너지 및 저 전류를 갖는 조건으로 이온을 주입함으로서 완충용 웰(108)의 상층부를 형성한다. 상기 공정에 의하면, 상기 완충용 웰(108)의 깊이에 따른 불순물 농도 차이가 최소화되는 리트로그레이드 정션을 형성할 수 있다.
상기와 같이, 상기 PMOS트랜지스터의 N-웰(110)을 형성할 시에 상기 LDMOS트랜지스터의 완충용 웰(108)을 동시에 형성할 수 있다. 때문에, 상기 완충용 웰(108)을 형성하기 위한 별도의 이온 주입 공정이 요구되지 않는다.
상기 제2 포토레지스트 패턴을 에싱 및 스트립 공정에 의해 제거한다. 다음에, 상기 NMOS 트랜지스터가 형성될 부위의 반도체층(102) 표면을 선택적으로 노출시키는 제3 포토레지스트 패턴(도시안함)을 형성한다.
상기 제3 포토레지스트 패턴을 이온 주입 마스크로 사용하여, 상기 노출된 반도체층(102) 표면으로 P형 불순물을 주입하여 NMOS트랜지스터의 P-웰(112)을 형성한다. 다음에, 상기 제3 포토레지스트 패턴을 에싱 및 스트립 공정을 수행하여 제거한다. 상기 반복되는 에싱 및 스트립 공정에 의해 이 전에 형성되어 있던 실리콘 산화막(103)은 거의 제거된다.
도 9를 참조하면, 상기 반도체층(102)상에 실리콘 산화물을 증착함으로서 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 도전막 및 하드 마스크막을 순차적으로 적층한다. 다음에, 상기 하드 마스크막, 게이트 도전막 및 게이트 절연막의 소정 부위를 순차적으로 식각하여, 상기 완충용 N-웰(108)의 가장자리 부분과 이격되는 반도체층 표면, 상기 P-웰 영역의 반도체층 표면 및 상기 N-웰 영역의 반도체층 표면에 각각 제1 내지 제3 게이트 구조물(120, 150, 160)을 형성한다. 상기 게이트 구조물들(120, 150, 160)에 포함되는 게이트 절연막 패턴은 균일한 두께를 갖는다.
여기서, 상기 제1 게이트 구조물(120)은 LDMOS의 게이트로 제공되고, 상기 제2 게이트 구조물(150)은 NMOS 트랜지스터의 게이트로 제공되고, 상기 제3 게이트 구조물(160)은 PMOS 트랜지스터의 게이트로 제공된다.
다음에, 상기 제1 게이트 구조물(120)에서 드레인이 형성될 영역과 상기 CMOS형성 영역 전체를 마스킹하는 제4 포토레지스트 패턴(122)을 형성한다. 상기 제4 포토레지스트 패턴(122)을 이온 주입 마스크로하여 P형 불순물을 반도체층 표면 아래로 주입하고 확산시킴으로서 P형 바디(124)를 형성한다. 상기 P형 바디(124)는 상기 제1 게이트 구조물(120) 하부에 위치하는 반도체층(102) 아래까지 연장되어 트랜지스터의 채널 영역으로 제공된다. 또한, 상기 P형 바디(124)는 상기 P_씽크 영역(104)과도 접하는 형상을 갖게된다. 따라서, 상기 P형 바디(124)는 상기 P_씽크 영역(104)을 통해 P형 불순물로 도핑되어 있는 상기 반도체 기판과 연결된다. 이어서, 상기 제4 포토레지스트 패턴(122)을 제거한다.
도 10을 참조하면, 상기 제1 게이트 구조물(120)의 일측면의 가장자리와 상기 완충용 웰(108) 사이의 반도체층(102) 부위에 제2 농도보다 낮은 제3 농도를 갖도록 N형 불순물을 주입하여 R.F_LDD 영역(126a)을 형성한다. 동시에, 상기 완충용 웰(108)이 형성되어 있지 않는 상기 제1 게이트 구조물(120)의 다른 측면 가장자리 부위의 반도체층 표면 아래로 소오스의 N형 저농도 도핑 영역(126b)을 형성한다.
또한, 상기 제2 게이트 구조물(150)의 양측 가장자리의 반도체층 표면 아래로 NMOS의 N형 저농도 도핑 영역(126c)을 형성한다. 상기 NMOS의 N형 저농도 도핑 영역(126c)은 상기 R.F_LDD 영역(126a)을 형성하기 위한 이온 주입 공정에 의해 형성하거나 또는 별도의 불순물 이온 주입 공정을 통해 형성할 수도 있다.
다음에, 상기 제3 게이트 구조물(160)의 양측 반도체층 부위에 선택적으로 P형 불순물을 주입하여 P형 저농도 도핑 영역(130)을 형성한다.
도 11을 참조하면, 상기 게이트 구조물들(120, 150, 160) 및 반도체층(102) 상에 스페이서로 제공될 실리콘 질화막을 형성하고 상기 실리콘 질화막을 이방성으로 식각하여 상기 게이트 구조물의 양측벽에 질화막 스페이서(144)를 형성한다.
다음에, 상기 R.F_LDD 영역(126a)과 대향하는 게이트 구조물의 다른 측면과 접하는 반도체층(102)표면에 N형 불순물을 주입하여 LDMOS 트랜지스터의 소오스 영역(132)을 형성한다. 동시에, 상기 완충용 웰(108) 영역 내부에 해당하는 반도체층 표면에 N형 불순물을 주입하여 LDMOS 트랜지스터의 드레인 영역(134)을 형성한다.
또한, 상기 NMOS트랜지스터 형성 영역에 노출되어 있는 반도체층(102) 표면 아래로 불순물을 주입하여 NMOS트랜지스터의 소오스/드레인(136)을 형성한다.
상기 LDMOS트랜지스터의 소오스/드레인 영역(132, 134) 및 상기 NMOS트랜지스터의 소오스/드레인 영역(136)은 1회의 이온 주입 공정에 의해 동시에 형성할 수 있다. 또는, 상기 LDMOS 트랜지스터의 소오스/드레인 영역(132, 134)과 상기 NMOS트랜지스터의 소오스 및 드레인 영역(136)은 각각의 이온 주입 공정을 별도로 진행하여 형성할 수도 있다.
상기 LDMOS 트랜지스터 영역에는 N형 불순물을 상기 완충용 웰(108) 영역의 깊이보다 얕은 깊이로 주입시켜, 상기 드레인 영역(134)이 상기 완충용 웰(108)에 의해 둘러싸여지도록 한다. 상기 LDMOS 트랜지스터의 소오스 및 드레인 영역(132, 134)에 도핑되는 상기 N형 불순물은 상기 제2 농도에 비해 높은 제1 농도를 갖도록 한다.
다음에, 상기 LDMOS 트랜지스터의 소오스(132)와 접하는 부위의 반도체층(102) 표면 아래로 고농도의 P형의 불순물을 도핑하여 콘택 형성 영역(140)을 형성한다.
특성 시뮬레이션 비교 실험
도 12는 본 발명에서와 같이 완충용 P-웰이 형성된 고주파용 LDMOS 트랜지스터와 완충용 P-웰을 형성하지 않은 종래의 LDMOS트랜지스터의 전압_전류 특성을 시뮬레이션한 결과를 보여주는 그래프도이다.
도 12에서, 도면 부호 200은 본 발명에 의한 고주파용 LDMOS 트랜지스터의 전압_전류 특성이고, 도면 부호 202는 종래의 고주파용 LDMOS 트랜지스터의 전압_전류 특성이다.
도 12를 참조하면, 본 발명의 고주파용 LDMOS 트랜지스터의 경우 동작 모드에서는 종래의 LDMOS트랜지스터의 전류가 더 많이 흐르는 것을 알 수 있으며, 이는 온 저항이 종래에 비해 감소된 것을 보여준다. 또한, 본 발명의 고주파용 LDMOS 트랜지스터의 경우 항복 전압이 종래의 LDMOS 트랜지스터의 경우에 비해 더 증가된 것을 보여준다.
상기 결과에 의하면, 본 발명의 고주파용 LDMOS 트랜지스터의 경우 종래의 LDMOS트랜지스터에 비해 온 저항은 감소되면서도 항복 전압이 높아진다. 또한, 게이트와 드레인간의 커패시턴스는 변화를 일으키지 않으므로 고주파 특성에도 영향을 주지 않는다.
상술한 바와 같이 본 발명에 의하면, 고주파용 LDMOS 트랜지스터는 완충용 웰이 고농도의 N형 불순물로 이루어지는 드레인을 감싸고 있으므로 기판 아래로의 벌크 누설 전류의 발생이 최소화된다. 또한, 상기 완충용 웰이 상기 게이트 구조물 가장자리 부위와 오버랩되지 않으므로, 상기 완충용 웰을 형성하더라도 게이트/드레인 간의 커패시턴스가 증가되지 않는다. 그러므로, 상기 완충용 웰에 의해 고주파 특성이 열화되지 않는다. 또한, 상기 완충용 웰이 상기 R.F_LDD 영역에 비해 고농도의 불순물로 이루어지므로, 트랜지스터의 온 저항이 감소되어 전류 특성이 향상된다.
특히, 고주파용 LDMOS트랜지스터와 CMOS트랜지스터를 포함하는 반도체 장치 를 형성하는 경우, 상기 완충용 웰은 CMOS 트랜지스터의 웰 형성을 위한 이온 주입 공정 시에 동시에 형성할 수 있다. 따라서, 추가적인 공정을 수행하지 않으면서 반도체 장치의 특성을 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 고주파용 트랜지스터 형성 영역 및 씨 모오스 트랜지스터 형성 영역으로 구분되고 상부에 반도체층이 형성되어 있는 반도체 기판에서, 고주파용 트랜지스터 형성 영역 및 씨 모오스 트랜지스터 형성 영역에 이온 주입 에너지를 순차로 변경시켜 제2 농도를 갖는 불순물을 주입함으로서, 각각의 영역에 완충용 N-웰 및 P형 트랜지스터의 N-웰을 동시에 형성하는 단계;
    상기 씨 모오스 트랜지스터 형성 영역에 부분적으로 P형 불순물을 주입하여 N형 트랜지스터의 P-웰을 형성하는 단계;
    상기 완충용 N-웰의 가장자리 부분과 이격되는 기판 표면, 상기 P-웰 영역의 기판 표면 및 상기 N-웰 영역의 기판 표면에 각각 제1 내지 제3 게이트를 형성하는 단계;
    상기 제1 게이트 일측면의 가장자리 및 상기 완충용 웰 사이의 기판 부위와, 상기 제2 게이트의 양측의 기판 부위에, 상기 제2 농도보다 낮은 제3 농도를 갖도록 N형 불순물을 주입하여 R.F_LDD 영역 및 N형 저농도 도핑 영역을 형성하는 단계;
    상기 R.F_LDD 영역과 대향하는 제1 게이트의 다른 일측면과 인접하는 기판 표면, 상기 완충용 N-웰 영역 내에 해당하는 기판 표면, 상기 제2 게이트 양측의 기판 부위에 상기 제2 농도보다 높은 제1 농도를 갖는 N형 불순물을 도핑시켜 고주파용 트랜지스터의 소오스/드레인 및 N형 모오스 트랜지스터의 소오스/드레인을 각각 형성하는 단계; 및
    상기 제3 게이트 양측 기판 부위에 P형 불순물을 도핑시켜 P형 모오스 트랜지스터의 소오스/드레인을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제16항에 있어서, 상기 반도체층은 에피택셜 성장에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 반도체 기판은 전체가 P형의 불순물로 도핑되어 있고, 상기 반도체층을 형성할 시에 상기 반도체 기판에 비해 저농도의 P형 불순물을 도핑하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 제1 게이트를 형성한 이 후에, 상기 고주파용 트랜지스터의 채널이 형성되는 영역 및 상기 고주파용 트랜지스터의 소오스가 형성될 영역으로 P형의 불순물을 주입하여 P-바디를 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제19항에 있어서, 상기 완충용 N-웰을 형성하기 이전에,
    상기 P-바디의 가장자리 부위와 연결되고, 상기 제2 타입의 불순물을 상기 바디에 비해 더 깊게 도핑되도록 이온 주입하여 P_씽크 영역을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제20항에 있어서, 상기 P_씽크 영역의 하부는 상기 P형으로 도핑된 기판 표 면과 접하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제19항에 있어서, 상기 소오스를 형성한 이 후에, 상기 P-바디의 내부에서 상기 소오스와 인접하는 영역에 P형의 불순물을 도핑하여 콘택 형성 영역을 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 삭제
  24. 제16항에 있어서, 상기 R.F_LDD 영역 및 N형 저농도 도핑 영역을 형성한 이 후에, 상기 제1 내지 제3 게이트 양측에 게이트 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
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