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KR100594043B1 - 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치 - Google Patents

고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치 Download PDF

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KR100594043B1
KR100594043B1 KR1020040090237A KR20040090237A KR100594043B1 KR 100594043 B1 KR100594043 B1 KR 100594043B1 KR 1020040090237 A KR1020040090237 A KR 1020040090237A KR 20040090237 A KR20040090237 A KR 20040090237A KR 100594043 B1 KR100594043 B1 KR 100594043B1
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김주광
박원흠
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삼성전자주식회사
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Abstract

본 발명은, 터보 디코더를 위한 고속 입력 버퍼 장치에 있어서,
비트셀 신호에 따라 시스테메틱 심볼 또는 패리티 1,2심볼들을 위한 리드 주소들을 출력하는 리드 먹스와, 상기 리드 주소들에 따라 입력심볼들을 출력하는 컴바이너 버퍼와, 상기 출력된 입력심볼들을 상기 비트 셀 신호에 따라 시스테 메틱 심볼 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와, 상기 시스테메틱 심볼들을 위한 리드 주소들을 생성하여 상기 리드 먹스로 제공하는 시스테메틱 주소 발생부와, 상기 라이트 먹스로부터 출력된 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하고, 상기 패리티 1,2 심볼들을 위한 리드주소를 생성하여 상기 리드 먹스로 제공하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과, 상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와, 라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 라이트 주소에 의해 지정되는 메모리 영역에 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와, 상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되어 복호기 입력 제어를 위해 요구되는 메모리 개수와 면적을 감소시킴으로써, 구 현 시간과 칩 구현 시 오류의 발생 확률 및 전력 소비도 감소시킬 수 있는 효과가 있다.
Turbo Decoder, De-first rate maching, CBS buffer, parallel

Description

고속 터보 디코더에서 병행방식의 디 래이트 매칭을 수행하는 입력 버퍼 장치{Input Buffer Device For de-rate matching In High Speed Turbo Decoder}
도 1은 일반적인 디 퍼스트 래이트 매칭을 포함하는 복호기의 입력부의 구조를 보여주는 도면.
도 2는 일반적인 디코더 입력버퍼부의 세부적인 구조를 보여주는 도면.
도 3은 일반적으로 2개의 코드 블록에 대한 CBS 버퍼의 타이밍도를 보여주는 도면.
도 4는 일반적으로 3개의 코드 블록에 대한 CBS 버퍼의 타이밍도를 보여주는 도면.
도 5는 본 발명의 바람직한 실시예에 따른 입력버퍼의 세부적인 구조를 보여주는 도면.
도 6은 본 발명의 바람직한 실시예에 따른 3개의 코드 블록으로 구성되는 CBS 버퍼의 타이밍도를 보여주는 도면.
도 7은 본 발명의 바람직한 실시예에 따른 2개의 코드 블록으로 구성되는 CBS 버퍼의 타이밍도를 보여주는 도면.
본 발명은 본 발명은 터보 복호기에 관한 것으로서, 특히 터보 복호기를 위한 고속 입력 버퍼에 관한 것이다.
이동통신 시스템은 초기의 음성 위주 서비스의 제공에서 벗어나 데이터 서비스 및 멀티미디어 서비스 제공을 위한 고속, 고품질의 무선 데이터 패킷 통신시스템으로 발전하고 있다. 현재 3GPP(Generation Partnership Project) 및 3GPP 2를 중심으로 진행되고 있는 HSDPA (High Speed Downlink Packet Access) 및 1x EV-DV(Evolution Data and Voice)에 대한 표준화는 3세대 이동통신 시스템에서 2Mbps 이상의 고속, 고품질의 무선 데이터 패킷 전송 서비스에 대한 해법을 찾기 위한 노력의 대표적인 반증이라 볼 수 있으며, 4세대 이동통신 시스템은 그 이상의 고속, 고품질의 멀티미디어 서비스 제공을 근간으로 하고 있다.
고속, 고품질의 멀티미디어 서비스를 위한 기술중의 하나는 고속 부호화이다. 3GPP의 HSDPA에서는 입력패킷과 실제 물리 채널 프레임 간의 동기를 위해 2단계의 래이트 매칭(rate matching)을 수행한다. 이 중 사용되는 퍼스트 래이트 매칭(1st rate matching)은 단말의 소프트 용량(soft capacity)에 따라 수행된다. 단말의 용량이 충분할 경우, 퍼스트 래이트 매칭은 수행되지 않기 때문에 디-퍼스트 래이트 매칭(de-1st Rate matching) 또한 수행되지 않는다. 그러나, 단말의 용량이 충분하지 않을 경우, 송신부의 퍼스트 래이트 매칭은 반복(repetition)작업 없이 천공(puncturing)만의 작업을 수행하며, 수신부는 제로 삽입만을 수행한다. 송신부에서 시스테 메틱(Systematic) 심볼은 천공 되지 않고, 패리티 심볼(parity bit)1 및 2에 대해서만 천공 작업이 수행되므로, 상기 수신부에서도 시스테메틱 심볼은 제로 삽입 없이 통과된다.
도 1은 일반적인 디 퍼스트 래이트 매칭을 포함하는 복호기 입력부의 구조를 보여주는 도면이다.
도 1을 참조하면, 입력부(100)는 HARQ(Hybrid Automatic Repeat reQuest) 컴바이너 버퍼(110)와, HARQ버퍼제어부(140)와, CBS 버퍼제어부(150)와, 디-퍼스트 래이트 매칭부(120)와, 코드블록분할(Code Block Sgmentation:이하 'CBS'라 칭함)버퍼(130)로 구성되고, 상기 입력부(100)는 터보 디코더(160)와 연결되어 구성된다.
버퍼 제어부 1(140)은 상기 디-퍼스트 레이트 매칭부(120)로부터 입력신호의 리드(read) 주소를 수신하여, 상기 HARQ 컴바이너 버퍼(110)를 제어한다. 상기 HARQ 컴바이너 버퍼(110)는 상기 리드 주소에 따라 수신 심볼들을 출력하고, 상기 디-퍼스트 레이트 매칭부(120)로 전송한다. 상기 디 퍼스트 래이트 매칭부(120)는 상기 심볼들에 대하여 디퍼스트 래이트 매칭을 수행하여 상기 CBS 버퍼(130)로 전달한다.
버퍼제어부 2(150)는 상기 디-퍼스트 래이트 매칭기(120)로부터 라이트(write)주소를 수신하여, 상기 CBS 버퍼(130)를 제어한다. 상기 CBS 버퍼(130)는 상기 디 퍼스트 래이트 매칭부(120)가디 퍼스트 래이트 매칭이 수행된 심볼들을 상 기 라이트 주소에 따라, 상기 터보 디코더(160)로 출력한다.
상기 CBS 버퍼(130)는 상기 터보 디코더(160)의 입력 버퍼이다. 터보 부호화기(turbo encoder)의 최대 엔코딩 심볼 수는 '5114'이므로, 디코더의 입력 심볼수는 상기 5114의 3배 이상이다. 그러나, 상기 엔코딩 심볼 수의 3배 이상을 한번에 디코딩하는 것이 불가능하므로, 상기 엔코딩 심볼수는 디코딩할 일정량의 데이터로 나뉘어져 저장된다. 상기 CBS 버퍼(130)는 터보 디코딩이 수행되는 동안 새로운 데이터를 수신하기 위해 더블(double) 버퍼로 구성된다.
일예로서, 상기 CBS 버퍼부(130)는 2개의 CBS 버퍼 클러스터들(220,230)로 구성되고, 각 CBS 버퍼 클러스터들(220,230)은 시스테메틱 심볼과, 패리티 1 및 2심볼을 각각 저장하는 3개의 메모리 영역들을 구비하는 코드블록들(222~226)로 구성된다.
이하, 도 2를 참조하여 일반적인 입력버퍼부의 세부적인 구조를 상세히 설명한다.
여기서, 터보 디코더들(240a~c)은 최대 7.2Mbps의 전송율일 경우로,'Chip x 16' 클럭(61.44MHz)을 사용할 경우 1개의 터보 디코더가 처리할 수 있는 데이터 속도가 3Mbps를 넘지 못하므로 3개의 병렬 터보 디코더들(240a~c)의 구조가 사용된다. 따라서, CBS 버퍼클러스터들(220,230)은 최대 3개의 코드 블록0~2들(222~226)로 구성된다.
상기 CBS 버퍼부(130)는 연속되는 수신 심볼들을 번갈아가며 저장하고, 출력하는 2개의 CBS버퍼클러스터들(220,230)로 구성된다. 여시서는 먼저 CBS버퍼 클러 스터1(220)에 심볼들을 저장하는 라이트 모드의 동작을 설명한다, 상기 CBS버퍼클러스터1,2들(220,230) 각각은 3개의 코드블록0~2들(222~226)로 구성되며, 상기 코드 블록0~2들(222~226) 각각은 시스테 메틱 심볼과, 패리티 1,2심볼들을 저장하는 3개의 메모리 영역들(222a~222c,224a~224c,226a~226c)로 구성된다.
상기 CBS버퍼 제어부(250)는 1클럭에 한번씩 디-퍼스트 래이트 메칭기(219)로부터 입력된 라이트 주소에 따라 디-퍼스트 래이트 매칭기(219) 또는 라이트 먹스(214)에서 출력한 데이터를 CBS버퍼부(130)에 저장하기 위한 제어신호를 발생하고, 시스테매틱 및 패리티1,2심볼들을 구분하는 비트 셀 신호를 생성하여 리드 먹스(212)와 라이트 먹스(214)로 전달한다. 상기 CBS 버퍼 제어부(250)는 상기 터보 디코더0~2들(240a~c)에서 발생한 디코더 구별신호(DecSel0~2)에 따라 코드 블록들(222~226)의 동작을 제어한다.
HARQ 컴바이너 버퍼(110)에서 입력 심볼(CombOut)이 출력되면, 라이트 먹스(214)는 상기 CBS 버퍼부 제어부(250)의 비트 셀(BitSel) 신호에 의해 상기 입력심볼을 시스테메틱, 패리티 1,2심볼로 각각 구분하여 출력한다.
즉, 비트 셀 신호가 '0'이면, 시스테메틱 심볼인 입력 심볼은 디 퍼스트 래이트 매칭기(219)를 거치지 않고, 상기 코드블록들(222~226) 각각의 시스테메틱 메모리들(222a,224a,226a)로 순서대로 저장된다. 상기 라이트 먹스(214)는 비트셀 신호가 '1' 또는 '2'이면, 먹스(216)에서 패리티 1심볼 또는 패리티 2심볼을 선택하여 디-퍼스트 래이트 매칭기(219)로 전달한다. 상기 디-퍼스트 래이트 매칭기(219)는 상기 패리티 1 또는 2심볼에 대해 디-퍼스트 래이트 매칭을 수행하여, 각 코드 블록들(222~226) 각각의 패리티 1 메모리들(222b, 224b, 226b)과, 패리티 2 메모리들(222c, 224c, 226c)로 분배된다.
상기 디-퍼스트 래이트 매칭기(219)는 다음 읽어내고자 하는 패리티 1 또는 패리티 2 심볼들에 대한 리드 주소를 생성하여 상기 리드 먹스(212)로 전달하고, 상기 패리티 1 또는 2 심볼들에 대한 라이트 주소를 생성하여 상기 CBS 버퍼 제어부(150)로 전달한다. 또한, 시스테메틱 주소 발생기(218)는 다음 시스테메틱심볼을 위한 리드 주소를 생성하여 리드 먹스(212)로 전달된다. 시스테메틱 심볼들은 제로 삽입의 대상이 되지 않으므로, 시스테메틱 리드 주소발생기(218)는 단순한 카운터로 구현될 수 있다.
상기 리드 먹스(212)는 비트 셀 신호에 따라, 상기 시스테메틱 리드 주소 또는 패리티 1,2리드 주소를 선택하여 HARQ 컴바이너 버퍼(110)로 출력한다. 상기 HARQ 컴바이너 버퍼(110)는 상기 선택된 리드 주소들에 따라 입력심볼들을 라이트 먹스(214)로 출력한다.
이와같이 상기 CBS버퍼클러스터1(220)에 모든 심볼들이 저장되면, 상기 CBS버퍼클러스터1(220)은 리드 모드로 천이된다. 그러면, 상기 코드블록들(222~226) 각각의 시스테매틱 메모리들(222a,224a,226a)과, 패리티1메모리들(222,b,224b,226b) 및 패리티 2 메모리들(222c,224c,226c)에 저장된 심볼들은, 상기 터보 디코더0,1,2들(240a~c) 각각을 구별하는 디코더구별신호(decsel0,1,2)에 따라 해당 터보 디코더에 전달된다. 구체적으로, 상기 CBS 버퍼클러스터1(220)이 리드모드에 있고, decsel0가 '0' 이면, CBS버퍼 제어부(150)는 CBS 버퍼클러스터 (230)의 코드 블록0(222)에게 리드 주소를 제공해서 시스테메틱 심볼과 패리티 1심볼을 터보 디코더 0 로 제공하도록 하고, decsel0 가 '1' 이면 CBS버퍼 제어부(150)는 CBS 버퍼클러스터(230)의 코드 블록0(222)에게 리드 주소를 제공해서 시스테메틱심볼과 패리티2심볼을 터보 디코더 0 로 제공하도록 한다. decsel1, decsel2 에 해당하는 동작도 상기에 설명한 것과 동일하게 동작한다.
도 2를 참조하면, CBS 버퍼 클러스터1(220)이 상기 HARQ 컴바이너 버퍼(110)로부터 데이터를 라이트 하는 라이트 모드에 있는 동안, CBS 버퍼클러스터 2(230)는 터보 디코더들에게 데이터를 제공하는 리드 모드로 동작한다. 다음 TTI 에서는 CBS 버퍼클러스터1,2들(220,230)의 모드가 서로 바뀌어 CBS 버퍼클러스터2(230)는 상기 HARQ 컴바이너 버퍼(110)로부터의 데이터를 라이트 하고, CBS 버퍼클러스터1(220)은 해당 터보 디코더들(240a~c)에게 데이터를 제공한다.
이하, 도 1 내지 도 4를 참조하여, 종래기술에 따른 입력버퍼의 전체적인 타이밍을 설명한다.
도 3은 2개의 코드 블록들을 사용하는 CBS 버퍼의 타이밍도를 보여주는 도면이다.
도 3을 참조하면, CBS 버퍼는 2개의 코드 블록 0,1로 구성된다. 상기 코드 블록 0,1은 시스테매틱 심볼과. 패리티 1,2를 저장하기 위한 시스테 메틱 및 패리티1,2 메모리들을 구비한다.
먼저, 상기 코드 블록0에서 하기와 같은 저장동작이 일어난다.
상기 CBS 버퍼 제어부(250)에서 발생한 비트 셀 신호가 '0'인 구간, 즉 시스 테메틱 프로세싱 구간 동안은, HARQ컴바이너 버퍼(110)에서 출력된 시스테메틱 심볼들은 상기 CBS버퍼클러스터의 시스테메틱 메모리 영역에 저장된다. 상기 CBS 버퍼 제어부(150)에서 발생된 따라 비트 셀 신호가 '1'인 구간, 즉 패리티 1 프로세싱 구간동안은, HARQ컴바이너 버퍼(110)에서 출력된 패리티 1심볼들은 디-퍼스트 래이트 매칭을 거친 후 , 상기 코드블록0(222)의 패리티 1 메모리 영역(222b)에 저장된다. 상기 CBS 버퍼 제어부(150)에 따라 비트 셀 신호가 '2'인 구간, 즉 패리티 2 프로세싱 구간동안은, HARQ컴바이너 버퍼(110)에서 출력된 패리티 2 심볼들에 대해서 디-퍼스트 래이트 매칭을 거친 후 , 상기 코드블록0(222)의 상기 패리티 2 메모리 영역(222c)에 저장된다.
디-퍼스트 래이트 메칭이 수행된 후에는 시스테매틱 및 패리티 1,2의 심볼 수가 모두 같아지므로, 상기 시스테메틱 프로세싱 구간 및 패리티 1,2 프로세싱 구간의 길이는 동일하다.
상기한 바와 같이 코드 블록 0에서 각각의 시스테메틱 및 패리티 1,2프로세싱 구간동안, 시스테메틱 심볼 및 패리티 1,2심볼들이 저장된 후, 마찬가지로 코드 블록 1(224)에서 다음 시스테메틱 심볼 및 패리티 1,2심볼들을 각각 저장한다.
도 4는 3개의 코드 블록들을 사용하는 CBS 버퍼의 타이밍도를 보여주는 도면이다.
도 4를 참조하면, CBS 버퍼는 3개의 코드 블록 0,1,2로 구성된다. 상기 코드 블록 0,1,2는시스테매틱과, 패리티 1,2 심볼들을 저장하기 위한 각각의 시스테 메틱 및 패리티1,2 메모리영역들을 구비한다. 도 3과 마찬가지로 먼저, 코드 블록 0(222)에서 각각의 시스테메틱 및 패리티 1,2프로세싱 구간동안, 시스테메틱 심볼 및 패리티 1,2심볼들을 해당 메모리 영역들에 각각 저장한 후, 코드 블록 1(224)에서 다음 시스테메틱 심볼 및 패리티 1,2심볼들을 해당 메모리 영역들에 각각 저장한다. 상기 코드 블록1(224)의 저장동작이 끝나면, 코드 블록 2(226)에서 다음 스테메틱 및 패리티 1,2심볼들이 각각 해당 메모리 영역들로 저장된다.
상기 도 3 내지 도 4에서 보이는 것과 같이, 종래기술에 따른 입력버퍼는 시스테메틱 심볼의 처리가 끝난 후, 패리티 1,2 심볼들의 디-퍼스트 래이티 매칭이 순차적으로 이루어졌으므로 시스테 매틱을 위한 메모리 3개와 패리티 1,2 각각을 위한 3개의 메모리들로 구성되는 3개의 코드 블록들을 구비한 2개의 CBS버퍼클러스터들로 구성되므로 총 18개의 메모리가 필요하게 되어, 메모리로 인한 칩 면적의 증가와 전력 소비 및 칩 구현 시 오류의 발생 확률도 증가 하는 문제점이 있었다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명의 목적은, 순차적인 방식의 디-퍼스트 래이트 매칭 블럭을 병렬 구조로 변경함으로써 시스테매틱 및 패리티 1,2 심볼을 하나의 메모리 내에 동시에 저장하는 입력 버퍼를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는,터보 디코더를 위한고속 입력 버퍼 장치에 있어서,
리드 주소들에 따라 입력 심볼들을 출력하는 컴바이너 버퍼와,
상기 출력된 입력심볼들을 시스테 메틱 심볼들 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와,
상기 라이트 먹스로부터 출력된 상기 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과,
상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와,
라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 주소에 의해 지정되는 메모리 영역에 각각 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블 버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와,
상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력 심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 다른 실시 예는, 터보 디코더를 위한 고속 입력 버퍼 장치에 있어서,
비트셀 신호에 따라 시스테메틱 심볼 또는 패리티 1,2심볼들을 위한 리드 주소들을 출력하는 리드 먹스와,
상기 리드 주소들에 따라 입력심볼들을 출력하는 컴바이너 버퍼와,
상기 출력된 입력심볼들을 상기 비트 셀 신호에 따라 시스테 메틱 심볼 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와,
상기 시스테메틱 심볼들을 위한 리드 주소들을 생성하여 상기 리드 먹스로 제공하는 시스테메틱 주소 발생부와,
상기 라이트 먹스로부터 출력된 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하고, 상기 패리티 1,2 심볼들을 위한 리드주소를 생성하여 상기 리드 먹스로 제공하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과,
상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와,
라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 라이트 주소에 의해 지정되는 메모리 영역에 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와,
상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세히 설명한다. 도면상에 표시된 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호로 나타내었으며, 하기에서 본 발 명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명에서는 입력버퍼의 CBS 버퍼의 코드 블록에서, 시스테매틱 심볼들 및 패리티 1,2 심볼들을 각각 순차적으로 저장하던 메모리 구조에서, 상기 시스테매틱 심볼 및 패리티 1,2심볼들을 동시에 저장함으로써 병행적으로 사용할 수 있는 입력버퍼부의 메모리 구조를 제안한다.
도 5는 본 발명의 바람직한 시시예에 따른 입력 버퍼부의 메모리 구조를 보여주는 도면이다.
도 5를 참조하면, 입력 버퍼부는 크게 2개의 CBS 버퍼 클러스터1,2들(520,530)과, 상기 CBS 버퍼1,2클러스터들(520,530)을 제어하는 CBS 버퍼 제어부(550)와, 디-퍼스트 래이트 매칭부(510)로 구성된다.
상기 CBS버퍼부(550)는 1TTI마다 연속되는 수신 심볼들을 저장하는 라이트 모드와 상기 저장된 심볼들을 터보 디코더부(540)로 출력하는 리드 모드로 서로 역할을 바꾸는 2개의 CBS 버퍼클러스터1,2들(520,530)로 구성된다. 상기 CBS버퍼클러스터1,2들(520,530) 각각은 3개의 코드블록0~2들(522~526)로 구성되며, 상기 코드 블록0~2들(522~526)은 각각 시스테 메틱 심볼과, 패리티 1,2심볼들로 구성되는 코드워드들을 저장하는 복수의 메모리 영역들(522a~c,524a~c,526a~c)로 구성된다(CBS 버퍼클러스터 2(230)의 코드블록 및 메모리 영역들은 도시하지 않음).
상기 CBS버퍼 제어부(550)는 3클럭에 한번씩 데이터 컨버젼 블록(519)에서 출력된 데이터를 CBS버퍼클러스터들(520,530)에 저장하기 위한 라이트주소를 발생하고, 시스테매틱 및 패리티1,2심볼들을 구분하는 비트 셀(bit sel)신호를 생성하여 리드 먹스(512)와 라이트 먹스(514)로 전달한다. 상기 CBS 버퍼 제어부(550)는 상기 터보 디코더0~2들(540a~c)에서 발생한 디코더 구별신호(DecSel0~2)에 따라 CBS 버퍼클러스터들(520,530)의 해당 코드 블록들(522~526)의 동작을 제어한다.
HARQ 컴바이너 버퍼(도시하지 않음)에서 입력심볼(CombOut)이 출력되면, 라이트 먹스(514)는 상기 CBS 버퍼부 제어부(550)의 비트 셀(BitSel) 신호에 의해 상기 입력심볼을 시스테메틱 심볼, 패리티 1,2심볼로 구분하여 출력한다. 즉, 상기 라이트 먹스(514)는 비트셀 신호가 '0'이면, 시스테메틱 심볼인 상기 입력심볼을 디-퍼스트 래이트 매칭없이 바로 데이터 컨버젼 블록(519)으로 전달한다. 상기 라이트 먹스(514)는 비트셀 신호가 '1'이면, 패리티 1심볼인 상기 입력 심볼을 디-퍼스트 래이트 매칭기1(518a)로 전달한다. 상기 라이트 먹스(514)는 비트셀 신호가 '2'이면, 패리티 2심볼인 상기 입력 심볼을 디-퍼스트 래이트 매칭기 2로 전달한다.
시스테메틱 주소 발생기(516)는 시스테메틱 심볼들을 위한 리드 주소를 생성하여 상기 리드 먹스(512)로 전달된다. 디-퍼스트 래이트 매칭기1(518a)은 다음 읽어내고자 하는 패리티 1심볼에 대한 리드 주소를 생성하여 상기 리드 먹스(512)로 전달하고, 패리티 1심볼들에 대한 디-퍼스트 래이트 매칭을 수행한 후 데이터 컨버 젼 블록(519)으로 출력한다. 디-퍼스트 래이트 메칭기2(518b)는 다음 읽어내고자 하는 패리티 2심볼에 대한 리드 주소를 생성하여 상기 리드 먹스(512)로 전달하고, 패리티 2심볼들에 대한 디-퍼스트 래이트 매칭을 수행한 후 데이터 컨버젼 블록(519)으로 출력한다.
상기 리드 먹스(512)는 비트 셀 신호에 따라 상기 시스테메틱 리드 주소와 상기 패리티 1,2리드 주소들 중 하나를 선택하여 HARQ 컴바이너 버퍼로 출력한다. 상기 HARQ 컴바이너 버퍼는 상기 선택된 리드 주소들에 따라 입력 심볼들을 출력한다.
상기 데이터 컨버젼 블록(519)은 상기 시스테메틱 심볼과, 상기 디 퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들에 대해서 3클럭 당 한번씩 코드블록0~3들(522a~c,524a~c,526a~c)의 비트폭에 맞도록 데이터 변환을 수행하여, 시스테메틱 심볼과, 패리티 1,2심볼들로 구성된 코드워드를 생성한다.
데이터 변환이 수행된 시스테매틱 및 패리티 1,2 심볼들로 이루어진 코드워드들은 CBS버퍼제어부(550)에서 3클럭당 한번씩 발생하는 라이트 주소에 따라 해당하는 코드 블록0~2들(522~526) 각각의 분할된 메모리영역들(522a~z,~526a~z)에 분배되어 저장된다.
상기 코드블록들(522~526)의 메모리 영역들(522a~z~526a~z)에 저장되어 있는 코드워드들은 상기 디코더구별신호(decsel0,1,2)에 따라 CBS버퍼제어부(550)의 제어하에 해당 터보 디코더들(540a~c)로 각각 전달된다.
구체적으로, CBS버퍼클러스터1(520)이 리드모드에 있을 경우, decsel0가 '0'이면 CBS버퍼제어부(550)는 코드블록0(522)에게 코드워드들의 리드 주소들을 제공하여 시스테메틱 심볼과 패리티1심볼을 터보디코더0(540a)에 제공하도록 하고, decsel0 가 '1' 이면 CBS버퍼제어부(550)는 코드블록0(522)에게 코드워드들의 리드 주소들을 제공하여 시스테메틱심볼과 패리티2심볼을 터보디코더0(540a)에 제공하도록 한다. decsel1 과 decsel2 의 동작도 상기 설명한 것과 동일하게 동작한다.
반면, 라이트 모드의 CBS버퍼클러스터2(530)는 데이터 변환부(519)로부터 출력된 코드워드들을 CBS버퍼제어부(550)의 라이트 주소에 따라 해당하는 코드블록0~2(522~526)의 메모리 영역들(552a~526z)에 저장한다.
다음 TTI에서 CBS버퍼클러스터1(520)은 리드모드에서 라이트 모드로 바뀌고, CBS버퍼클러스터2(530)는 라이트 모드에서 리드모드로 바뀐다. 그러면, 리드모드의 CBS버퍼클러스터2(530)와 라이트모드의 CBS버퍼1(520)은 상기한 바와 같은 동작을 수행한다.
도 2의 종래기술에 따른 디-퍼스트 래이트 매칭은, 패리티 1심볼들의 디-퍼스트 래이트 매칭이 끝난 후 패리티 2의 디-퍼스트 래이트 매칭이 이루졌으나, 본 발명에서는 시스테매틱 심볼 및 패리티 1,2심볼들이 한클럭에 하나씩 번갈아 가면서 처리된다.
상기 도 5에서 디-퍼스트 래이트 매칭기1,2들(518a,b)은 패리티 1,2 심볼들 각각에 대해 제로 삽입 알고리즘을 이용한 디-퍼스트 래이트 매칭을 수행한다. 이때, 다음 패리티 1,2심볼들 각각에 대한 HARQ 컴바이너 버퍼의 리드 주소가 독립적으로 발생된다.
이하, <표 1>은 HARQ 컴바이너 버퍼에 저장되어 있는 입력 심볼들의 형태이다.
Systematic
parity1
parity2
즉, HARQ 컴바이너 버퍼에 저장된 입력심볼의 형태는 <표 1>과 같이, 시스테메틱 심볼들 다음에 패리티 1심볼들이 저장되고, 패리티 1심볼들이 저장된 다음에 패리티 2 심볼들이 저장되어 있다. 따라서, 분할된 메모리 영역들 각각에 저장된 시스테메틱 심볼 및 패리티 1,2심볼들을 읽어낼 수 있는 새로운 주소발생 방식이 필요하다.
구체적으로, 본 발명의 바람직한 실시예에 따라 리드 주소를 발생시키는 방식은 하기와 같다.
<<본 발명에 따른 리드 주소 발생 알고리즘>>
if (BitSel == 0)
SysReadAddr = (SysReadAddr + 1)
else if (BitSel == 1)
P1ReadAddr = 저장된 systematic 심볼들의 수 + (P1_ID + 1)
else if (BitSel == 2)
P2ReadAddr = 저장된 systematic 심볼들의 수 + 저장된 parity1심볼들의 수 + (P2-ID + 1)
여기서, 'SysReadAddr' 는 시스테메틱심볼의 리드 주소 주소를 의미하고, 'P1ReadAddr'는 패리티 1 심볼의 리드 주소 주소를 의미하며 'P2ReadAddr'는 패리티 2심볼 리드 주소 주소를 의미한다. P1-ID는 이전 읽어낸 패리티 1심볼의 인덱스이고, P2-ID는 이전 읽어낸 패리티 2 심볼의 인덱스를 의미한다.
구체적으로, 비트셀 신호가 '0'일 경우 시스테메틱 심볼을 의미하므로, 상기 시스테메틱주소발생기(516)는 이전 시스테메틱 리드 주소에 1을 더하여 새로운 시스테메틱 리드주소를 생성한다.
비트셀 신호가 '1'일 경우 패리티 1 심볼을 의미하므로, 상기 디-퍼스트 래이트 매칭기1(518a)은 상기 HARQ 컴바이너 버퍼에 저장된 총 시스테메틱 심볼들 수에 이전 패리티1심볼 인덱스와 1을 합하여 새로운 패리티1리드 주소를 생성한다.
비트셀 신호가 '2'일 경우 패리티 2 심볼을 의미하므로, 상기 디-퍼스트 래이트 매칭기2(518b)는 상기 HARQ 컴바이너 버퍼에 저장된 총 시스테메틱심볼 수와 상기 입력 심볼의 총 패리티 1심볼수를 합한 값에 이전 패리티2 심볼 인덱스에 1을 합하여 새로운 패리티2리드 주소를 생성한다.
이하, 도 5내지 도 7을 참조하여, 본 발명의 바람직한 실시예에 따른 입력 버퍼의 전체적인 동작 타이밍을 설명한다.
도 6은 본 발명의 바람직한 실시예에 따라 3개의 코드 블록0~2들로 구성되는 CBS 버퍼클러스터의 타이밍도를 보여주는 도면이다. 여기서, 도 5의 CBS버퍼클러스터(520)의 코드블록들(522~526)을 일 예로 사용하여 설명한다.
도 6을 참조하면, CBS 버퍼클러스터는 3개의 코드 블록 0,1,2들로 구성된다. 상기 코드 블록 0,1,2(522~526)들은 시스테매틱 심볼과. 패리티 1,2심볼들로 구성 된 코드워드들를 순서대로 저장하기 위한 메모리 영역들(522a~z ~ 526a~z)로 분할되어 있다.
먼저, 상기 코드 블록0 프로세싱 구간에서 하기와 같은 저장동작이 일어난다.
상기 CBS 버퍼 제어부(550)로부터 입력되는 비트 셀 신호가 '0'이면, HARQ 컴바이너 버퍼(110)에서 시스테메틱 심볼이 읽혀지고, 비트 셀 신호가 '1' 이면 패리티 1 심볼이 읽혀지며, 비트 셀 신호가 '2' 이면 패리티 2 심볼이 읽혀진다. 읽혀진 시스테메틱심볼과 패리티 1,2비트들은 데이터 컨버젼 블록(519)에서 터보 디코더 입력 형태에 맞는 코드워드로 변환된다. 이 상기 코드워드는 첫번째 메모리 영역(522a)에 저장된다.
상기에 설명된 방식대로 상기 코드 블록0(522)에서 코드워드들이 메모리 영역들(522a~z)에 모두 저장되면, 다음으로 코드블록 1(524)의 저장동작이 수행된다.
상기 코드 블록1(524)에서도 상기 코드블록0(522)의 저장동작과 마찬가지로, 코드워드들이 메모리영역들(524a~z)에 저장되고, 다음으로 코드 블록2(526)의 저장동작이 수행된다.
입력버퍼부에서 사용되는 코드블록들의 개수는 한 TTI동안 수신되는 데이터의 양에 따라 결정된다.
도 7은 본 발명의 바람직한 실시예에 따라 2개의 코드 블록들을 사용하는 CBS 버퍼의 타이밍도를 보여주는 도면이다.
도 7역시 참조하면, CBS 버퍼클러스터는 2개의 코드 블록 0,1로 구성된다. 상기 코드 블록 0,1은 시스테매틱 심볼과 패리티 1,2심볼들로 구성되는 코드워드들을 저장하기 위한 메모리 영역들을 구비한다.
도 6과 마찬가지로, 상기 CBS 버퍼 제어부(550)로부터 입력되는 비트 셀 신호가 '0'이면, HARQ 컴바이너 버퍼(110)에서 시스테메틱 심볼이 읽혀지고 비트 셀 신호가 '1' 이면 패리티 1심볼이 읽혀지며, 비트 셀 신호가 '2' 이면 패리티 2 심볼이 읽혀진다. 상기 읽혀진 시스테메틱심볼과 패리티 1,2심볼들은 데이터 컨버젼 블록(519)에서 터보 디코더 입력 형태에 맞는 코드워드로 변환된다. 이 상기 코드워드는 첫번째 메모리 영역(524a)에 저장된다.
상기 코드 블록0에서 코드워드들이 메모리 영역들에 모두 저장되면, 다음으로 코드블럭 1의 저장동작이 수행된다.
상기 도 6내지 도 7의 저장동작을 수행함으로써, HARQ 버퍼의 저장된 시스테메틱 심볼과 패리티 1,2심볼들로 구성된 코드워드들이 동시에 저장될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명에 따른 디-퍼스트 래이트 매칭을 수행하는 입력 버퍼의 구조는 메모리 개수 감소 효과와 제어 로직 (buffer controller)의 감소 효과가 있다. 또한, 이와 같이 복호기 입력 제어를 위해 요구되는 메모리 개수와 면적을 감소시킴으로써, 구현 시간과 칩 구현 시 오류의 발생 확률 및 전력 소비도 감소시킬 수 있는 효과가 있다.

Claims (15)

  1. 터보 디코더를 위한고속 입력 버퍼 장치에 있어서,
    리드 주소들에 따라 입력 심볼들을 출력하는 컴바이너 버퍼와,
    상기 출력된 입력심볼들을 시스테 메틱 심볼들 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와,
    상기 라이트 먹스로부터 출력된 상기 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과,
    상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와,
    라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 TM기 주소에 의해 지정되는 메모리 영역에 각각 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블 버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와,
    상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력 심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되는 것을 특징으로 하는 장치.
  2. 제 2항에 있어서, 상기 버퍼클러스터들 각각은,
    상기 코드워드들을 저장하기 위한 복수의 메모리영역들로 구성되어, 상기 터보 디코더들에 각각 대응하는 적어도 하나의 코드블록들을 구비하는 것을 특징으로 하는 장치.
  3. 제 2항에 있어서, 상기 버퍼 제어부는,
    상기 터보디코더들로부터 입력된 디코더 구별신호에 따라 해당 코드 블록의 메모리 영역들에 저장되어 있는 코드워드들을 해당 디코더로 출력하도록 제어하는 것을 특징으로 하는 장치.
  4. 제 1항에 있어서, 상기 비트셀 신호에 따라 상기 리드 주소들 중 하나를 상기 컴바이너 버퍼로 제공하는 리드 먹스를 더 포함하여 구성되는 것을 특징으로 하는 장치.
  5. 제 4항에 있어서,
    상기 시스테메틱 심볼들을 상기 컴바이너 버퍼로부터 읽어내기 위한 새로운 시스테메틱 심볼의 리드 주소를 생성하여 상기 리드 먹스로 출력하는 시스테메틱주소 발생기를 더 포함하여 구성되는 것을 특징으로 하는 장치.
  6. 제 5항에 있어서, 상기 시스테메틱 주소 발생기는,
    이전 시스테메틱 심볼의 리드 주소에 1을 더하여 상기 새로운 시스테메틱 리드주소를 생성하는 것을 특징으로 하는 장치.
  7. 제 4항에 있어서, 상기 제 1 및 상기 제 2 디-퍼스트 래이트 매칭기들은,
    상기 패리티 1,2 심볼들을 상기 컴바이너 버퍼로부터 읽어내기 위한 새로운 패리티 1,2 심볼들의 리드 주소들을 생성하여 상기 리드 먹스로 출력하는 것을 특징으로 하는 장치.
  8. 제 5항에 있어서, 상기 제 1 디-퍼스트 레이트 매칭기는,
    상기 컴바이너 버퍼에 저장된 총 시스테메틱 심볼 수에 이전 패리티 1 심볼 인덱스와 1을 합하여 새로운 패리티 1 심볼의 리드 주소를 생성하는 것을 특징으로 하는 장치.
  9. 제 5항에 있어서, 상기 제 2 디-퍼스트 레이트 매칭기는,
    상기 컴바이너 버퍼에 저장된 총 시스테메틱 심볼 수와, 패리티 1심볼 인덱 스를 합한 값에 이전 패리티 2 심볼 인덱스의 합에 1을 합하여 새로운 패리티 2 심볼의 리드 주소를 생성하는 것을 특징으로 하는 장치.
  10. 터보 디코더를 위한 고속 입력 버퍼 장치에 있어서,
    비트셀 신호에 따라 시스테메틱 심볼 또는 패리티 1,2심볼들을 위한 리드 주소들을 출력하는 리드 먹스와,
    상기 리드 주소들에 따라 입력심볼들을 출력하는 컴바이너 버퍼와,
    상기 출력된 입력심볼들을 상기 비트 셀 신호에 따라 시스테 메틱 심볼 및 패리티 1,2 심볼들로 구분하여 출력하는 라이트 먹스와,
    상기 시스테메틱 심볼들을 위한 리드 주소들을 생성하여 상기 리드 먹스로 제공하는 시스테메틱 주소 발생부와,
    상기 라이트 먹스로부터 출력된 패리티 1,2 심볼들에 대해 디-퍼스트 래이트 매칭을 각각 수행하고, 상기 패리티 1,2 심볼들을 위한 리드주소를 생성하여 상기 리드 먹스로 제공하는 제 1 및 제 2 디-퍼스트 래이트 매칭기들과,
    상기 라이트 먹스로부터 출력된 시스테메틱 심볼들과 상기 디-퍼스트 래이트 매칭이 수행된 패리티 1,2심볼들을 이용하여, 상기 시스테메틱 심볼들과 상기 패리티 1,2 심볼들을 포함하는 코드워드들을 생성하는 데이터 변환부와,
    라이트 주소들에 따라 상기 코드워드들 각각을 해당하는 라이트 주소에 의해 지정되는 메모리 영역에 저장하고, 상기 저장된 코드워드들을 터보 디코더들로 출력하는 더블버퍼 구조의 버퍼클러스터들로 구성되는 입력 버퍼부와,
    상기 라이트 주소를 상기 입력 버퍼부로 제공하고, 상기 입력심볼들을 상기 시스테메틱 심볼들 및 상기 패리티1,2 심볼들로 구별하는 비트셀 신호를 상기 라이트 먹스로 제공하는 버퍼제어부를 포함하여 구성되는 것을 특징으로 하는 장치.
  11. 제 10항에 있어서, 상기 버퍼클러스터들 각각은,
    상기 코드워드들을 저장하기 위한 복수의 메모리영역들로 구성되어, 상기 터보 디코더들에 각각 대응하는 적어도 하나의 코드블록들을 구비하는 것을 특징으로 하는 장치.
  12. 제 11항에 있어서, 상기 버퍼 제어부는,
    상기 터보디코더들로부터 입력된 디코더 구별신호에 따라 해당 코드 블록의 메모리 영역들에 저장되어 있는 코드워드들을 해당 디코더로 출력하도록 제어하는 것을 특징으로 하는 장치.
  13. 제 10항에 있어서, 상기 시스테메틱 주소 발생기는,
    이전 심볼의 시스테메틱 리드 주소에 1을 더하여 상기 새로운 시스테메틱 심볼의 리드주소를 생성하는 것을 특징으로 하는 장치.
  14. 제 10항에 있어서, 상기 패리티 1 심볼의 리드 주소는,
    상기 컴바이너 버퍼에 저장된 총 시스테메틱 심볼 수에 이전 패리티 1 심볼 인덱스와 1을 합하여 새로운 패리티 1 심볼 리드 주소로 생성되는 것을 특징으로 하는 장치.
  15. 제 10항에 있어서, 상기 패리티 2 심볼의 리드 주소는,
    상기 컴바이너 버퍼에 저장된 총 시스테메틱 심볼 수와, 패리티 1심볼 인덱스를 합한 값에 이전 패리티 2 심볼 인덱스의 합에 1을 합하여 새로운 패리티 2 심볼의 리드 주소로 생성되는 것을 특징으로 하는 장치.
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