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KR100584719B1 - 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법 - Google Patents

쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 형성되며 그 상면에 소오스/드레인 영역의 홈과 상기 홈 사이를 연결하기 위한 소정의 폭을 갖는 연결홈이 구비된 게이트 전극과, 상기 게이트 전극의 전체 상부면에 형성된 게이트 절연막과, 상기 연결홈에 형성된 소정의 폭을 갖는 갭을 중심으로 상기 소오스/드레인 영역의 홈 및 상기 연결홈 일부분의 게이트 절연막 상에 형성된 소오스/드레인 전극과, 아래면과 양측면이 상기 게이트 전극에 둘러싸이도록 상기 갭에 삽입되며 상기 소오스/드레인 전극을 연결하기 위한 적어도 하나의 분자로 구성된 채널영역을 포함함으로써, 채널을 통과하는 전자들에 대한 게이트전압의 영향을 극대화할 수 있으며, 게이트 전압의 증감에 따른 소오스/드레인 간 전류의 변화이득을 크게 증가시킬 수 있어 종래의 소자에 비해 높은 기능성과 신뢰성을 가지는 분자전자회로를 구현할 수 있는 효과가 있다.
분자트랜지스터, 쓰리-게이트, 전계효과, 분자전자회로, 소오스/드레인 전극, 채널영역

Description

쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법{Tri-gated molecular field effect transistors and a method for fabricating the same}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 쓰리-게이트 전계효과 분자트랜지스터의 제조방법을 설명하기 위한 사시도.
도 2는 도 1e의 A1-A2 단면도.
*** 도면의 주요 부분에 대한 부호 설명 ***
201 : 기판, 202 : 게이트 전극,
203 : 연결홈, 204 : 게이트 절연막,
205 : 금속물질, 206 : 소오스 전극,
207 : 드레인 전극, 208 : 나노선 영역,
209 : 갭, 210 : 분자
본 발명은 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 수 나노미터(nm) 이하의 길이를 가지는 채널영역에 대한 게이트효과(gate effect)를 극대화할 수 있는 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법에 관한 것이다.
최근에, 정보통신기술의 발달로 인해 정보량은 기하급수적으로 증가하고 있으며, 이를 처리하기 위한 실리콘 기반 반도체소자의 집적도 또한 반도체기술 발전에 힘입어 지속적으로 향상되고 있다.
하지만, 포토리소그래피(photo-lithography) 공정의 분해능 향상을 통해 소자의 크기와 선폭을 줄여나가는 탑-다운(top-down) 방식의 기술 개발은 채널길이가 수 나노미터(nm) 수준에 도달함에 따라 집적도와 성능은 제한적으로 향상되는 데에 비해 설비투자비가 급격하게 증가하는 한계에 부딪히고 있다.
이러한 한계를 극복하고 보다 경제성 있는 나노전자소자를 생산하기 위하여 최근에는 분자의 자기조립성(self-assembly), 자기복제성(self-replication) 등 자연의 힘을 이용한 바텀-업(bottom-up) 방식의 분자소자 제작이 대안으로 제시되고 있다.
통상적인 전계효과 분자트랜지스터는 반도체성을 가지는 유기분자 또는 나노입자들을 이용하여 소오스(source)와 드레인(drain) 전극 사이에 수 나노미터 이하의 길이를 가지는 채널을 형성하고, 게이트(gate) 전극을 통해 채널의 전자흐름을 조절하는 삼단자(three-terminal) 분자소자로서, 분자 단위의 스위칭회로, 논리회로, 링발진기 등을 제작하는데 필수적인 요소이다.
종래의 전계효과 분자트랜지스터는, 상기 소오스 전극과 상기 드레인 전극 사이에 단분자 또는 나노입자가 삽입되어 전자가 이동하는 채널을 형성한다. 이때, 상기 단분자 또는 나노입자가 삽입되는 소오스 전극과 드레인 전극 사이의 갭을 형 성하기 위해서는, 폭이 수 나노미터인 전극선을 일단 형성한 뒤 이를 전자이주현상(electromigration)을 이용하여 끊거나, 상대적으로 폭이 넓은 갭을 전자빔 리소그래피(electron-beam lithography) 등의 방법으로 형성한 뒤 전기화학 증착법(electrochemical deposition)으로 전극물질을 추가로 도포하여 갭의 폭을 감소시키는 방법을 사용한다.
즉, 채널의 한쪽 측면에는 산화막으로 이루어진 게이트 절연막과 실리콘 또는 금속으로 이루어진 게이트 전극이 차례로 접촉되어 있는데, 상기 게이트 전극에 인가되는 전압을 변화시킴으로써, 소오스/드레인 간에 흐르는 전류를 조절할 수 있도록 구성되어 있다.
전술한 바와 같이, 종래의 전계효과 분자트랜지스터에서는 상기 소오스/드레인 전극을 연결하는 채널층의 한쪽 측면에만 게이트 전극이 존재한다. 따라서, 게이트 전압이 바뀌어도 소오스/드레인 간에 흐르는 전류 특성이 크게 변하지 않는다는 문제점을 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 소오스/드레인 전극을 적어도 하나의 분자 또는 나노입자로 연결하여 채널을 형성하고 수 나노미터(nm) 이하의 길이를 가지는 채널의 둘레 중 세 면을 게이트 전극으로 감싸도록 구비함으로써, 채널에 대한 게이트의 영향을 극대화하여 게이트 전압의 증감에 따른 소오스/드레인 간 전류의 변화율을 증가시킬 수 있는 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 기판 상에 형성되며 그 상면에 소오스/드레인 영역의 홈과 상기 홈 사이를 연결하기 위한 소정의 폭을 갖는 연결홈이 구비된 게이트 전극; 상기 게이트 전극의 전체 상부면에 형성된 게이트 절연막; 상기 연결홈에 형성된 소정의 폭을 갖는 갭을 중심으로 상기 소오스/드레인 영역의 홈 및 상기 연결홈 일부분의 게이트 절연막 상에 형성된 소오스/드레인 전극; 및 아래면과 양측면이 상기 게이트 전극에 둘러싸이도록 상기 갭에 삽입되며 상기 소오스/드레인 전극을 연결하기 위한 적어도 하나의 분자로 구성된 채널영역을 포함하여 이루어진 쓰리-게이트 전계효과 분자트랜지스터를 제공하는 것이다.
본 발명의 제2 측면은, (a) 기판 상에 소오스/드레인 영역의 홈과 상기 홈 사이를 연결하기 위한 소정의 폭을 갖는 연결홈이 구비되도록 게이트 전극을 형성하는 단계; (b) 상기 게이트 전극의 전체 상부면에 게이트 절연막 및 금속패턴을 순차적으로 형성하는 단계; (c) 상기 금속패턴의 소오스/드레인 영역 사이에 소정의 전류를 통하여 상기 연결홈의 일부분에 전자이주현상에 의해 소정의 폭을 갖는 갭을 형성하는 단계; 및 (d) 상기 갭에 적어도 하나의 분자를 삽입하여 상기 소오스/드레인 영역을 연결하는 채널을 형성하되, 상기 채널의 아래면과 양측면이 상기 게이트 전극에 둘러싸이도록 형성하는 단계를 포함하여 이루어진 쓰리-게이트 전계효과 분자트랜지스터의 제조방법을 제공하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다. 그러나, 이하의 실시 예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 다른 형태로 변 형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시 예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 쓰리-게이트 전계효과 분자트랜지스터의 제조방법을 설명하기 위한 사시도이고, 도 2는 도 1e의 A1-A2 단면도이다.
도 1a를 참조하면, 산화막 또는 질화막 등으로 이루어진 절연막 기판(201) 상에 금속 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 수직 측벽을 가지는 도랑 형태의 게이트 전극(202)을 형성한다.
이때, 상기 게이트 전극(202)의 상측에는 후술하는 소오스/드레인 전극(206/207, 도 1c참조) 영역의 홈과 이들을 연결하기 위한 도랑의 일부분 즉, 연결홈(203)이 I자 형상으로 형성되어 있다. 또한, 상기 연결홈(203)은 수 나노미터의 폭을 갖도록 형성됨이 바람직하다.
도 1b를 참조하면, 상기 게이트 전극(202)의 표면을 산화시키거나 상기 기판(201)의 전면 즉, 상기 게이트 전극(202)의 전체 상부면에 소정 두께의 절연막을 도포하여 게이트 절연막(204)을 형성한다.
도 1c를 참조하면, 상기 기판의 전면 즉, 상기 게이트 절연막(204)의 전체 상부면에 소오스/드레인 전극(206/207)으로 사용될 금속물질(205)을 도포하여 도랑 의 바닥면이 금속물질로 채워지도록 한다.
이때, 상기 금속물질(205)의 도포법으로는 예컨대, 전자빔 증발법(electron-beam evaporation)과 같이 방향성이 좋고 스텝-커버리지(step-coverage)가 낮은 방법을 사용하여 도랑의 측벽에는 상기 금속물질(205)이 증착되지 않도록 한다. 결과적으로, 도랑의 바닥면에는 넓은 두 패드영역 즉, 소오스/드레인 전극(206/207)과 두 영역을 연결하는 나노선 영역(208)으로 구성된 금속패턴이 형성된다.
도 1d를 참조하면, 상기 도랑 바닥에 형성된 금속패턴의 두 패드영역 즉, 소오스/드레인 전극(206/207) 사이에 소정의 전류를 흘려 상기 나노선 영역(208)의 일부분이 전자이주현상에 의해 끊어지도록 한다.
이때, 형성되는 갭(209)의 폭은 수 나노미터 이하로서 단분자나 나노입자가 안정적으로 삽입될 수 있는 크기를 가진다. 상기 갭(209)에 의해 단절된 두 패드영역(206/207)은 각각 소오스/드레인 전극의 역할을 하게 된다.
도 1e를 참조하면, 상기 갭(209)에 적어도 하나의 분자(210) 즉, 단분자 또는 나노입자들을 삽입하여 소오스/드레인 전극(206/207)을 연결하는 채널을 형성한다.
도 2에 도시한 바와 같이, 상기 형성된 채널의 아래 면과 양 측면이 모두 상기 게이트 전극(202)으로 둘러싸여 쓰리-게이트 전계효과 분자트랜지스터 구조가 완성된다.
전술한 종래의 전계효과 분자트랜지스터에서는 소오스/드레인 전극을 연결하는 채널영역의 한쪽 측면에만 게이트 전극이 존재한다. 하지만, 본 발명의 바람직 한 실시 예에 따른 쓰리-게이트 전계효과 분자트랜지스터에서는 채널의 둘레 중 세 면이 모두 게이트 전극으로 둘러싸이게 되어 채널을 통과하는 전자들에 대한 게이트 전압의 영향을 크게 높일 수 있다.
전술한 본 발명에 따른 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 쓰리-게이트 전계효과 분자트랜지스터 및 그 제조방법에 따르면, 채널영역의 한쪽 측면에만 게이트 전극이 존재하는 종래의 전계효과 분자트랜지스터에서와 달리, 채널의 둘레 중 세 면이 게이트 전극으로 둘러싸이게 되어 채널을 통과하는 전자들에 대한 게이트 전압의 영향을 높일 수 있으며, 게이트 전압의 증감에 따른 소오스/드레인 간 전류의 변화이득을 크게 증가시킬 수 있어 종래의 소자에 비해 높은 기능성과 신뢰성을 가지는 분자전자회로를 구현할 수 있는 이점이 있다.

Claims (11)

  1. 기판 상에 형성되며 그 상면에 소오스/드레인 영역의 홈과 상기 홈 사이를 연결하기 위한 소정의 폭을 갖는 연결홈이 구비된 게이트 전극;
    상기 게이트 전극의 전체 상부면에 형성된 게이트 절연막;
    상기 연결홈에 형성된 소정의 폭을 갖는 갭을 중심으로 상기 소오스/드레인 영역의 홈 및 상기 연결홈 일부분의 게이트 절연막 상에 형성된 소오스/드레인 전극; 및
    아래면과 양측면이 상기 게이트 전극에 둘러싸이도록 상기 갭에 삽입되며 상기 소오스/드레인 전극을 연결하기 위한 적어도 하나의 분자로 구성된 채널영역을 포함하여 이루어진 쓰리-게이트 전계효과 분자트랜지스터.
  2. 제 1 항에 있어서, 상기 게이트 전극은 일부분이 나노 폭을 갖는 도랑 형상으로 이루어진 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터.
  3. 제 1 항에 있어서, 상기 소오스/드레인 영역의 홈과 이를 연결하는 연결홈은 I자 형상으로 이루어진 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터.
  4. 제 1 항에 있어서, 상기 연결홈 및 상기 갭은 나노 폭을 갖도록 형성되는 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터.
  5. 제 1 항에 있어서, 상기 분자는 단분자 또는 나노 입자들로 이루어진 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터.
  6. (a) 기판 상에 소오스/드레인 영역의 홈과 상기 홈 사이를 연결하기 위한 소정의 폭을 갖는 연결홈이 구비되도록 게이트 전극을 형성하는 단계;
    (b) 상기 게이트 전극의 전체 상부면에 게이트 절연막 및 금속패턴을 순차적으로 형성하는 단계;
    (c) 상기 금속패턴의 소오스/드레인 영역 사이에 소정의 전류를 통하여 상기 연결홈의 일부분에 전자이주현상에 의해 소정의 폭을 갖는 갭을 형성하는 단계; 및
    (d) 상기 갭에 적어도 하나의 분자를 삽입하여 상기 소오스/드레인 영역을 연결하는 채널을 형성하되, 상기 채널의 아래면과 양측면이 상기 게이트 전극에 둘러싸이도록 형성하는 단계를 포함하여 이루어진 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
  7. 제 6 항에 있어서, 상기 단계(a)는 상기 기판 표면에 금속 또는 다량의 불순물이 첨가되어 전기전도도가 높은 반도체 물질을 도포하고 패터닝하여 소오스/드레인 영역과 이들을 연결하는 나노 폭을 가지는 나노 선 영역으로 구성된 도랑 형상의 게이트 전극을 형성하되, 상기 도랑의 측벽이 수직형상을 가지도록 하는 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
  8. 제 6 항에 있어서, 상기 단계(b)에서, 상기 게이트 절연막은 상기 게이트 전극의 표면을 산화시키거나 상기 기판 전면에 절연막을 도포하여 형성되는 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
  9. 제 6 항에 있어서, 상기 단계(b)에서 상기 금속패턴은 소정의 금속물질을 도포하여 형성하되, 상기 소오스/드레인 영역의 홈 및 상기 연결홈의 측벽에 상기 금속물질이 증착되지 않도록 방향성이 좋고 스텝-커버리지가 낮은 증착법을 이용하여 형성되는 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
  10. 제 6 항에 있어서, 상기 단계(a)(c)에서, 상기 연결홈 및 상기 갭은 나노 폭을 갖도록 형성하는 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
  11. 제 6 항에 있어서, 상기 단계(d)에서, 상기 분자는 단분자 또는 나노 입자들인 것을 특징으로 하는 쓰리-게이트 전계효과 분자트랜지스터의 제조방법.
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