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KR100579962B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR100579962B1
KR100579962B1 KR1020030101650A KR20030101650A KR100579962B1 KR 100579962 B1 KR100579962 B1 KR 100579962B1 KR 1020030101650 A KR1020030101650 A KR 1020030101650A KR 20030101650 A KR20030101650 A KR 20030101650A KR 100579962 B1 KR100579962 B1 KR 100579962B1
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Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 패드 산화막, 질화막, 버퍼 산화막의 적층 구조를 형성하고, 상기 개구부의 측벽에 라이너 산화막을 개재하며 스페이서를 형성하고, 상기 스페이서 사이의 반도체 기판을 열산화공정에 의해 산화시킴으로써 산화막을 형성하고, 상기 스페이서를 제거시키고, 상기 산화막을 제거시킴으로써 상기 개구부 내의 반도체 기판에 홈부를 형성하고, 상기 질화막을 식각 마스크층으로 이용하여 상기 홈부의 반도체 기판을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치를 갭 필링하는 소자 분리막을 형성한다.The present invention discloses a method for manufacturing a semiconductor device. Accordingly, a stacked structure of a pad oxide film, a nitride film, and a buffer oxide film having an opening for exposing a field region of the semiconductor substrate is formed on the semiconductor substrate, a spacer is formed on the sidewall of the opening with a liner oxide film interposed therebetween, The oxide substrate is formed by oxidizing the semiconductor substrate between the spacers by a thermal oxidation process, the spacer is removed, and the oxide film is removed to form a groove in the semiconductor substrate in the opening, and the nitride film is used as an etching mask layer. A trench is formed by etching the semiconductor substrate of the groove portion, and an isolation layer for gap filling the trench is formed.

따라서, 본 발명은 상기 트렌치의 상측 모서리부와 하측 모서리부를 라운드 형상으로 형성할 수 있으므로 상기 반도체 기판의 액티브 영역 상에 형성하는 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있다. 그 결과, 상기 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, according to the present invention, since the upper and lower corner portions of the trench may be formed in a round shape, the gate oxide film characteristic, the leakage current characteristic, the breakdown voltage characteristic, the kink effect of the semiconductor device formed on the active region of the semiconductor substrate ( electrical properties such as kink effect and insulation properties can be improved. As a result, the yield of the semiconductor element can be improved.

트렌치, 로코스, 라운드, 모서리,       Trench, locos, round, corners,

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices} Method for manufacturing semiconductor device {Method For Manufacturing Semiconductor Devices}             

도 1은 종래 기술에 의해 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation) 구조를 나타낸 단면도.1 is a cross-sectional view showing a shallow trench isolation structure according to the prior art.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법에 적용된 샐로우 트렌치 아이솔레이션 공정을 나타낸 단면 공정도.2A to 2G are cross-sectional process diagrams illustrating a shallow trench isolation process applied to a method of manufacturing a semiconductor device according to the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 트렌치의 상측 모서리부와 하측 모서리부를 라운드 형상으로 형성함으로써 반도체 소자의 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which the upper and lower corner portions of a trench are formed in a round shape to improve electrical characteristics of the semiconductor device.

일반적으로, 반도체 소자의 아이솔레이션(Isolation) 기술로는 LOCOS(Local Oxidation of Silicon) 기술이 사용되어 왔다. 이후, LOCOS 기술의 단점을 보완하기 위한 새로운 아이솔레이션 기술들이 활발하게 개발되어 왔고 그 중에서 PBL(Poly Buffer LOCOS), R-LOCOS(Recessed LOCOS) 등의 기술이 널리 사용되어 왔 다. 이들 기술들은 공정이 복잡할 뿐만 아니라 실리콘 산화막에 의한 채널 영역의 잠식을 가져오는 새 부리(Bird's Beak) 현상을 근본적으로 방지할 수 없으므로 반도체 소자의 고집적화에 한계가 있다. 더욱이, 실리콘 기판의 액티브 영역과 필드 영역 사이의 표면 단차가 심하게 발생하므로 상기 표면 단차를 줄여주기 위해 후속으로 평탄화 공정이 진행되어야 한다.In general, LOCOS (Local Oxidation of Silicon) technology has been used as an isolation technology for semiconductor devices. Since then, new isolation technologies have been actively developed to compensate for the shortcomings of the LOCOS technology. Among them, PBL (Poly Buffer LOCOS) and R-LOCOS (Recessed LOCOS) have been widely used. These techniques are not only complicated, but also fundamentally prevent the Bird's Beak, which leads to the erosion of the channel region by the silicon oxide film, thereby limiting the high integration of semiconductor devices. Moreover, since the surface step between the active area and the field area of the silicon substrate is severely generated, the planarization process must be subsequently performed to reduce the surface step.

최근에 들어, 이러한 점을 개선한 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 도입되었다. 상기 샐로우 트렌치 아이솔레이션 공정은 종래의 아이솔레이션 기술에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.Recently, a shallow trench isolation (STI) process has been introduced that improves this. The shallow trench isolation process is very advantageous for high integration of semiconductor devices because of excellent device isolation characteristics and a small occupied area as compared to conventional isolation technologies.

상기 샐로우 트렌치 아이솔레이션 공정은 실리콘 기판의 아이솔레이션 영역에 트렌치를 형성하고 갭 필링(Gap Filling) 공정에 의해 상기 트렌치 내에 산화막을 갭 필링(gap filling)시킨 후 상기 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으로 연마하여 상기 트렌치 내의 산화막과 실리콘 기판을 평탄화시킨다. 따라서, 실리콘 기판의 아이솔레이션 영역의 트렌치 내에만 산화막이 형성된다.The shallow trench isolation process includes forming a trench in an isolation region of a silicon substrate, gap filling an oxide layer in the trench by a gap filling process, and then chemically mechanically polishing the oxide layer. CMP) is used to planarize the oxide film and the silicon substrate in the trench. Therefore, the oxide film is formed only in the trench of the isolation region of the silicon substrate.

상기 트렌치를 갭 필링하는 산화막으로는 갭 필링 특성과 평탄화 특성이 양호한 O3-TEOS(Tetra-Ethyl-Ortho-Silicate) 상압 화학 기상 증착(Atmospheric Pressure Chemical Vapor Deposition: APCVD) 공정이나 서브 상압 화학 기상 증착(Subatmospheric Pressure Chemical Vapor Deposition: SACVD) 공정을 이용한 산화막이거나, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP CVD) 공정이나 플라즈마 강화 화학 기상 증착(plasm enhanced chemical vapor deposition: PECVD) 공정을 이용한 산화막이 주로 사용되고 있다.The trench gap-filled oxide film may be O 3 -TEOS (Tetra-Ethyl-Ortho-Silicate) Atmospheric Pressure Chemical Vapor Deposition (APCVD) process or sub atmospheric pressure chemical vapor deposition having good gap filling and planarization characteristics. (Subatmospheric Pressure Chemical Vapor Deposition (SACVD) process, or an oxide film using the High Density Plasma Chemical Vapor Deposition (HDP CVD) process or the plasma enhanced chemical vapor deposition (PECVD) process. An oxide film is mainly used.

종래의 샐로우 트렌치 아이솔레이션 공정은 도 1에 도시된 바와 같이, 반도체 기판(10)의 필드 영역을 건식 식각공정에 의해 식각함으로써 트렌치(11)를 형성하고, 상기 트렌치(11) 내의 반도체 기판(10)의 표면에 산화막(13)을 형성하고, 상기 트렌치(11)를 갭 필링(gap filling) 하도록 상기 트렌치(11) 내에 소자 분리막(15)을 형성하고, 상기 반도체 기판(10)의 액티브 영역을 노출시킨다. 여기서, 상기 트렌치(11)의 상측 모서리부와 하측 모서리부가 날카로운 각진 형상을 이룬다.In the conventional shallow trench isolation process, as shown in FIG. 1, the trench 11 is formed by etching the field region of the semiconductor substrate 10 by a dry etching process, and the semiconductor substrate 10 in the trench 11 is formed. An oxide film 13 is formed on the surface of the semiconductor layer 13, an isolation layer 15 is formed in the trench 11 so as to gap fill the trench 11, and an active region of the semiconductor substrate 10 is formed. Expose Here, the upper corner portion and the lower corner portion of the trench 11 form a sharp angled shape.

그런데, 종래에는 상기 반도체 기판의 액티브 영역에 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 모스 트랜지스터와 같은 반도체 소자를 제조하였을 경우, 상기 각진 형상의 상측 모서리부와 하측 모서리부에 전계가 집중되므로 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성이 저하된다. 그 결과, 상기 반도체 소자의 수율이 저하된다.However, in the related art, when a semiconductor device such as a MOS transistor is manufactured by forming a gate insulating film, a gate electrode, a source / drain, etc. in an active region of the semiconductor substrate, an electric field is concentrated in the upper and lower corners of the angled shape. Therefore, electrical characteristics such as gate oxide film characteristics, leakage current characteristics, breakdown voltage characteristics, kink effect, and insulation characteristics of the semiconductor device are degraded. As a result, the yield of the semiconductor element is lowered.

따라서, 본 발명의 목적은 트렌치의 상, 하측 모서리부를 라운드 형상으로 형성시킴으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.Therefore, an object of the present invention is to improve the electrical characteristics of the semiconductor device by forming the upper and lower corners of the trench in a round shape.

본 발명의 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
Another object of the present invention is to improve the yield of semiconductor devices.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is

반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 식각 마스크층을 형성하는 단계; 상기 개구부의 측벽에 질화막의 스페이서를 형성하는 단계; 상기 스페이서를 산화 마스크층으로 이용하여 상기 개구부 내의 반도체 기판을 열산화시킴으로써 산화막을 형성하는 단계; 상기 스페이서를 식각공정에 의해 제거하는 단계; 상기 산화막을 식각공정에 의해 제거함으로써 홈부를 형성하는 단계; 상기 홈부의 반도체 기판을 건식 식각공정에 의해 식각시킴으로써 상측 모서리부와 하측 모서리부가 라운드 형상을 이루는 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.Forming an etch mask layer having an opening on the semiconductor substrate to expose the field region of the semiconductor substrate; Forming a spacer of a nitride film on sidewalls of the opening; Forming an oxide film by thermally oxidizing a semiconductor substrate in the opening using the spacer as an oxide mask layer; Removing the spacers by an etching process; Forming a groove by removing the oxide film by an etching process; And etching the semiconductor substrate of the groove part by a dry etching process to form a trench having an upper edge portion and a lower edge portion having a round shape.

바람직하게는, 상기 산화막을 500~5000Å의 두께로 형성할 수 있다.Preferably, the oxide film may be formed to a thickness of 500 ~ 5000 kPa.

바람직하게는, 상기 개구부의 측벽에 라이너 산화막을 개재하며 상기 스페이서를 형성할 수 있다.Preferably, the spacer may be formed on the sidewall of the opening via the liner oxide layer.

바람직하게는, 상기 라이너 산화막을 50~300Å의 두께로 형성할 수 있다.Preferably, the liner oxide film may be formed to a thickness of 50 ~ 300Å.

따라서, 본 발명은 상기 트렌치의 상측 모서리부와 하측 모서리부를 라운드 형상으로 형성할 수 있으므로 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.Therefore, according to the present invention, since the upper and lower corner portions of the trench can be formed in a round shape, the electrical characteristics of the semiconductor device can be improved.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2G are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 먼저, 단결정 실리콘 기판과 같은 반도체 기판(10) 상에 트렌치 형성을 위한 희생막(20)의 패턴을 형성한다.Referring to FIG. 2A, first, a pattern of a sacrificial layer 20 for trench formation is formed on a semiconductor substrate 10 such as a single crystal silicon substrate.

이를 좀 더 상세히 언급하면, 상기 반도체 기판(10)의 표면 상에 열산화공정 또는 화학 기상 증착 공정에 의해 패드 산화막(21)을 40Å∼150Å의 두께로 형성하고, 상기 패드 산화막(21) 상에 질화막(23)을 500∼4000Å의 두께로 적층하고, 상기 질화막(13) 상에 버퍼 산화막(25)을 100∼500Å의 두께로 적층한다.In more detail, the pad oxide film 21 is formed on the surface of the semiconductor substrate 10 by a thermal oxidation process or a chemical vapor deposition process to a thickness of 40 kPa to 150 kPa, and on the pad oxide film 21. The nitride film 23 is laminated to a thickness of 500 to 4000 GPa, and the buffer oxide film 25 is laminated to the thickness of 100 to 500 GPa on the nitride film 13.

여기서, 상기 패드 산화막(21)은 상기 반도체 기판(10)과 질화막(23)의 스트레스를 완화시켜주기 위한 것이다. 상기 질화막(23)은 트렌치 형성을 위한 식각공정을 진행할 때 식각 마스크층으로서 사용되며, 또한 후속의 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정에서 식각 정지막으로서의 역할도 담당한다. 상기 버퍼 산화막(25)은 후속 공정에서 질화막의 스페이서를 제거할 때 상기 질화막(23)의 식각을 방지하는 역할을 담당한다. 한편, 상기 버퍼 산화막(25)은 상기 질화막(23) 상에 형성하지 않아도 좋다.Here, the pad oxide film 21 is intended to relieve stress of the semiconductor substrate 10 and the nitride film 23. The nitride film 23 is used as an etching mask layer when the etching process for forming the trench is performed, and also serves as an etch stop layer in a subsequent chemical mechanical polishing (CMP) process. The buffer oxide layer 25 serves to prevent etching of the nitride layer 23 when the spacer of the nitride layer is removed in a subsequent process. In addition, the buffer oxide film 25 may not be formed on the nitride film 23.

그런 다음, 사진식각공정을 이용하여 상기 반도체 기판(10)의 필드영역 상의 버퍼 산화막(25)과 질화막(23)을 건식 식각공정에 의해 제거시킴으로써 개구부(27) 를 형성함과 아울러 상기 개구부(27) 내의 패드 산화막(21)을 노출시킨다.Then, the opening 27 is formed by removing the buffer oxide film 25 and the nitride film 23 on the field region of the semiconductor substrate 10 by a dry etching process using a photolithography process, and the opening 27 The pad oxide film 21 in the () is exposed.

도 2b에 도시된 바와 같이, 이후, 상기 개구부(27)의 내부와 함께 상기 버퍼 산화막(25) 상에 라이너 산화막(31)을 적층하고, 상기 라이너 산화막(31) 상에 질화막을 적층하고, 상기 질화막을 에치백(etch back) 공정에 의해 전면 식각시킴으로써 상기 개구부(27)의 측벽에 상기 라이너 산화막(31)을 개재하며 상기 질화막의 스페이서(33)를 형성한다. 여기서, 상기 라이너 산화막(31)은 후속 공정에서 상기 스페이서(33)를 식각할 때 상기 질화막(23)의 식각 손상으로부터 보호하는 역할을 담당한다. As shown in FIG. 2B, a liner oxide film 31 is stacked on the buffer oxide film 25 together with the inside of the opening 27, and a nitride film is stacked on the liner oxide film 31. The nitride film is etched to the entire surface by an etch back process to form the spacer 33 of the nitride film through the liner oxide film 31 on the sidewall of the opening 27. Here, the liner oxide layer 31 serves to protect from etching damage of the nitride layer 23 when the spacer 33 is etched in a subsequent process.

그런 다음, 건식 식각공정 또는 습식 식각공정을 이용하여 상기 버퍼 산화막(25) 상의 라이너 산화막(31)을 제거시킴으로써 상기 버퍼 산화막(25)을 노출시킴과 아울러 상기 스페이서(33) 사이의 라이너 산화막(31)을 제거시킴으로써 상기 개구부(27) 내의 패드 산화막(21)을 노출시킨다.Then, the liner oxide layer 31 between the spacers 33 is exposed while exposing the buffer oxide layer 25 by removing the liner oxide layer 31 on the buffer oxide layer 25 using a dry etching process or a wet etching process. ), The pad oxide film 21 in the opening 27 is exposed.

한편, 상기 스페이서(33)의 형성 후에 상기 라이너 산화막(31)의 제거 공정을 생략하는 것도 가능하다,On the other hand, it is also possible to omit the removal process of the liner oxide film 31 after the formation of the spacer 33,

도 2c를 참조하면, 이어서, 상기 스페이서(33) 사이의 패드 산화막(21)을 식각공정에 의해 제거시킴으로써 상기 스페이서(33) 사이의 반도체 기판(10)을 노출시킨다.Referring to FIG. 2C, the semiconductor substrate 10 between the spacers 33 is exposed by subsequently removing the pad oxide layer 21 between the spacers 33 by an etching process.

이후, 상기 질화막(23)과 스페이서(33)를 산화 방지층으로 이용하여 상기 개구부(27) 내의 반도체 기판(10)을 열산화 공정에 의해 산화시킴으로써 산화막(35)을 500~5000Å의 두께로 성장시킨다.Thereafter, the oxide film 35 is grown to a thickness of 500 to 5000 kPa by oxidizing the semiconductor substrate 10 in the opening 27 by a thermal oxidation process using the nitride film 23 and the spacer 33 as an oxidation preventing layer. .

이때, 상기 산화막(35)은 통상적인 로코스(LOCOS: local oxidation of silicon) 공정의 독특한 특징인 새부리(bird's beak) 현상에 따라 상기 스페이서(33)와 반도체 기판(10) 사이의 영역으로 진입한다.In this case, the oxide layer 35 enters a region between the spacer 33 and the semiconductor substrate 10 according to a bird's beak phenomenon, which is a unique feature of a conventional LOCOS process. .

따라서, 상기 산화막(35)의 하부면의 모서리부가 각진 부분이 없는 라운드(round) 형상을 이룬다. 또한, 상기 산화막(35)의 하부면의 중앙부도 라운드 형상을 이룬다. 이러한 라운드 형상은 상기 산화막(35)의 두께에 의해 결정할 수 있다.Therefore, the corner portion of the lower surface of the oxide film 35 forms a round shape without an angled portion. In addition, the center portion of the lower surface of the oxide film 35 also has a round shape. This round shape can be determined by the thickness of the oxide film 35.

도 2d를 참조하면, 그런 다음, 상기 스페이서(33)를 예를 들어 인산 용액을 이용한 습식 식각공정에 의해 제거시킴으로써 상기 라이너 산화막(31)을 노출시킨다. 이때, 상기 라이너 산화막(31)은 상기 스페이서(33)의 질화막이 상기 인산 용액에 의해 식각되는 동안 상기 질화막(23)을 상기 인산 용액에 의한 식각 손상으로부터 보호한다.Referring to FIG. 2D, the liner oxide layer 31 is then exposed by removing the spacer 33 by, for example, a wet etching process using a phosphoric acid solution. In this case, the liner oxide layer 31 protects the nitride layer 23 from etching damage caused by the phosphoric acid solution while the nitride layer of the spacer 33 is etched by the phosphoric acid solution.

도 2e를 참조하면, 이후, 도 2d의 산화막(35)을 예를 들어 습식 식각공정이나 건식 식각공정에 의해 제거시킴으로써 홈부(37)를 형성한다. 이와 아울러 상기 버퍼 산화막(25)과 라이너 산화막(31)을 제거시킴으로써 상기 질화막(23)을 노출시킨다.Referring to FIG. 2E, the groove 37 is formed by removing the oxide film 35 of FIG. 2D by, for example, a wet etching process or a dry etching process. In addition, the nitride film 23 is exposed by removing the buffer oxide film 25 and the liner oxide film 31.

여기서, 상기 홈부(37)의 하부면 중앙부와 모서리부는 상기 산화막(35)의 하부면의 형상과 마찬가지로 라운드 형상을 이룬다.Here, the center portion and the corner portion of the lower surface of the groove portion 37 form a round shape similarly to the shape of the lower surface of the oxide film 35.

도 2f를 참조하면, 그런 다음, 상기 질화막(23)을 식각 마스크층으로 이용하여 도 2e에 도시된 홈부(37) 내의 반도체 기판(10)을 예를 들어 건식 식각공정에 의해 식각시킴으로써 트렌치(39)를 형성한다.Referring to FIG. 2F, the trench 39 is then etched by etching the semiconductor substrate 10 in the groove 37 shown in FIG. 2E by, for example, a dry etching process, using the nitride film 23 as an etching mask layer. ).

이때, 상기 홈부(37)의 하부면 중앙부와 모서리부가 모두 라운드 형상을 이루는 영향을 받음으로써 상기 트렌치(39)의 상측 모서리부와 하측 모서리부가 모두 라운드 형상으로 형성할 수가 있다.At this time, since both the center portion and the corner portion of the lower surface of the groove portion 37 are influenced to form a round shape, both the upper edge portion and the lower edge portion of the trench 39 may be formed in a round shape.

도 2g를 참조하면, 이어서, 상기 트렌치(39)를 갭 필링하도록 상기 트렌치(39)의 내부와 함께 도 2f의 질화막(23) 상에 상압 화학 기상 증착 공정(APCVD) 또는 고밀도 플라즈마 화학 기상 증착(HDP CVD) 증착 공정에 의해 절연막, 예를 들어 산화막을 적층하고, 예를 들어 화학적 기계적 연마 공정 등을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(39)에 소자 분리막(41)을 형성한다.Referring to FIG. 2G, an atmospheric pressure chemical vapor deposition process (APCVD) or a high density plasma chemical vapor deposition (APCVD) on the nitride film 23 of FIG. 2F is then performed together with the interior of the trench 39 to gap fill the trench 39. An insulating film, for example, an oxide film is laminated by an HDP CVD deposition process, and the device isolation film 41 is formed in the trench 39 by planarizing the oxide film using, for example, a chemical mechanical polishing process or the like.

이후, 상기 소자 분리막(41)과 상기 반도체 기판(10)의 액티브 영역 사이의 단차를 줄여주기 위해 상기 소자 분리막(41)을 일부 두께만큼 식각시킨다. 이어서, 상기 질화막(25)을 예를 들어 인산 용액을 이용한 습식 식각공정에 의해 제거시킴으로써 상기 패드 산화막(21)을 노출시키고, 상기 패드 산화막(21)을 예를 들어 불산 용액을 이용한 습식 식각공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역을 노출시킨다.Thereafter, the device isolation layer 41 is etched by a partial thickness in order to reduce the step difference between the device isolation layer 41 and the active region of the semiconductor substrate 10. Subsequently, the pad oxide film 21 is exposed by removing the nitride film 25 by, for example, a wet etching process using a phosphoric acid solution, and the pad oxide film 21 is subjected to a wet etching process using, for example, a hydrofluoric acid solution. By removing it, the active region of the semiconductor substrate 10 is exposed.

이후 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역에 게이트 절연막, 게이트 전극, 소스/드레인 영역 등을 형성함으로써 반도체 소자의 제조 공정을 완료한다. 설명의 편의상, 이에 대한 상세한 설명은 생략하기로 한다.Although not shown in the drawings, a process of manufacturing a semiconductor device is completed by forming a gate insulating film, a gate electrode, a source / drain region, and the like in an active region of the semiconductor substrate. For convenience of description, detailed description thereof will be omitted.

따라서, 본 발명은 상기 트렌치의 상측 모서리부와 하측 모서리부를 모두 라 운드 형상으로 형성하므로 상기 반도체 기판의 액티브 영역에 모스 트랜지스터와 같은 반도체 소자를 형성하였을 경우, 상기 상측 모서리부와 하측 모서리부에 전계가 집중되는 것을 완화할 수 있다.Therefore, in the present invention, since both the upper and lower corner portions of the trench are formed in a round shape, when a semiconductor device such as a MOS transistor is formed in the active region of the semiconductor substrate, an electric field is formed in the upper and lower corner portions. Can alleviate the concentration.

따라서, 상기 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있다. 그 결과, 상기 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, electrical characteristics such as gate oxide film characteristics, leakage current characteristics, breakdown voltage characteristics, kink effect, and insulation characteristics of the semiconductor device can be improved. As a result, the yield of the semiconductor element can be improved.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 패드 산화막, 질화막, 버퍼 산화막의 적층 구조를 형성하고, 상기 개구부의 측벽에 라이너 산화막을 개재하며 스페이서를 형성하고, 상기 스페이서 사이의 반도체 기판을 열산화공정에 의해 산화시킴으로써 산화막을 형성하고, 상기 스페이서를 제거시키고, 상기 산화막을 제거시킴으로써 상기 개구부 내의 반도체 기판에 홈부를 형성하고, 상기 질화막을 식각 마스크층으로 이용하여 상기 홈부의 반도체 기판을 식각시킴으로써 트렌치를 형성하고, 상기 트렌치를 갭 필링하는 소자 분리막을 형성한다.As described in detail above, the method of manufacturing a semiconductor device according to the present invention forms a stacked structure of a pad oxide film, a nitride film, and a buffer oxide film having an opening for exposing a field region of the semiconductor substrate on the semiconductor substrate, Spacers are formed on the sidewalls of the spacers, and the spacers are formed by oxidizing the semiconductor substrate between the spacers by a thermal oxidation process to form an oxide film, the spacers are removed, and the oxide film is removed to form a groove in the semiconductor substrate in the opening. A portion is formed, a trench is formed by etching the semiconductor substrate of the groove portion using the nitride film as an etching mask layer, and an isolation layer for gap filling the trench is formed.

따라서, 본 발명은 상기 트렌치의 상측 모서리부와 하측 모서리부를 라운드 형상으로 형성할 수 있으므로 상기 반도체 기판의 액티브 영역 상에 형성하는 반도체 소자의 게이트 산화막 특성, 누설전류 특성, 항복전압 특성, 킹크 효과(kink effect), 절연 특성과 같은 전기적인 특성을 향상시킬 수가 있다. 그 결과, 상기 반도체 소자의 수율을 향상시킬 수가 있다.Therefore, according to the present invention, since the upper and lower corner portions of the trench may be formed in a round shape, the gate oxide film characteristic, the leakage current characteristic, the breakdown voltage characteristic, the kink effect of the semiconductor device formed on the active region of the semiconductor substrate ( electrical properties such as kink effect and insulation properties can be improved. As a result, the yield of the semiconductor element can be improved.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (4)

반도체 기판 상에 상기 반도체 기판의 필드 영역을 노출시키기 위한 개구부를 갖는 버퍼 산화막과 질화막을 형성하는 단계;Forming a buffer oxide film and a nitride film having an opening for exposing a field region of the semiconductor substrate on the semiconductor substrate; 상기 개구부의 측벽에 라이너 산화막을 개재하며 질화막의 스페이서를 형성하는 단계;Forming a spacer of the nitride film through a liner oxide film on the sidewall of the opening; 상기 스페이서를 산화 마스크층으로 이용하여 상기 개구부 내의 반도체 기판을 열산화시킴으로써 산화막을 형성하는 단계;Forming an oxide film by thermally oxidizing a semiconductor substrate in the opening using the spacer as an oxide mask layer; 상기 스페이서를 식각공정에 의해 제거하는 단계;Removing the spacers by an etching process; 상기 산화막을 식각공정에 의해 제거함으로써 홈부를 형성하는 단계; 및Forming a groove by removing the oxide film by an etching process; And 상기 홈부의 반도체 기판을 건식 식각공정에 의해 식각시킴으로써 상측 모서리부와 하측 모서리부가 라운드 형상을 이루는 트렌치를 형성하는 단계Etching the semiconductor substrate of the groove part by a dry etching process to form a trench having an upper edge portion and a lower edge portion having a round shape; 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서, 상기 산화막을 500~5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the oxide film is formed to a thickness of 500 to 5000 kPa. 삭제delete 제 1 항에 있어서, 상기 라이너 산화막을 50~300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method for manufacturing a semiconductor device according to claim 1, wherein the liner oxide film is formed to a thickness of 50 to 300 kPa.
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