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KR100552815B1 - 반도체 소자의 듀얼 다마신 배선 형성 방법 - Google Patents

반도체 소자의 듀얼 다마신 배선 형성 방법 Download PDF

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KR100552815B1 KR1020030101806A KR20030101806A KR100552815B1 KR 100552815 B1 KR100552815 B1 KR 100552815B1 KR 1020030101806 A KR1020030101806 A KR 1020030101806A KR 20030101806 A KR20030101806 A KR 20030101806A KR 100552815 B1 KR100552815 B1 KR 100552815B1
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Abstract

본 발명의 반도체 소자의 듀얼 다마신 배선 형성 방법은, 제1 금속 배선막 위에 제1 금속 배선막의 일부 표면을 노출시키는 절연막 패턴을 형성하는 단계와, 제1 금속 배선막의 노출면 위에 금속 패드막을 형성하는 단계와, 절연막 패턴 및 금속 패드막 위에 금속간 절연막을 형성하는 단계와, 비아홀 형성용 마스크막 패턴을 이용한 식각 공정으로 금속간 절연막의 일부를 제거하여 금속 패드막을 노출시키는 비아홀을 형성하는 단계와, 트랜치 형성용 마스크막 패턴을 이용한 식각 공정으로 비아홀보다 큰 트랜치를 형성하는 단계와, 그리고 비아홀 및 트랜치 내부를 제2 금속 배선막으로 채우는 단계를 포함한다.
듀얼 다마신, 식각 정지막, 선택적 증착, 금속 패드막

Description

반도체 소자의 듀얼 다마신 배선 형성 방법{Method for fabricating the dual damascene interconnection in semiconductor device}
도 1 내지 도 7은 종래의 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 13은 본 발명에 따른 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 다마신 배선 형성 방법에 관한 것이다.
최근 전기적 특성이 알루미늄(Al)이나 텅스텐(W)보다 좋은 구리(Cu) 배선이 도입되면서, 구리에 대한 건식 식각의 어려움을 극복하기 위한 듀얼 다마신(dual damascene) 공정이 널리 사용되고 있다. 이 듀얼 다마신 공정에 따르면, 비아홀 및 트랜치를 먼저 형성한 후 비아홀 및 트랜치 내부를 구리막으로 채운 뒤에 평탄화 공정을 수행한다.
도 1 내지 도 7은 종래의 반도체 소자의 듀얼 다마신 배선 형성 방법을 설명 하기 위하여 나타내 보인 단면도들이다.
도 1 내지 도 7을 참조하면, 먼저 하부 절연막(100)내에 배치되는 제1 금속 배선막(110) 위에 식각 정지막(120) 및 금속간 절연막(130)을 순차적으로 형성한다(도 1 참조). 다음에 소정의 마스크막 패턴(미도시)을 이용한 식각 공정으로 금속간 절연막(130)을 관통하여 식각 정지막(120)을 노출시키는 비아홀(140)을 형성한다(도 2 참조). 다음에 비아홀(140) 내부를 희생막(150)으로 채우고 희생막(150)의 상부를 일정 두께 제거하는 리세스(recess) 공정을 수행한다(도 3 참조). 다음에 금속간 절연막(130) 위에 트랜치 형성용 마스크막 패턴(160)을 형성하고, 이 트랜치 형성용 마스크막 패턴(160)을 식각 마스크로 한 식각 공정으로 트랜치(170)를 형성한다(도 4 참조). 다음에 트랜치 형성용 마스크막 패턴(160)을 제거하는데, 이때 비아홀(140)내에 남아있던 희생막(150)도 함께 제거된다(도5 참조). 다음에 트랜치(170) 및 비아홀(140)을 통해 노출되는 식각 정지막(120)을 제거한다(도 6 참조). 다음에 비아홀(140) 및 트랜치(170) 내부를 채우면서 제1 금속 배선막(100)에 컨택되는 제2 금속 배선막(180)을 형성하고, 통상의 평탄화 공정을 수행한다(도 7 참조).
이와 같은 종래의 듀얼 다마신 배선 형성 방법에 있어서, 상기 식각 정지막(120)은 비아홀(140) 형성을 위한 식각 공정시 제1 금속 배선막(100)이 식각 데미지를 입지 않도록 하기 위한 것이다. 따라서 일반적으로 금속간 절연막(130)과의 식각 선택비가 높은 물질막, 예컨대 질화막을 사용하여 형성한다. 잘 알려진 바와 같이 질화막은 비교적 높은 유전율(high-k)을 갖는 물질이다. 따라서 질화막으 로 이루어진 식각 정지막(120)이 완전히 제거되지 못하는 경우 RC 지연을 증가시켜 소자의 성능을 열화시킨다. 최근의 추세에 의하면, RC 지연을 감소시키기 위하여 금속간 절연막(130)으로서 낮은 유전율(low-k)을 갖는 절연막을 사용한다. 그러나 유전율이 높은 질화막으로 이루어진 식각 정지막(120)이 완전히 제거되지 못하는 경우 낮은 유전율의 절연막을 사용하는 효과가 반감된다.
그런데 트랜치(170) 형성을 위한 식각 공정시 발생하는 폴리머가 희생막(150) 상부에 잔존하게 되고, 이 폴리머에 의해 트랜치 형성용 마스크막 패턴(160) 제거시 희생막(150)이 충분히 제거되지 못하는 현상이 발생한다. 이와 같이 희생막(150)이 충분히 제거되지 못하는 경우 후속의 식각 정지막(120) 제거를 위한 식각 공정을 수행하더라도 식각 정지막(120)이 충분히 제거되지 않게 된다. 이를 방지하기 위해서는 남은 희생막(150)을 제거하기 위한 추가 공정, 예컨대 추가 애싱( ashing) 공정이나 또는 후처리(PET; Post Etch Treatment)를 수행하여야 하는데, 이 경우 공정시간이 늘어나고 공정 비용도 증가된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 공정시간의 증가나 비용 증가 없이 비아홀 형성과 트랜치 형성을 위한 식각 공정시 하부의 제1 금속 배선막에 대한 식각 손상이 발생하지 않도록 할 수 있는 반도체 소자의 듀얼 다마신 배선 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법은, 제1 금속 배선막 위에 상기 제1 금속 배선막의 일부 표면을 노출시키는 절연막 패턴을 형성하는 단계; 상기 제1 금속 배선막의 노출면 위에 금속 패드막을 형성하는 단계; 상기 절연막 패턴 및 금속 패드막 위에 금속간 절연막을 형성하는 단계; 비아홀 형성용 마스크막 패턴을 이용한 식각 공정으로 상기 금속간 절연막의 일부를 제거하여 금속 패드막을 노출시키는 비아홀을 형성하는 단계; 트랜치 형성용 마스크막 패턴을 이용한 식각 공정으로 상기 비아홀보다 큰 트랜치를 형성하는 단계; 및 상기 비아홀 및 트랜치 내부를 제2 금속 배선막으로 채우는 단계를 포함하는 것을 특징으로 한다.
상기 절연막 패턴을 형성하는 단계는, 상기 제1 금속 배선막 위에 절연막을 형성하는 단계; 상기 절연막 위에 상기 절연막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 절연막의 노출 부분을 제거하여 상기 제1 금속 배선막의 일부 표면을 노출시키는 절연막 패턴을 형성하는 단계; 및 상기 마스크막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 금속 패드막은 선택적 증착법을 사용하여 상기 제1 금속 배선막 위에 형성하는 것이 바람직하다.
상기 제1 금속 배선막 및 제2 금속 배선막은 구리막으로 형성하는 것이 바람직하다.
이 경우 상기 구리막은 무전해 또는 전기 도금법을 사용하여 형성할 수 있다.
상기 금속 패드막은 텅스텐(W)막, 티타늄(Ti)막, 티타늄나이트라이드(TiN)막, 탄탈륨(Ta)막 및 탄탈륨나이트라이드(TaN)막 중 적어도 어느 하나를 포함하는 것이 바람직하다.
상기 제1 절연막 패턴 및 금속간 절연막은 실리콘산화(SiO2)막, FSG막 또는 3.0 이하의 저유전율을 갖는 절연막을 사용하여 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 제2 금속 배선막을 상기 비아홀 및 트랜치 내에 매립한 후에 화학적 기계적 평탄화 공정을 수행하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 8 내지 도 13은 본 발명에 따른 듀얼 다마신 배선 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8을 참조하면, 하부 절연막(200) 내에 배치된 제1 금속 배선막(210) 위에 제1 절연막(220)을 형성한다. 그리고 제1 절연막(220) 위에 마스크막 패턴(235)을 형성한다. 상기 제1 금속 배선막(210)은 구리(Cu)막으로 형성하는데, 형성 방법으로는 무전해 또는 전기 도금법을 사용한다. 제1 절연막(220)은, 실리콘 산화(SiO2)막, FSG(Fluoro-Silicate Glass)막 또는 3.0 이하의 저유전율을 갖는 절연막으로 형성한다. 마스크막 패턴(235)은 포토레지스트막 패턴으로 형성하는데, 이 마스크막 패턴(235)은 얇은 두께의 절연막(220)을 패터닝하기 위한 것으로서, 두껍게 형성할 필요가 없다. 따라서 가능한 한 얇게 형성하여 정렬을 최대한 정확하게 한다. 상기 마스크막 패턴(235)은 개구부를 갖는데, 이 개구부에 의해 제1 절연막(220)의 일부 표면이 노출된다.
다음에 도 9를 참조하면, 상기 마스크막 패턴(도 8의 235)을 식각 마스크로 한 식각 공정으로 절연막(도 8의 220)의 노출 부분을 제거한다. 그러면 제1 금속 배선막(210)의 일부 표면을 노출시키는 절연막 패턴(221)이 만들어진다. 절연막 패턴(221)을 형성한 후에는 마스크막 패턴(도 8의 235)을 제거한다. 상기 절연막 패턴(221)에 의해 노출되는 제1 금속 배선막(210)의 표면적은 가능한 한 넓을수록 좋다.
다음에 도 10을 참조하면, 절연막 패턴(221)에 의해 노출되는 제1 금속 배선막(210)의 노출 표면 위에 금속 패드막(300)을 선택적으로 증착시킨다. 금속 패드막(300)은, 텅스텐(W)막, 티타늄(Ti)막, 티타늄나이트라이드(TiN)막, 탄탈륨(Ta)막 및 탄탈륨나이트라이드(TaN)막 중 적어도 어느 하나를 포함한다. 상기 금속 패드막(300)은 인접한 금속 배선막들과 단락되지 않는 한도내에서 가능한 한 넓은 표면적으로 형성한다.
다음에 도 11을 참조하면, 절연막 패턴(221) 및 금속 패드막(300) 위에 금속간 절연막(230)을 형성한다. 상기 금속간 절연막(230)도, 제1 절연막(220)과 마찬 가지로, 실리콘 산화(SiO2)막, FSG(Fluoro-Silicate Glass)막 또는 3.0 이하의 저유전율을 갖는 절연막으로 형성한다. 다음에 금속간 절연막(230) 위에 비아홀 형성용 마스크막 패턴(미도시)을 형성하고, 이 마스크막 패턴을 식각 마스크로 한 식각 공정으로 비아홀(240)을 형성한다. 이 비아홀(240)에 의해 금속 패드막(300)이 노출된다. 비아홀(240) 형성을 위한 식각 공정 동안에 금속 패드막(300)에 의해 제1 금속 배선막(210)은 식각 데미지를 입지 않는다. 비아홀(240)을 형성한 후에는 비아홀 형성용 마스크막 패턴을 제거한다.
다음에 도 12를 참조하면, 금속간 절연막(230) 위에 트랜치 형성용 마스크막 패턴(미도시)을 형성하고, 이 마스크막 패턴을 식각 마스크로 한 식각 공정으로 비아홀(240)보다 큰 폭의 트랜치(250)를 형성한다. 트랜치(250) 형성을 위한 식각 공정 동안에도 금속 패드막(300)에 의해 제1 금속 배선막(210)은 식각 데미지를 입지 않는다. 트랜치(250)를 형성한 후에는 트랜치 형성용 마스크막 패턴을 제거한다.
다음에 도 13을 참조하면, 비아홀(240) 및 트랜치(250) 내부가 채워지도록 전면에 제2 금속 배선막(260)을 형성한다. 제2 금속 배선막(260)은, 제1 금속 배선막(210)과 마찬가지로, 무전해 또는 전기 도금법에 의한 구리막으로 형성한다. 다음에 화학적 기계적 평탄화(CMP) 공정을 수행하여 금속간 절연막(230)의 상부 표면이 노출되도록 하면 듀얼 다마신 배선이 만들어진다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 듀얼 다마신 배선 형성 방법에 의하면, 제1 금속 배선막의 일부 노출 표면 위에 선택적으로 증착된 금속 패드막을 형성한 후에 비아홀 및 트랜치 형성을 위한 식각 공정들을 수행하므로, 높은 유전율의 식각 정지막을 사용하지 않더라도 상기 식각 공정에 의해 제1 금속 배선막이 손상되는 문제가 발생되지 않으며, 금속 배선의 갭 필(gap fill) 특성도 개선하여 수율을 향상시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 제1 금속 배선막 위에 상기 제1 금속 배선막의 일부 표면을 노출시키는 절연막 패턴을 형성하는 단계;
    상기 제1 금속 배선막의 노출면 위에 금속 패드막을 형성하는 단계;
    상기 절연막 패턴 및 금속 패드막 위에 금속간 절연막을 형성하는 단계;
    비아홀 형성용 마스크막 패턴을 이용한 식각 공정으로 상기 금속간 절연막의 일부를 제거하여 금속 패드막을 노출시키는 비아홀을 형성하는 단계;
    트랜치 형성용 마스크막 패턴을 이용한 식각 공정으로 상기 비아홀보다 큰 트랜치를 형성하는 단계; 및
    상기 비아홀 및 트랜치 내부를 제2 금속 배선막으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  2. 제 1항에 있어서, 상기 절연막 패턴을 형성하는 단계는,
    상기 제1 금속 배선막 위에 절연막을 형성하는 단계;
    상기 절연막 위에 상기 절연막의 일부 표면을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 한 식각 공정으로 상기 절연막의 노출 부분을 제거하여 상기 제1 금속 배선막의 일부 표면을 노출시키는 절연막 패턴을 형성하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  3. 제 1항에 있어서,
    상기 금속 패드막은 선택적 증착법을 사용하여 상기 제1 금속 배선막 위에 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  4. 제 1항에 있어서,
    상기 제1 금속 배선막 및 제2 금속 배선막은 구리막으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  5. 제 4항에 있어서,
    상기 구리막은 무전해 또는 전기 도금법을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  6. 제 1항에 있어서,
    상기 금속 패드막은 텅스텐(W)막, 티타늄(Ti)막, 티타늄나이트라이드(TiN)막, 탄탈륨(Ta)막 및 탄탈륨나이트라이드(TaN)막 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  7. 제 1항에 있어서,
    상기 절연막 패턴 및 금속간 절연막은 실리콘산화(SiO2)막, FSG막 또는 3.0 이하의 저유전율을 갖는 절연막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
  8. 제 1항에 있어서,
    상기 제2 금속 배선막을 상기 비아홀 및 트랜치 내에 매립한 후에 화학적 기계적 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 배선 형성 방법.
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