KR100546342B1

KR100546342B1 - 반복적으로 배치되는 프리-디코딩된 신호선들의레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한반도체 메모리 장치, 및 그 방법

Info

Publication number: KR100546342B1
Application number: KR1020030047541A
Authority: KR
Inventors: 정휘택; 이병훈
Original assignee: 삼성전자주식회사
Priority date: 2003-07-12
Filing date: 2003-07-12
Publication date: 2006-01-26
Anticipated expiration: 2023-07-12
Also published as: US20050007859A1; DE102004034758A1; US7035162B2; KR20050007909A; DE102004034758B4

Abstract

반복적으로 배치되는 프리-디코딩된 신호선들의 레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한 반도체 메모리 장치, 및 그 방법이 개시된다. 상기 반도체 메모리 장치의 로우 디코더에서는, 워드 라인 디코더들 및 소스 라인 디코더들에 공통적으로 공급되는 신호들의 수가 대폭 줄어들고, 이러한 신호들은 글로벌 디코더에 의하여 선택된 소정 세그먼트(segment) 내에서 하나의 워드 라인과 하나의 소스 라인을 선택할 수 있다. 따라서, 반복적으로 배치되어야 하는 메모리 블록 선택 신호선들의 레이아웃(layout) 면적이 감소하고, 결국 칩 면적을 크게 줄일 수 있는 효과가 있다.

Description

반복적으로 배치되는 프리-디코딩된 신호선들의 레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한 반도체 메모리 장치, 및 그 방법{Row decoder providing for improved layout of repetitively disposed pre-decoded signal lines, semiconductor memory device having it, and method thereof}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 로우 디코더를 구비하는 반도체 메모리 장치의 구조이다.

도 2는 도 1의 워드 라인 디코더들 중 어느 하나의 간략화된 회로도이다.

도 3은 도 1의 소스 라인 디코더들 중 어느 하나의 간략화된 회로도이다.

도 4는 본 발명의 일실시예에 따른 로우 디코더를 구비한 반도체 메모리 장치의 블록도이다.

도 5는 도 4의 셀 어레이의 일부를 확대한 도면이다.

도 6은 도 5의 메모리 셀 MOSFET의 등가 회로도이다.

도 7은 도 4의 글로벌 디코더의 간략화된 회로도이다.

도 8은 도 4의 워드 라인 디코더의 간략화된 회로도이다.

도 9는 도 4의 소스 라인 디코더의 간략화된 회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 장치의 로우(row) 디코더에 관한 것이다.

도 1은 일반적인 로우 디코더를 구비하는 반도체 메모리 장치의 구조이다. 도 1을 참조하면, 반도체 메모리 장치, 특히 플래시 메모리 장치에 구비되는 일반적인 로우 디코더는 다수개의 메모리 블록들(110,120,...,130) 각각에 구비되는 워드 라인 디코더(예를 들어, 111)와 소스 라인 디코더(예를 들어, 115)를 말한다. 메모리 블록들(110,120,...,130) 각각은 로우 디코더 외에도 셀 어레이(예를 들어, 113)를 구비한다. 셀 어레이들(113, 123,..., 133) 각각은 도 5와 같이 셀 데이터를 저장하는 셀 트랜지스터들로 구성된다.

도 2는 도 1의 워드 라인 디코더들(111, 121,..., 131) 중 어느 하나의 간략화된 회로도이다. 도 2를 참조하면, 메모리 블록을 선택하는 신호들(P, Q, R, S, Mi)을 디코딩하여 셀 어레이들(113, 123,..., 133) 각각에 있는 어느 하나의 워드 라인을 액티브시키는 신호(DWLi)를 출력하는 논리 회로(210~230)가 나타나있다. 여기서, 셀 어레이들(113, 123,..., 133) 각각은 2048(2k) 개의 워드 라인들로 구성된 경우로 가정할 때, 이에 따라, P는 4개의 최상위 블록들 중 어느 하나를 선택하기 위한 4개의 신호들이고, Q는 P에 의하여 선택된 블록내의 작은 8블록들 중 어느 하나를 선택하기 위한 8개의 신호들이고, R은 Q에 의하여 선택된 블록내의 작은 8블록들 중 어느 하나를 선택하기 위한 8개의 신호들이고, S는 R에 의하여 선택된 블록내의 작은 8블록들 중 어느 하나를 선택하기 위한 8개의 신호들이다. 이와 같이, P, Q, R, S에 의하여 선택되는 블록은 도 1의 메모리 블록들(110,120,...,130) 전체를 포함하는 블록이고, 이러한 블록들 중 어느 하나를 선택하기 위하여 메모리 블록들(110,120,...,130) 각각에 하나씩 입력되는 Mi가 이용된다.

도 3은 도 1의 소스 라인 디코더들(115, 125,..., 135) 중 어느 하나의 간략화된 회로도이다. 도 3을 참조하면, 메모리 블록을 선택하는 신호들(P, Q, R, T, Mi)을 디코딩하여 셀 어레이들(113, 123,..., 133) 각각에 있는 어느 하나의 소스 라인에 전원을 공급하는 신호(SLi)를 출력하는 논리 회로(310~330)가 나타나있다. 여기서도, 도 2에서와 같이, 셀 어레이들(113, 123,..., 133) 각각이 2048(2k) 개의 워드 라인들로 구성된 경우로 가정할 때, T는 S에 의하여 선택된 소정 세그먼트 에 대응하는 소스 라인들 중에서 어느 하나를 선택하기 위한 4개의 신호들이다. T신호의 개수가 S 신호의 개수의 1/2인 것은, 도 5와 같이 T 신호 하나가 두 개의 워드 라인들 각각에 연결되어 있는 두 개의 셀 트랜지스터들을 구동하기 때문이다.

도 1 내지 도 3에서, 메모리 블록을 선택하는 신호들(P, Q, R, S, T, Mi)은 외부에서 입력되는 어드레스 신호를 디코딩하는 프리-디코더에서 프리 디코딩되어 출력되는 신호들이다. 그런데, 플래시 메모리 장치를 구동하는 일반적인 로우 디코더의 구조는, 도 1에서, 2048(2k)개의 워드 라인들로 구성된 다수개의 메모리 블록들(110,120,...,130)을 구동하기 위하여 메모리 블록들(110,120,...,130) 각각마다 P, Q, R, 및 Mi 신호를 공급하는 21개의 신호선들이 2번 반복적으로 배치되고, 이외에도 S, 및 T 신호를 공급하는 12개의 신호선들도 한번 배치된다.

이와 같은 일반적인 로우 디코더의 구조에서, 반도체 메모리 장치의 집적도가 증가하면, 메모리 블록들(110,120,...,130)의 수는 증가하고, 이에 따라 워드 라인 디코더들(111, 121,..., 131) 및 소스 라인 디코더들(115, 125,..., 135)의 수도 증가한다. 이때, 메모리 블록을 선택하는 신호들(P, Q, R, S, T, Mi)을 공급하는 많은 신호선들이 반복적으로 배치되어야 하므로, 칩 면적을 증가시키는 문제점이 있다.

따라서, 본 발명이 이루고자하는 기술적 과제는, 워드 라인 디코더들 및 소스 라인 디코더들에 공통적으로 공급되는 신호들의 수가 대폭 줄어들고, 이러한 신호들은 글로벌 디코더에 의하여 선택된 소정 세그먼트(segment) 내에서 하나의 워드 라인과 하나의 소스 라인을 선택할 수 있는 반도체 메모리 장치의 로우 디코더, 및 이를 구비한 반도체 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 워드 라인 디코더들 및 소스 라인 디코더들에 공통적으로 공급되는 신호들의 수가 대폭 줄어들고, 이러한 신호들은 글로벌 디코더에 의하여 선택된 소정 세그먼트 내에서 하나의 워드 라인과 하나의 소스 라인을 선택할 수 있는 반도체 메모리 장치의 로우 디코딩 방법, 및 반도체 메모리 장치의 구동 방법을 제공하는 데 있다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 로우 디코더는, 글로벌 디코더, 워드 라인 디코더들, 및 소스 라인 디코더들을 구 비한다. 상기 글로벌 디코더는 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력한다. 상기 워드 라인 디코더들은 상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력한다. 상기 소스 라인 디코더들은 상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력한다.

상기 메모리 셀 MOSFET는 플래시 방식의 MOSFET인 것을 특징으로 한다. 상기 세그먼트 액티브 신호들 각각은, 상기 메모리 블록들 각각에서 다수의 워드 라인들로 구성된 세그먼트를 선택하여 액티브 시킬 수 있는 것을 특징으로 한다. 상기 최소 메모리 블록 선택 신호는, 상기 메모리 블록들 중 어느 하나를 선택하여 액티브 시킬 수 있는 것을 특징으로 한다. 상기 워드 라인 선택 신호들은, 상기 세그먼트들 각각에서 어느 하나의 워드 라인을 선택하여 액티브 시킬 수 있는 것을 특징으로 한다. 상기 소스 라인 선택 신호들은, 상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있는 하나의 소스 라인을 액티브 시킬 수 있는 것을 특징으로 한다.

상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 로우 프리 디코더, 글로벌 디코더, 워드 라인 디코더들, 소스 라인 디코더들, 셀 어레이들, 및 컬럼 디코더를 구비한다. 상기 로우 프리 디코더는 어드레스 신호를 디코딩하여 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들을 발생시켜 출력한다. 상기 글로벌 디코더는 상기 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력한다. 상기 워드 라인 디코더들은 상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력한다. 상기 소스 라인 디코더들은 상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력한다. 상기 셀 어레이들은 게이트 단자로 상기 워드 라인 액티브 신호를 수신하여 액티브되거나 비활성화되고, 소스 단자로 상기 소스 라인 전원 신호를 수신하며, 드레인 단자는 비트 라인과 연결되는 상기 메모리 셀 MOSFET를, 상기 메모리 블록들 각각에서 워드 라인들과 비트 라인들의 교차부들 각각에 구비한다. 상기 컬럼 디코더는 상기 어드레스 신호를 디코딩하여 선택하는 비트 라인에 대응하여 액티브된 메모리 셀 MOSFET에 라이트할 셀 데이터를 주거나, 상기 액티브된 메모리 셀 MOSFET에서 리드되는 셀 데이터를 수신하여 출력한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 로우 디코딩 방법은, 다음과 같은 단계들을 구비한다. 즉, 본 발명에 따른 반도체 메모리 장치의 로우 디코딩 방법은, 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코딩 단계; 상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코딩 단계; 및 상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코딩 단계를 구비한다.

상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 구동 방법은, 게이트 단자로 상기 워드 라인 액티브 신호를 수신하여 액티브되거나 비활성화되고, 소스 단자로 상기 소스 라인 전원 신호를 수신하며, 드레인 단자는 비트 라인과 연결되는 메모리 셀 MOSFET를, 메모리 블록들 각각에서 워드 라인들과 비트 라인들의 교차부들 각각에 구비하는 반도체 메모리 장치의 구동 방법으로서, 다음과 같은 단계들을 구비한다. 즉, 본 발명에 따른 반도체 메모리 장치의 구동 방법은, 어드레스 신호를 디코딩하여 상기 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들을 발생시켜 출력하는 로우 프리 디코딩 단계; 상기 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 상기 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코딩 단계; 상기 세그먼트 액티브 신호들, 및 상 기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코딩 단계; 상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코딩 단계; 및 상기 어드레스 신호를 디코딩하여 선택하는 비트 라인에 대응하여 액티브된 메모리 셀 MOSFET에 라이트할 셀 데이터를 주거나, 상기 액티브된 메모리 셀 MOSFET에서 리드되는 셀 데이터를 수신하여 출력하는 컬럼 디코딩 단계를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일실시예에 따른 로우 디코더를 구비한 반도체 메모리 장치의 블록도이다. 도 5는 도 4의 셀 어레이의 일부를 확대한 도면이다. 도 6은 도 5의 메모리 셀 MOSFET(metal-oxide-semiconductor field effect transistor)의 등가 회로도이다. 도 4 또는 도 5에서, WL1, WL2,..., WLm은 워드 라인들이고, BL1, BL2,..., BLz는 비트 라인들이며, SL1, SL2,..., SLt는 소스 라인들이다.

도 4를 참조하면, 본 발명의 일실시예에 따른 로우 디코더를 구비한 반도체 메모리 장치는, 로우 프리 디코더(410), 글로벌 디코더(420), 워드 라인 디코더들(431,441,...,451), 소스 라인 디코더들(435,445,...,455), 셀 어레이들(433,443,...,453), 및 컬럼 디코더(460)를 구비한다.

여기서, 로우 디코더는 데이터를 리드하거나 라이트 하기 위하여, 메모리 셀들에 연결된 워드 라인들을 선택적으로 액티브시키기 위한 로직으로서, 다수개의 메모리 블록들(430,440,...,450) 각각에 구비되는 워드 라인 디코더들(431,441,...,451)과 소스 라인 디코더들(435,445,...,455)을 말한다. 이외에도, 상기 로우 디코더는 상기 로우 프리 디코더(410)를 포함한다. 한편, 컬럼 디코더(460)는 데이터를 리드하거나 라이트 하기 위하여, 메모리 셀들에 연결된 비트 라인들에 셀 데이터를 입출력시키는 로직으로서, 외부에서 입력되는 어드레스 신호(ADDR)를 디코딩하여 선택하는 비트 라인에 대응하여 액티브된 메모리 셀 MOSFET에 라이트 할 셀 데이터를 주거나, 상기 액티브된 메모리 셀 MOSFET에서 리드되는 셀 데이터를 수신하여 출력한다. 도 4에서, 컬럼 디코더(460)로 입력되거나 컬럼 디코더(460)에서 출력되는 데이터는 IOD1, IOD2,..., IODn로 표시되고, 컬럼 디코더(460)에서 비트 라인들로 입력되거나 비트 라인들에서 컬럼 디코더(460)로 출력되는 데이터는 BLDB1, BLDB2,..., BLDBn로 표시된다.

상기 로우 프리 디코더(410)는 어드레스 신호(ADDR)를 디코딩하여 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn)을 발생시켜 출력한다. 상기 글로벌 디코더(420)는, 도 7과 같은 로직에 의하여, 상기 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn) 중의 세그먼트 선택 신호들(P, Q, R)을 디코딩하여 메모리 블록들(430,440,...,450) 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk)을 발생시켜 출력한다. GXLi는 GXL1, GXL2,..., GXLk 중 어느 하나로서 메모리 블록들(430,440,...,450) 각각에 있는 세그먼트들 중 어느 하나에 공급하는 신호를 의미한다. 따라서, 상기 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk) 각각은, 상기 메모리 블록들(430,440,...,450) 각각에서 다수의 워드 라인들로 구성된 세그먼트를 선택하여 액티브 시킬 수 있다.

여기서, 메모리 블록들(430,440,...,450) 각각에서 2048(2k) 개의 워드 라인들이 존재한다고 가정할 때, 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn) 중 P, Q, R, S, T, 각각은 4, 8, 8, 8, 4 개의 신호선들로 이루어지고, 최소 메모리 블록 선택 신호들인 M1~Mn 신호선의 개수는 메모리 블록들(430,440,...,450)의 수에 따라 결정된다. 이하, 특별한 언급이 없는 한 위와 같은 가정하에서 기술될 것이다. 상기 최소 메모리 블록 선택 신호(M1~Mn)는, 상기 메모리 블록들(430,440,...,450) 중 어느 하나를 선택하여 액티브 시킬 수 있다.

위에서, 세그먼트 선택 신호들(P, Q, R)인 P, Q, R 중, 4 개의 신호선으로 이루어진 P는 4개의 최상위 메모리 블록들 중 하나를 선택적으로 액티브시키고, 8 개의 신호선으로 이루어진 Q는 최상위 메모리 블록 내에 존재하는 8개의 메모리 블록들 중 하나를 선택적으로 액티브시키며, 8 개의 신호선으로 이루어진 R은 Q에 의하여 선택되는 메모리 블록 내에 존재하는 8개의 메모리 블록들 중 하나를 선택적으로 액티브시킨다. 이때, 세그먼트들은 메모리 블록들(430,440,...,450) 각각에서 워드 라인들을 몇 개의 그룹으로 나눌 때에, 그 하나의 그룹에 속하는 워드 라인들로 구성된다. 즉, 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk)은 위의 가정 하에 256 신호선들로 이루어지고, 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk) 각각은 하나의 세그먼트에 속하는 다수의 워드 라인들을 액티브 시킬 수 있다. 위의 가정에서 하나의 세그먼트에 속하는 워드 라인들의 수는 8개가 될 것이다. 따라서, 8 개의 신호선들로 이루어지는 워드 라인 선택 신호들인 S는, 세그먼트에 속하는 8개의 워드 라인들 중 하나를 선택하여 액티브 시킬 수 있다.
도 5에 도시된 바와 같이, 메모리 셀 MOSFET들은, 두개의 워드 라인들과 하나의 비트 라인의 교차부 각각에서, 이에 속한 두 개의 소스 단자들이 서로 연결되어 있다. 여기서, 교차부 각각에 구비되는 메모리 셀 MOSFET들은 3개, 4개 등 더 많은 개수일 수 있고, 이런 경우에 세 개 이상의 워드 라인들이 하나의 소스 라인에 대응되고, 서로 연결된 3개의 소스 단자들 또는 4개의 소스 단자들이 공통적으로 하나의 소스 라인 전원 신호(DSLi)를 공급받을 수 있다. 따라서, 도 5와 같이 두 개의 소스 단자들이 서로 연결된 경우에는, 소스 라인 선택 신호들인 T는 S 신호선들의 절반 개수인 4개로서 충분히 소스 라인 전원 신호(DSLi)를 공급할 수 있다. 마찬가지로, 세 개 이상의 소스 단자들이 서로 연결된 경우에는, 소스 라인 선택 신호들인 T는 S 신호선들의 1/3, 1/4 등의 개수로서 소스 라인 전원 신호(DSLi)를 공급한다.

한편, 상기 워드 라인 디코더들(431,441,...,451)은, 도 8과 같은 로직에 의하여, 상기 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk), 및 상기 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn) 중에서 상기 메모리 블록들(430,440,...,450) 각각에 속하는 최소 메모리 블록 선택 신호(예를 들어, 430에서 M1) 및 워드 라인 선택 신호들(S)을 디코딩하여 워드 라인 액티브 신호(DWLi)를 발생시켜 출력한다. DWLi는 DWL1, DWL2,..., DWLm 중 어느 하나로서 메모리 블록들(430,440,...,450) 각각에 있는 WL1, WL2,..., WLm 중 어느 하나에 공급하여 메모리 셀 MOSFET를 액티브 시키는 신호를 의미한다. 위에서 기술된 바와 같이, 상기 최소 메모리 블록 선택 신호(예를 들어, 430에서 M1)는, 상기 메모리 블록들(430,440,...,450) 중 어느 하나를 선택하여 액티브 시킬 수 있다. 또한, 상기 워드 라인 선택 신호들(S)은, 상기 세그먼트들 각각에서 어느 하나의 워드 라인을 선택하여 액티브 시킬 수 있다.

상기 소스 라인 디코더들(435,445,...,455)은, 도 9와 같은 로직에 의하여, 상기 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk), 상기 최소 메모리 블록 선택 신호(예를 들어, 430에서 M1), 및 상기 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn) 중에서 소스 라인 선택 신호들(T)을 디코딩하여 소스 라인 전원 신호(DSLi)를 발생시켜 출력한다. DSLi는 DSL1, DSL2,..., DSLt 중 어느 하나로서 메모리 블록들(430,440,...,450) 각각에 있는 SL1, SL2,..., SLt 중 어느 하나에 공급하는 신호를 의미한다. 위에서 기술된 바와 같이, 상기 소스 라인 선택 신호들(T)은, 상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있 는 하나의 소스 라인을 액티브 시킬 수 있다.

상기 셀 어레이들(433,443,...,453)은, 도 5에 도시된 바와 같이, 게이트 단자로 상기 워드 라인 액티브 신호(DWLi)를 수신하여 액티브되거나 비활성화되고, 소스 단자로 상기 소스 라인 전원 신호(DSLi)를 수신하며, 드레인 단자는 비트 라인과 연결되는 상기 메모리 셀 MOSFET를, 상기 메모리 블록들(430,440,...,450) 각각에서 워드 라인들과 비트 라인들의 교차부들 각각에 구비한다. 상기 메모리 셀 MOSFET들은, 두개의 워드 라인들과 하나의 비트 라인의 교차부 각각에서, 이에 속한 두 개의 소스 단자들이 서로 연결되어 있다. 메모리 셀 MOSFET들 각각에 대한 등가 모델을 나타내는 도 6에서, B/L은 비트 라인과 연결되는 드레인 단자이고, S/L은 상기 소스 라인 전원 신호(DSLi)를 수신하는 소스 단자이며, W/L은 상기 워드 라인 액티브 신호(DWLi)를 수신하는 게이트 단자이다.

도 5의 메모리 셀 MOSFET들 각각은 플래시(flash) 방식의 MOSFET들이다. 이와 같은 플래시 방식의 MOSFET는 도 6에 도시된 바와 같이, 플로팅(floating) 게이트(A)와 컨트롤 게이트(B)를 가지는 메모리용 MOSFET(M1), 및 일반적인 단층 게이트를 가지는 선택용 MOSFET(M2)로 구성되는 등가 모델로 나타낼 수 있다. 플래시 방식의 MOSFET의 동작에 있어서, 메모리 셀에 데이터를 라이트 하는 프로그램(program) 동작, 메모리 셀에 저장된 데이터를 소거(erase)하는 동작, 및 메모리 셀에 저장된 데이터를 리드하는 동작 각각에 대하여 메모리 셀 MOSFET에 인가되는 전압들은, 예를 들어 [표 1]과 같이 나타낼 수 있다. 일반적으로 소거 동작은 페이지(page) 단위로 수행되고, 프로그램은 페이지 내에서 바이트(8비트) 또는 워드(word)(16비트) 단위로 수행된다.

[표 1]

동작모드	선택	B/L(Volt)	W/L(Volt)	S/L(Volt)	Bulk(Volt)
프로그램	Yes	0	VT(1.5)	Vpp(10)	0
프로그램	No	Vcc(3.3)	0	0	0
소거	Yes	0	Vee(12)	0	0
소거	No	0	0	0	0
리드	Yes	1	Vread(3)	0	0
리드	No	0	0	0	0

메모리 셀 MOSFET들은 이와 같이 동작하므로, 위에서 기술된 워드 라인 디코더들(431,441,...,451)은 프로그램, 소거, 리드 각각의 동작에서 필요한 워드 라인 액티브 신호들(WL1, WL2,..., WLm)을 출력한다. 즉, [표 1]과 같이, 프로그램 동작, 소거 동작, 및 리드 동작 각각에서 선택시 워드 라인 액티브 신호(DWLi)는 VT, Vee, 및 Vread이다. 이것은 도 8에서 레벨 쉬프터(level shifter)의 전원(VPWL)에 비선택을 위한 0V, 프로그램 동작, 소거 동작, 및 리드 동작 각각에서 선택을 위한 VT, Vee, 및 Vread를 선택적으로 입력시킴으로써 이루어진다. 마찬가지로, 프로그램 동작에서 선택시 소스 라인 전원 신호(DSLi)는 Vpp이고, 나머지 비선택, 소거 동작, 및 리드 동작에서는 소스 라인 전원 신호(DSLi)는 0 볼트이다. 이것은 도 9에서 레벨 쉬프터(level shifter)의 전원(VPSL)에 프로그램 동작에서 선택을 위한 Vpp, 비선택, 소거 동작, 및 리드 동작 각각에서 0 볼트를 선택적으로 입력시킴으로써 이루어진다. 이외에도, 소스 라인 선택 신호들(T) 각각은, 소거 및 리드 동작 시에는 제1 논리 상태(예를 들어, 0.0볼트)이고, 프로그램 동작 시에는 선택 및 비선택 각각의 경우에 제2 논리 상태(예를 들어, 3.0볼트) 및 제1 논리 상태(예를 들어, 0.0볼트)이다.

위에서 기술한 바와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치는, 글로벌 디코더(420)를 구비하여, 메모리 블록 선택 신호들(P, Q, R, S, T, M1~Mn) 중의 세그먼트 선택 신호들(P, Q, R)을 디코딩하여 메모리 블록들(430,440,...,450) 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들(GXL1, GXL2,..., GXLk)을 발생시켜 출력함으로써, 프리 디코더에서 출력되어 워드 라인 디코더들(431,441,...,451) 및 소스 라인 디코더들(435,445,...,455)에 공통적으로 공급되는 신호들(P, Q, R)의 수를 대폭 줄일 수 있다. 예를 들어, 메모리 블록들(430,440,...,450) 각각에 2048(2k) 개의 워드 라인들이 존재한다고 가정한 위의 예에서, 종래에는 워드 라인 디코더들(431,441,...,451)에 공통적으로 공급되는 P, Q, R, S 신호선들 28개, 및 소스 라인 디코더들(435,445,...,455)에 공통적으로 공급되는 P, Q, R, T 신호선들 24개가 필요하였으나, 본 발명에 따라 이들 신호선들은 각각 S 신호선 8개 및 T 신호선 4개로 대폭 줄어든다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 로우 디코더에서는, 워드 라인 디코더들 및 소스 라인 디코더들에 공통적으로 공급되는 신호들의 수가 대폭 줄어들고, 이러한 신호들은 글로벌 디코더에 의하여 선택된 소정 세그먼트 내에서 하나의 워드 라인과 하나의 소스 라인을 선택할 수 있다. 따라서, 반복적으로 배치되어야 하는 메모리 블록 선택 신호선들의 레이아웃(layout) 면적이 감소하고, 결국 칩 면적을 크게 줄일 수 있는 효과가 있다.

Claims

메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코더;

상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코더들; 및

상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코더들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
제 1항에 있어서, 상기 메모리 셀 MOSFET는,

플래시 방식의 MOSFET인 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
제 1항에 있어서, 상기 세그먼트 액티브 신호들 각각은,

상기 메모리 블록들 각각에서 다수의 워드 라인들로 구성된 세그먼트를 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
제 1항에 있어서, 상기 최소 메모리 블록 선택 신호는,

상기 메모리 블록들 중 어느 하나를 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
제 1항에 있어서, 상기 워드 라인 선택 신호들은,

상기 세그먼트들 각각에서 어느 하나의 워드 라인을 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
제 1항에 있어서, 상기 소스 라인 선택 신호들은,

상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있는 하나의 소스 라인을 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코더.
어드레스 신호를 디코딩하여 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들을 발생시켜 출력하는 로우 프리 디코더;

상기 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코더;

상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코더들;

상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코더들;

게이트 단자로 상기 워드 라인 액티브 신호를 수신하여 액티브되거나 비활성화되고, 소스 단자로 상기 소스 라인 전원 신호를 수신하며, 드레인 단자는 비트 라인과 연결되는 상기 메모리 셀 MOSFET를, 상기 메모리 블록들 각각에서 워드 라인들과 비트 라인들의 교차부들 각각에 구비하는 셀 어레이들; 및

상기 어드레스 신호를 디코딩하여 선택하는 비트 라인에 대응하여 액티브된 메모리 셀 MOSFET에 라이트할 셀 데이터를 주거나, 상기 액티브된 메모리 셀 MOSFET에서 리드되는 셀 데이터를 수신하여 출력하는 컬럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 상기 메모리 셀 MOSFET는,

플래시 방식의 MOSFET인 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 상기 메모리 셀 MOSFET들은,

두개의 워드 라인들과 하나의 비트 라인의 교차부 각각에서, 이에 속한 두 개의 소스 단자들이 서로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치.
제 7항에 있어서, 상기 소스 라인 선택 신호들은,

상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있는 하나의 소스 라인을 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치.
메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코딩 단계;

상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코딩 단계; 및

상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코딩 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
제 11항에 있어서, 상기 메모리 셀 MOSFET는,

플래시 방식의 MOSFET인 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
제 11항에 있어서, 상기 세그먼트 액티브 신호들 각각은,

상기 메모리 블록들 각각에서 다수의 워드 라인들로 구성된 세그먼트를 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
제 11항에 있어서, 상기 최소 메모리 블록 선택 신호는,

상기 메모리 블록들 중 어느 하나를 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
제 11항에 있어서, 상기 워드 라인 선택 신호들은,

상기 세그먼트들 각각에서 어느 하나의 워드 라인을 선택하여 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
제 11항에 있어서, 상기 소스 라인 선택 신호들은,

상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있는 하나의 소스 라인을 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 로우 디코딩 방법.
게이트 단자로 상기 워드 라인 액티브 신호를 수신하여 액티브되거나 비활성화되고, 소스 단자로 상기 소스 라인 전원 신호를 수신하며, 드레인 단자는 비트 라인과 연결되는 메모리 셀 MOSFET를, 메모리 블록들 각각에서 워드 라인들과 비트 라인들의 교차부들 각각에 구비하는 반도체 메모리 장치의 구동 방법에 있어서,

어드레스 신호를 디코딩하여 상기 메모리 셀 MOSFET을 액티브시키는 다수의 메모리 블록 선택 신호들을 발생시켜 출력하는 로우 프리 디코딩 단계;

상기 메모리 블록 선택 신호들 중의 세그먼트 선택 신호들을 디코딩하여 상기 메모리 블록들 각각에 속하는 다수의 세그먼트들에 대응하는 세그먼트 액티브 신호들을 발생시켜 출력하는 글로벌 디코딩 단계;

상기 세그먼트 액티브 신호들, 및 상기 메모리 블록 선택 신호들 중에서 상기 메모리 블록들 각각에 속하는 최소 메모리 블록 선택 신호 및 워드 라인 선택 신호들을 디코딩하여 워드 라인 액티브 신호를 발생시켜 출력하는 워드 라인 디코딩 단계;

상기 세그먼트 액티브 신호들, 상기 최소 메모리 블록 선택 신호, 및 상기 메모리 블록 선택 신호들 중에서 소스 라인 선택 신호들을 디코딩하여 소스 라인 전원 신호를 발생시켜 출력하는 소스 라인 디코딩 단계; 및

상기 어드레스 신호를 디코딩하여 선택하는 비트 라인에 대응하여 액티브된 메모리 셀 MOSFET에 라이트할 셀 데이터를 주거나, 상기 액티브된 메모리 셀 MOSFET에서 리드되는 셀 데이터를 수신하여 출력하는 컬럼 디코딩 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
제 17항에 있어서, 상기 메모리 셀 MOSFET는,

플래시 방식의 MOSFET인 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
제 17항에 있어서, 상기 메모리 셀 MOSFET들은,

두개의 워드 라인들과 하나의 비트 라인의 교차부 각각에서, 이에 속한 두 개의 소스 단자들이 서로 연결되어 있는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
제 17항에 있어서, 상기 소스 라인 선택 신호들은,

상기 세그먼트들 각각에서 이웃하는 두 개 이상의 워드 라인들에 하나씩 대응되어 있는 하나의 소스 라인을 액티브 시킬 수 있는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.