KR100483747B1

KR100483747B1 - Semiconductor testing system

Info

Publication number: KR100483747B1
Application number: KR10-2000-0028981A
Authority: KR
Inventors: 이토기요시
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 1999-05-31
Filing date: 2000-05-29
Publication date: 2005-04-18
Anticipated expiration: 2020-05-29
Also published as: KR20000077475A; JP2000338183A

Abstract

1개의 테스터 핀에 지정된 조건으로 2개의 출력 신호를 출력할 수 있는 핀 엘렉트로닉스 카드를 가지는 반도체 시험장치를 제공한다. 각각의 핀 엘렉트로닉스 카드는 피시험 디바이스에 테스터 신호를 출력하는 하나의 디바이스와, 디바이스의 입력단자에 접속한 입력단자를 가지며 디바이스로부터 출력된 하나의 신호를 반전하는 다른 테스트 신호를 출력하는 다른 디바이스를 구비한다.Provided is a semiconductor test apparatus having a pin electronics card capable of outputting two output signals under specified conditions on one tester pin. Each pin electronics card has one device that outputs a tester signal to the device under test, and another device that has an input terminal connected to the input terminal of the device and outputs another test signal that inverts one signal output from the device. It is provided.

Description

Semiconductor Test Equipment {SEMICONDUCTOR TESTING SYSTEM}

본 발명은 반도체 시험장치에 관하여, 특히 반도체 시험장치에 있어서 피시험디바이스(이하, DUT라 한다) 의 입출력핀(이하, I/O 핀이라 한다)에 대한 인터페이스로서 기능하는 핀 엘렉트로닉스 카드(pin electronic card: 이하, PE 카드라 한다)에 내장되는 드라이버회로(이하, 드라이버라 함)에 관한 것이다. The present invention relates to a pin electronics card which functions as an interface to an input / output pin (hereinafter referred to as an I / O pin) of a device under test (hereinafter referred to as a DUT) in a semiconductor test apparatus. electronic card: hereinafter referred to as a driver circuit (hereinafter referred to as a driver) embedded in a PE card.

일반적으로, 이 종류의 드라이버는, DUT에 시험에 필요한 신호 파형을 인가하기 위해서 사용되고 있다. 도 3은 반도체 시험장치에 있어서의 PE 카드에 내장되는 종래의 드라이버의 최종출력부의 일례를 나타내고 있다. 도 3에 있어서 20-1, 20-2는 PE 카드, 51, 52는 드라이버, 30은 DUT 이다.In general, this type of driver is used to apply a signal waveform necessary for testing to a DUT. Fig. 3 shows an example of the final output section of the conventional driver incorporated in the PE card in the semiconductor test apparatus. In Fig. 3, 20-1 and 20-2 are PE cards, 51 and 52 are drivers, and 30 are DUTs.

종래의 드라이버 동작을 설명한다. DUT(30)에 테스트신호를 인가할 때, DUT(30)의 1개의 I/O 핀에 대하여 1개의 드라이버를 사용한다. 통상 반도체 시험장치로서는 각각의 드라이버는 개별의 테스터 핀 번호가 부여되고, 시험프로그램에 의해서 출력 파형(신호 파형)이 제어되고 있다. 테스트 프로그램으로서는 테스터 핀 번호 하나하나에 관해서 출력 파형이 제어되도록 하고 있다. 그 때문에 단순히 어느 것인가 테스터 핀의 반전파형을 출력할 때도 하나의 테스터 핀을 사용하여 테스트 프로그램에 기술하고 있었다. The conventional driver operation will be described. When applying a test signal to the DUT 30, one driver is used for one I / O pin of the DUT 30. In general, as a semiconductor test apparatus, each driver is assigned a respective tester pin number, and an output waveform (signal waveform) is controlled by a test program. As a test program, the output waveform is controlled with respect to each tester pin number. For this reason, one tester pin was also described in the test program even when one outputs the inverted waveform of the tester pin.

그러나, 상술한 종래의 반도체 시험장치의 PE 카드로서는 논리값이 반전하고 있을 뿐인 신호를 DUT에 인가하는 것에도 드라이버를 1개씩 사용한다. 이 테스트하는 방법으로서는 단순하게 반전한 논리신호를 DUT에 인가하는 경우라도 테스터 핀을 사용하기 위해서 DUT에 인가하는 테스터 핀의 수가 늘어나, 테스트 프로그램도 복잡하게 되어 있었다.However, as the PE card of the conventional semiconductor test apparatus described above, one driver is used for applying a signal whose logic value is only inverted to the DUT. As a test method, even when a simple inverted logic signal is applied to the DUT, the number of tester pins to be applied to the DUT in order to use the tester pins increases, and the test program is complicated.

본 발명은 이러한 것에 비추어 행해진 것으로서, 1개의 테스터 핀에 지정된 조건으로 2개의 출력신호를 출력할 수 있는 PE 카드를 갖는 반도체 시험장치를 제공하는 것을 목적으로 한다. The present invention has been made in view of this, and an object thereof is to provide a semiconductor test apparatus having a PE card capable of outputting two output signals under conditions specified on one tester pin.

상기 목적을 달성하기 위해서 본 발명에 의한 핀 엘렉트로닉스 카드를 갖는 반도체 시험장치는, 피시험 디바이스에 공급하는 테스트 패턴을 생성하는 패턴발생회로와, 상기 패턴발생회로에서 공급된 테스트 패턴을 피시험 디바이스의 테스트전압을 갖는 패턴으로 변환하여 피시험 디바이스에 공급하는 하나의 드라이버를 구비하는 각각의 핀 엘렉트로닉스 카드 및, DUT(30)부터의 출력된 신호를 미리 정해진 리미트 전압값과 각각 비교하여, 결과로서 얻어진 논리값을 기대치로서의 논리값과 대조하는 판정회로를 포함하여 구성되는, 핀 엘렉트로닉스 카드를 가지는 반도체 시험장치이며, 상기 각각의 핀 엘렉트로닉스 카드는 상기 하나의 드라이버에 병렬로 접속되고 해당 드라이버에 입력되는 논리신호를 반전한 논리신호를 출력하는 또 다른 드라이버를 더욱 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a semiconductor test apparatus having a pin electronic card according to the present invention includes a pattern generating circuit for generating a test pattern for supplying a device under test, and a test pattern supplied from the pattern generating circuit. Each pin electronic card including a driver for converting into a pattern having a test voltage of and supplied to the device under test and a signal output from the DUT 30 are compared with a predetermined limit voltage value, respectively. A semiconductor test device having a pin electronics card, comprising a decision circuit for matching a logic value obtained as a expected value with a logic value as an expectation value, wherein each pin electronic card is connected in parallel to the one driver and the corresponding driver. Another drive that outputs a logic signal inverting the logic signal input to A characterized in that the configuration further comprises.

본 발명에 의하면, PE 카드의 상기 드라이버에 병렬로 해당 드라이버에 입력되는 논리신호를 반전한 논리신호를 출력하는 다른 드라이버를 접속하도록 하였기 때문에, 1개의 테스터 핀에 지정된 조건으로 2개의 출력을 출력할 수 있게 되고, 피시험 디바이스를 테스트하는 테스트 프로그램은 1핀으로 반전출력의 제어를 할 수 있다. 그 때문에 테스터 핀 수의 감소를 도모할 수 있고, 프로그램의 간소화가 도모된다. According to the present invention, since another driver for outputting a logic signal inverting a logic signal input to the driver in parallel to the driver of the PE card is connected, two outputs can be output under conditions specified on one tester pin. The test program for testing the device under test can control the inverted output with one pin. Therefore, the number of tester pins can be reduced, and the program can be simplified.

[발명의 실시형태] Embodiment of the Invention

이하, 본 발명의 실시형태에 관한 반도체 시험장치를 도1 및 2를 참조하여 상세하게 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, the semiconductor test apparatus which concerns on embodiment of this invention is demonstrated in detail with reference to FIGS.

도 1은 본 발명의 실시형태에 관한 반도체 시험장치의 주요부의 개략구성을 나타내고 있다. 동 도면에 있어서, 반도체 시험장치는 DUT(30)에 공급하는 테스트 패턴을 생성하는 패턴발생회로(10)와, 상기 패턴발생회로(10)에서 공급된 테스트 패턴을 DUT(30)의 테스트전압을 갖는 패턴으로 변환하여, DUT(30)에 공급하는 드라이버(21-1,21-2,‥, 21-n)를 각각 구성한 PE 카드(20-1,20-2,‥, 20-n)와, DUT(30)부터의 출력된 신호를 미리 정해진 리미트 전압값과 각각 비교하여, 그 결과적으로 얻어진 논리값을 기대치로서의 논리값과 대조하는 판정회로(24-1,24-2,‥, 24-n)를 포함하여 구성된다. 1 shows a schematic configuration of a main part of a semiconductor test apparatus according to an embodiment of the present invention. In the figure, the semiconductor test apparatus includes a pattern generating circuit 10 for generating a test pattern supplied to the DUT 30, and a test voltage supplied from the pattern generating circuit 10 to the test voltage of the DUT 30. PE cards 20-1, 20-2, ..., 20-n, which are converted into patterns to have a pattern and constitute the drivers 21-1, 21-2, ..., 21-n to be supplied to the DUT 30; A decision circuit 24-1, 24-2, ..., 24- that compares the signal output from the DUT 30 with a predetermined limit voltage value and compares the resultant logic value with a logic value as an expected value. n).

다음에 도 1에 있어서의 PE 카드(20-1)의 구성을 도 2에 나타낸다. 한편, 다른 PE 카드의 구성도 PE 카드(20-1)와 같다. 도 2로서는 드라이버부분만의 구성을 나타내며, 그 밖의 요소에 있어서는 발명의 요지에 관계없으므로, 생략해둔다. Next, the structure of the PE card 20-1 in FIG. 1 is shown in FIG. On the other hand, the configuration of the other PE card is also the same as the PE card 20-1. 2 shows the configuration of only the driver portion, and other elements are omitted since they are irrelevant to the subject matter of the invention.

도 2에 있어서, PE 카드(20-1)는 DUT(30)에 테스트신호를 출력하는 드라이버 (21-1)와, 드라이버(21-1)에 병렬로 접속되는, 즉 드라이버(21-1)의 입력단에 그 입력단이 접속되어 드라이버(21-1)의 출력과는 반전한 테스트신호를 출력하는 드라이버(22-1)를 갖고 있다. 다음에 동작을 설명한다.In Fig. 2, the PE card 20-1 is connected in parallel with the driver 21-1 for outputting a test signal to the DUT 30 and the driver 21-1, that is, the driver 21-1. The input terminal is connected to an input terminal of and has a driver 22-1 for outputting a test signal inverted from the output of the driver 21-1. Next, the operation will be described.

드라이버(21-1,22-1)는 같은 입력신호로 동작한다. 따라서 드라이버(21-1)로부터 출력된 논리신호에 대하여 반전한 논리신호를 출력하는 드라이버(22-1)는, 상시 드라이버(21-1)의 논리출력을 반전한 논리신호를 출력한다. 드라이버(21-1,22-1)에서 출력된 신호들은 DUT(30)에 인가된다. The drivers 21-1 and 22-1 operate with the same input signal. Therefore, the driver 22-1 which outputs the logic signal inverted with respect to the logic signal output from the driver 21-1, outputs the logic signal which inverted the logic output of the driver 21-1 at all times. The signals output from the drivers 21-1 and 22-1 are applied to the DUT 30.

본 발명의 반도체 시험장치에 의하면, 각각의 PE 카드는 1개의 테스터 핀에 지정된 조건으로 2개의 출력을 가질 수 있다. 따라서, DUT를 테스트하는 테스트 프로그램은 1핀으로 반전출력을 제어할 수 있고, 그 때문에 테스터 핀 수의 감소를 도모할 수 있으며, 프로그램의 간소화를 도모할 수 있다. According to the semiconductor test apparatus of the present invention, each PE card may have two outputs under conditions specified on one tester pin. Therefore, the test program for testing the DUT can control the inverted output with one pin, thereby reducing the number of tester pins and simplifying the program.

이상 설명한 바와 같이, 본 발명에 의하면, PE 카드의 상기 드라이버에 병렬로 해당 드라이버에 입력되는 논리신호를 반전한 논리신호를 출력하는 다른 드라이버를 접속하도록 하였기 때문에, 1개의 테스터 핀에 지정된 조건으로 2개의 출력을 출력할 수 있게 되고, DUT를 테스트하는 테스트 프로그램은 1핀으로 반전출력신호를 제어할 수 있고, 그 때문에 테스터 핀 수의 감소를 도모하게 되어, 프로그램의 간소화를 도모할 수 있다. As described above, according to the present invention, since another driver for outputting a logic signal inverting the logic signal input to the driver in parallel is connected to the driver of the PE card, the condition specified for one tester pin is 2 It is possible to output two outputs, and the test program for testing the DUT can control the inverted output signal with one pin, thereby reducing the number of tester pins and simplifying the program.

도 1은 본 발명의 실시형태에 관한 반도체 시험장치의 개략 구성을 나타내는 블록도, 1 is a block diagram showing a schematic configuration of a semiconductor test apparatus according to an embodiment of the present invention;

도 2는 도 1에 있어서의 핀 엘렉트로닉스 카드의 구성을 나타내는 블록도, FIG. 2 is a block diagram showing the configuration of the pin electronic card in FIG. 1; FIG.

도 3은 종래의 반도체 시험장치에 있어서의 핀 엘렉트로닉스 카드의 구성을 나타내는 블록도이다.3 is a block diagram showing the configuration of a pin electronic card in a conventional semiconductor test apparatus.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : 패턴발생회로 20-1∼20-n : 핀 엘렉트로닉스 카드10: pattern generating circuit 20-1 to 20-n: pin electronic card

21-1,22-1 : 드라이버 30 : 피시험 디바이스21-1,22-1: Driver 30: Device under test

Claims

A pattern generating circuit for generating a test pattern for supplying the device under test;

Each pin electronic card having a driver for converting the test pattern supplied from the pattern generating circuit into a pattern having a test voltage of the device under test and supplying the test pattern to the device under test;

A semiconductor having a pin electronics card, comprising a determination circuit for comparing the output signal from the device under test 30 with a predetermined limit voltage value and matching the resulting logic value with a logic value as an expected value. Test equipment,

Each of the pin electronics cards may further include another driver connected in parallel to the one driver and outputting a logic signal inverting a logic signal input to the driver.

And each pin electronic card is capable of outputting two signals under conditions specified for one tester pin.