KR100351800B1

KR100351800B1 - Rs decoding apparatus

Info

Publication number: KR100351800B1
Application number: KR1019940036268A
Authority: KR
Inventors: 남호준
Original assignee: 엘지전자 주식회사
Priority date: 1994-12-23
Filing date: 1994-12-23
Publication date: 2002-12-12
Anticipated expiration: 2014-12-23
Also published as: KR960027635A

Abstract

송신측에서 디지털 데이터를 송신시, RS 인코딩을 하지 않는 부분이 포함되어 있는 데이터를 전송하였을 때 수신단에서도 RS 디코딩이 수행되지 않도록 처리하는 RS 디코딩 장치에 관한 것으로서, 특히 RS 디코딩을 하지 말아야 하는 부분(예, 동기 부분)이 포함된 데이터가 전송되면, 멀티플렉서에서 그 부분에 '0'을 포함시켜 RS 디코더부로 출력하여 RS 디코딩을 수행하도록 함으로써, RS 디코더부에서 필요로 하는 클럭을 변형시킬 필요가 없고, 상기 전송된 데이터와 RS 디코더부에서 출력되는 데이터 포맷이 동일하므로 데이터 재배열이 필요없어 시스템의 신뢰도가 향상되고 하드웨어의 크기를 줄일 수 있다.The present invention relates to an RS decoding apparatus for processing RS decoding not to be performed at a receiving end when transmitting data including a portion that does not perform RS encoding when transmitting digital data. For example, when the data including the synchronous part is transmitted, the multiplexer includes '0' in the part and outputs the RS to the RS decoder to perform RS decoding, thereby eliminating the need to modify the clock required by the RS decoder. Since the transmitted data and the data format output from the RS decoder are the same, data rearrangement is unnecessary, so that the reliability of the system can be improved and the size of hardware can be reduced.

Description

RS decoding device

본 발명은 송신측에서 디지털 데이터를 송신시, RS(Reed-Solomon) 인코딩을 하지 않는 부분이 포함되어 있는 데이터를 전송하였을 때 수신단에서도 RS 디코딩이 수행되지 않도록 처리하는 알에스(RS) 디코딩 장치에 관한 것이다.The present invention relates to an RS decoding apparatus for processing such that RS decoding is not performed at a receiving end when transmitting data including a portion that does not perform RS (Reed-Solomon) encoding. It is about.

종래 RS 디코딩 장치는 제 1 도에 도시된 바와 같이, 프레임 동기 신호와 라인 동기 신호를 입력받아 지연 출력시키고, RS 디코더부(2)에서 수신되는 데이터 중 특정 데이터 부분을 디코딩하지 않게 하기 위하여 필요로 하는 클럭을 발생시키는 클럭 발생부(1), 전송된 입력 데이터와 클럭 발생부(1)에서 출력된 클럭을 이용하여 동기 부분을 제외한 나머지 데이터 부분을 디코딩하여 출력시키는 RS 디코더부(2)와, RS 디코더부(2)에서 필요한 각종 제어 신호를 발생시키는 RS 디코더 제어부(3)와, RS 디코더부(2)에서 디코딩되어 출력된 데이터를 클럭 발생부(1)에서 지연 출력된 동기 신호와, 정상적으로 입력되는 클럭 신호를 이용하여 재배열시켜 출력하는 데이터 재배열부(4)로 구성된 것이다.As shown in FIG. 1, a conventional RS decoding apparatus is required to receive a frame synchronizing signal and a line synchronizing signal, delay output thereof, and not decode a specific data portion of data received by the RS decoder 2. A clock generator (1) for generating a clock to be used, an RS decoder (2) for decoding and outputting remaining data portions except for the synchronization part by using the transmitted input data and the clock output from the clock generator (1); The RS decoder control section 3 for generating various control signals required by the RS decoder section 2, and the synchronization signal delayed and outputted from the clock generator section 1 with the data decoded and output from the RS decoder section 2, and normally The data rearrangement unit 4 rearranges and outputs the inputted clock signal.

이와 같이 구성된 종래 RS 디코딩 장치는 제 1 도에 도시된 바와 같이, 먼저 디지털 통신에서는 디지털 데이터를 송신하기 전에 채널 상에서의 데이터 왜곡을 방지하기 위해 송신하고자 하는 데이터에 채널 코팅을 하여 전송할 때 RS 인코딩하여 전송한다. 이때, 동기부분(즉, 프레임 동기, 라인 동기)은 실제 데이터가 아니므로 RS 인코딩을 하지 않고 전송한다.In the conventional RS decoding apparatus configured as described above, as shown in FIG. 1, first, in digital communication, RS encoding is performed by applying a channel coating on data to be transmitted to prevent data distortion on a channel before transmitting digital data. send. At this time, since the sync portion (ie, frame sync and line sync) is not actual data, it is transmitted without RS encoding.

그러므로, 수신측에서 상기 데이터를 수신하여 디코딩할 때 동기 부분은 RS 디코딩을 하지 않아야 한다.Therefore, the sync part should not perform RS decoding when receiving and decoding the data at the receiving side.

즉, 제 2 도의 (가)에서와 같이 RS 디코더부(2)로 전송된 데이터에 포함된 information은 실제 정보 데이터 부분을 의미하며, parity 부분은 송신단에서 채널 코팅을 수행할 때 RS 인코딩시 에러 정정을 위해 삽입한 코드 부분을 의미하며, 코드워드는 인코딩된 단위를 의미한다.That is, as shown in (a) of FIG. 2, information included in the data transmitted to the RS decoder 2 means an actual information data portion, and the parity portion corrects an error during RS encoding when performing channel coating at the transmitting end. It means the code part inserted for, and the codeword means the encoded unit.

따라서, RS 디코더부(2)에 제 2 도의 (가)와 같이 전송된 데이터가 입력될때 클럭 발생부(1)는 입력된 프레임 동기 신호와 라인 동기 신호를 지연 출력시키면서 RS 디코더부(2)에서 동기 부분을 디코딩하지 않게 하기 위해 제 2 도의 (나)에서와 같이 동기 부분은 건너뛴 클럭 신호를 발생시켜 RS 디코더부(2)에 인가한다.Accordingly, when data transmitted as shown in FIG. 2A is input to the RS decoder 2, the clock generator 1 delays the input frame synchronization signal and the line synchronization signal, In order not to decode the sync portion, as shown in (b) of FIG. 2, the sync portion generates a skipped clock signal and applies it to the RS decoder 2.

상기 RS 디코더부(2)는 RS 디코더 제어부(3)에서 출력된 제어 신호에 의하여 제 2 도의 (가)에서와 같이 전송된 데이터와 클럭 발생부(1)에서 출력된 클럭 신호를 이용하여 동기 부분을 제외한 실제 데이터 부분과 패리티 부분만을 RS 디코딩하여 제 2 도의 (라)에서와 같이 디코딩된 데이터를 출력시킨다.The RS decoder unit 2 uses the data transmitted as shown in (a) of FIG. 2 by the control signal output from the RS decoder controller 3 and the synchronization unit using the clock signal output from the clock generator 1. Only the real data portion and the parity portion except for RS are decoded to output decoded data as shown in (d) of FIG.

이때, 상기 RS 디코더부(2)에서 제 2 도의 (라)에서와 같이 디코딩된 데이터가 출력되는 것은, 클럭 발생부(1)로부터 제 2 도의 (나)에서와 같이 동기 부분을 건너뛴 클럭을 입력받아 디코딩하기 때문이다. 그러므로, 상기 RS 디코더부(2)는 클럭이 뛰어넘은 부분을 적용할 경우 출력된 데이터는 건너뛴 클럭의 길이만큼 늘어나게 된다.At this time, the decoded data output from the RS decoder 2 as shown in FIG. 2 (a) corresponds to a clock skipped from the clock generator 1 as shown in FIG. 2 (b). This is because the input is decoded. Therefore, when the RS decoder 2 applies the portion beyond the clock, the output data is increased by the length of the skipped clock.

따라서, 데이터 재배열부(4)는 클럭 발생부(1)에서 지연 출력된 동기 신호와 제 2 도의 (다)에서와 같이 정상적으로 입력되는 클럭 신호를 이용하여 RS 디코더부(2)에서 디코딩되어 출력된 데이터를 제 2 도의 (마)에서와 같이 정상적으로 재배열하여 출력시킨다.Accordingly, the data rearrangement unit 4 is decoded and output from the RS decoder unit 2 using the synchronization signal delayed and output from the clock generation unit 1 and the clock signal normally input as shown in FIG. The data is rearranged and output normally as shown in FIG.

그러나, 종래 RS 디코딩 장치는 디지털 데이터가 전송되었을 때 RS 디코딩을 수행하지 말아야 하는 동기부분을 건너뛰어 RS 디코딩을 수행할 때 RS 디코더부(2)에서 필요로 하는 클럭을 별도로 발생시켜야 하며, 또한 상기 클럭을 RS 디코더부(2)에서 사용할 경우 RS 디코더부(2)에서 디코딩된 데이터가 전송된 데이터 포맷과 맞지 않으므로 정상적인 클럭을 입력받아 RS 디코더부(2)에서 디코딩되어 출력된 데이터를 정상적인 데이터로 재배열시켜야 하는 번거로운 문제점이 있었다.However, the conventional RS decoding apparatus must separately generate a clock required by the RS decoder 2 when performing RS decoding by skipping a synchronization part that should not perform RS decoding when digital data is transmitted. When the clock is used by the RS decoder 2, the data decoded by the RS decoder 2 does not match the data format transmitted, and thus, the data decoded and output by the RS decoder 2 as a normal data is received as a normal data. There was a cumbersome problem to rearrange.

본 발명은 이와 같은 문제점을 해결하기 위하여 수신된 데이터에 RS 디코딩을 하지 말아야 하는 부분이 포함되어 있는 경우 그 부분의 데이터 값을 '0'으로 셋팅하고 RS 디코딩을 수행함으로써, RS 디코더부에서 변형된 클럭을 필요로 하지않게 하는 RS 디코딩 장치를 제공함에 있다.According to the present invention, when the received data includes a portion that should not be RS decoded, the RS data is modified by setting the data value of the portion to '0' and performing RS decoding. The present invention provides an RS decoding apparatus that does not require a clock.

제 1 도는 종래 RS 디코딩 장치의 블록도1 is a block diagram of a conventional RS decoding apparatus

제 2 도의 (가)~(마)는 종래 RS 디코딩 장치의 데이터 처리 과정을 보인 포맷2 (a) to 2 (e) are formats showing data processing processes of a conventional RS decoding apparatus.

제 3 도는 본 발명 RS 디코딩 장치의 블록도3 is a block diagram of an RS decoding apparatus of the present invention.

제 4도의 (가)~(마)는 본 발명 RS 디코딩 장치의 데이터 처리과정을 보인 포맷(A) to (e) of FIG. 4 are formats showing data processing of the RS decoding apparatus of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

11 : 멀티플렉서부 12 : RS 디코딩부11: multiplexer section 12: RS decoding section

13 : RS 디코딩 제어부13: RS decoding control

상기와 같은 목적을 달성하기 위한 본 발명에 따른 RS 디코딩 장치는, RS 디코딩을 하지 말아야 하는 부분이 포함된 디지털 데이터가 전송되면 셀렉트 신호에 따라 상기 전송되는 디지털 데이터 또는 제로 값을 선택 출력하는 멀티플렉서와, 상기 멀티플렉서를 통해 출력되는 데이터를 메인 클럭에 동기시켜 RS 디코딩하는 RS 디코더부와, 상기 RS 디코더부를 초기화시키고 제어하기 위한 RS 디코더 제어부를 포함하여 구성되는 것을 특징으로 한다.The RS decoding apparatus according to the present invention for achieving the above object, and a multiplexer for selectively outputting the digital data or zero value according to the select signal when the digital data including the portion that should not be RS decoding is transmitted; And an RS decoder unit for RS decoding the data output through the multiplexer in synchronization with a main clock, and an RS decoder controller for initializing and controlling the RS decoder unit.

상기 멀티플렉서는 셀렉트 신호에 따라 RS 디코딩을 하지 말아야 하는 부분에서는 제로 값을 선택 출력하고, 나머지 부분에서는 전송되는 디지털 데이터를 선택 출력하는 것을 특징으로 한다.The multiplexer selects and outputs a zero value in a portion where RS decoding should not be performed according to a select signal, and selects and outputs digital data transmitted in the remaining portion.

본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings illustrating the configuration and operation of the embodiment of the present invention, the configuration and operation of the present invention shown in the drawings and described by it will be described as at least one embodiment, By the technical spirit of the present invention described above and its core configuration and operation is not limited.

도 3은 본 발명에 따른 RS 디코딩 장치의 구성 블록도로서, 하나의 입력단으로는 전송된 데이터가 입력되고, 다른 입력단은 그라운드로 접지되며 셀렉트 신호의 하이.로우에 따라 상기 전송된 데이터 또는 접지된 '0' 값을 선택 출력하는 멀티플렉서(11)와, 상기 멀티플렉서(11)를 통해 출력되는 데이터에 대해 정상적인 메인 클럭을 사용하여 RS 디코딩을 수행하는 RS 디코더부(12), 및 상기 RS 디코더부(12)를 초기화시키고 제어하기 위한 RS 디코더 제어부(13)로 구성된다.3 is a block diagram illustrating a configuration of an RS decoding apparatus according to the present invention, in which transmitted data is input to one input terminal, and the other input terminal is grounded, and the transmitted data or ground according to the high / low of the select signal. A multiplexer 11 for selectively outputting a value of '0', an RS decoder 12 for performing RS decoding on a data output through the multiplexer 11 using a normal main clock, and the RS decoder ( 12) an RS decoder control section 13 for initializing and controlling.

이와 같이 구성된 본 발명 RS 디코딩 장치에 있어서, 전송된 디지털 데이터에 RS 디코딩을 하지 말아야 하는 부분(예, 동기 부분)이 포함되어 있으면, 그 부분의 데이터 값은 '0'으로 하여 RS 디코딩에서 제외시키는 것이다.In the RS decoding apparatus of the present invention configured as described above, if the transmitted digital data includes a portion (for example, a synchronization portion) that should not be RS decoded, the data value of the portion is set to '0' and excluded from RS decoding. will be.

이를 위해 멀티플렉서(11)에 셀렉트 신호가 입력되는데 상기 셀렉트 신호는 제 4도의 (나)에서와 같이 실제 정보 데이터 부분과 패리티 부분에서는 하이가 되고, 동기 부분에서는 로우가 되는 것을 실시예로 한다. 설계자에 따라 반대로 할 수도 있다.To this end, a select signal is input to the multiplexer 11, and the select signal becomes high in the actual information data part and the parity part as shown in (b) of FIG. 4 and low in the synchronization part. Depending on the designer, this can be reversed.

이러한 셀렉트 신호는 마이콤(도시되지 않음)에서 제공할 수 있는데, 이는 전송되는 데이터 포맷을 수신측에서 알고 있으므로 전송되는 데이터로부터 동기 신호를 검출한 후 검출된 동기 부분에서만 로우 신호를 만들고, 나머지 부분에서는 하이 신호를 만들어 상기 멀티플렉서(11)의 셀렉트 신호로 제공하면 된다.The select signal may be provided by a microcomputer (not shown). Since the data format to be transmitted is known to the receiver, a low signal is generated only in the detected sync portion after detecting the sync signal from the transmitted data. A high signal may be generated and provided as a select signal of the multiplexer 11.

따라서, 상기 멀티플렉서(11)는 셀렉트 신호가 하이이면 제 4 도의 (가)와 같이 전송되는 데이터를 선택하여 RS 디코더부(12)로 출력하고, 셀렉트 신호가 로우이면 '0'값을 선택하여 RS 디코더부(12)로 출력한다. 즉, 동기 부분에서는 전송된 동기 신호가 출력되는 것이 아니라 '0'값이 출력되게 된다. 이는 멀티플렉서(11)의 한쪽 입력단이 그라운드로 접지되어 있기 때문이다.Therefore, when the select signal is high, the multiplexer 11 selects data to be transmitted as shown in FIG. 4A and outputs the data to the RS decoder 12. When the select signal is low, the multiplexer 11 selects a value of '0' and selects RS. It outputs to the decoder part 12. That is, in the sync portion, the transmitted sync signal is not output, but a '0' value is output. This is because one input terminal of the multiplexer 11 is grounded to ground.

그러므로, 상기 RS 디코더부(12)는 RS 디코더 제어부(13)의 제어 신호와 제 4 도의 (다)에서와 같이 입력된 정상적인 클럭을 이용하여 상기 멀티플렉서(11)를 통해 제 4 도의 (라)와 같이 출력되는 데이터를 RS 디코딩한다. 그러면, 제 4 도의 (마)에서와 같이 RS 디코더부(12)에 입력된 데이터 포맷과 동일한 데이터가 출력된다.Therefore, the RS decoder 12 uses the control signal of the RS decoder control unit 13 and the normal clock input as shown in (c) of FIG. 4 through the multiplexer 11 and (d) of FIG. RS-decode the data output together. Then, the same data as the data format input to the RS decoder 12 is output as shown in (e) of FIG.

즉, 송신측에서 RS 인코딩시 제외된 동기 부분이 포함된 디지털 데이터가 전송되면, 수신측에서는 상기 동기 부분에 '0'을 포함시켜 RS 디코더부(12)에 입력된 데이터 포맷과 동일한 데이터 포맷을 출력시키는 것은, 디코딩을 수행할 때 동기 부분에 '0'을 포함시켜 코딩을 한 후 발생한 에러 정정 부분과 '0'을 포함시키지 않고 단지 실제 정보 데이터 부분만을 가지고 코딩을 수행하여 발생시킨 에러 정정 부분은 동일하기 때문이며, 하나의 디코딩된 단위와 같은 길이를 가지는 프레임 동기 부분에 제 4 도의 (라)에서와 같이 전체적으로 '0'을 포함시켜 RS 디코더부(12)를 통해 디코딩하여 출력시킴으로써, 입력된 데이터 포맷과 동일한 데이터 포맷이RS 디코더부(12)에서 출력된다.That is, when digital data including a sync part excluded during RS encoding is transmitted from the transmitter, the receiver outputs the same data format as the data format input to the RS decoder 12 by including '0' in the sync part. When decoding is performed, the error correction portion generated after coding by including '0' in the synchronization portion and the error correction portion generated by performing coding with only actual information data portion without including '0' This is because the same data is included in the frame synchronization portion having the same length as one decoded unit, as shown in FIG. The same data format as the format is output from the RS decoder unit 12.

이상에서 설명한 바와 같이 RS 디코딩을 하지 말아야 하는 부분(예, 동기 부분)이 포함된 데이터가 전송되면, 멀티플렉서에서 그 부분에 '0'을 포함시켜 RS 디코더부로 출력하여 RS 디코딩을 수행하도록 함으로써, RS 디코더부에서 필요로 하는 클럭을 변형시킬 필요가 없고, 상기 전송된 데이터와 RS 디코더부에서 출력되는 데이터 포맷이 동일하므로 데이터 재배열이 필요없어 시스템의 신뢰도가 향상되고 하드웨어의 크기를 줄일 수 있는 효과가 있다.As described above, when data including a portion (eg, a synchronization portion) that should not be RS decoded is transmitted, the multiplexer includes '0' in the portion and outputs the RS to the RS decoder to perform RS decoding. There is no need to change the clock required by the decoder, and the same format of the transmitted data and the data output from the RS decoder eliminates the need for data rearrangement, improving system reliability and reducing hardware size. There is.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

Claims

An RS decoding apparatus for receiving and RS decoding digital data including a portion which should not be RS decoded is transmitted.

A multiplexer for selectively outputting the transmitted digital data or zero value according to a select signal;

An RS decoder configured to RS decode data output through the multiplexer in synchronization with a main clock; And

RS decoder control unit for initializing and controlling the RS decoder unit.

The method of claim 1, wherein the multiplexer is in accordance with the select signal.

In the part where RS decoding should not be done, select and output zero value,

RS decoding apparatus for selecting and outputting the digital data to be transmitted in the remaining part.

The method of claim 2,

RS decoding apparatus characterized in that the portion that should not be RS decoding is the line synchronization and field synchronization signal portion.