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KR100355036B1 - 크로스 커플드 트랜지스터 쌍의 레이아웃 방법 - Google Patents

크로스 커플드 트랜지스터 쌍의 레이아웃 방법 Download PDF

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KR100355036B1
KR100355036B1 KR1020000080426A KR20000080426A KR100355036B1 KR 100355036 B1 KR100355036 B1 KR 100355036B1 KR 1020000080426 A KR1020000080426 A KR 1020000080426A KR 20000080426 A KR20000080426 A KR 20000080426A KR 100355036 B1 KR100355036 B1 KR 100355036B1
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South Korea
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transistor
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gate
cross
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임규남
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삼성전자 주식회사
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Abstract

본 발명은 크로스 커플드 트랜지스터 쌍의 레이아웃 방법을 공개한다. 그 방법은 제1, 2액티브 영역들을 분리하여 배치하는 단계, 제1, 2액티브 영역들의 이웃하는 면들의 일부 영역들을 포함하는 제1트랜지스터의 제1영역들과 이웃하는 면과 대응하는 면을 제외한 두 개의 면을 포함하는 제1, 2트랜지스터들에 공통되는 제2영역들 각각의 사이에 제1트랜지스터의 게이트 영역들을 대칭으로 배치하고, 제1, 2액티브 영역들의 이웃하는 면들과 각각 대응하는 면들의 일부 영역들을 포함하는 제2트랜지스터의 제1영역들과 제2영역들 각각의 사이에 제2트랜지스터의 게이트 영역들을 대칭으로 배치하는 단계, 및 제1, 2액티브 영역들 각각의 제2영역들 위의 게이트 영역들과 두면 각각의 사이로 제1, 2신호 라인들을 배치하고, 제1신호 라인을 제1트랜지스터의 게이트 영역과 제2트랜지스터의 제1영역들로 신장하여 배치하고, 제2신호 라인을 제2트랜지스터의 게이트 영역들과 상기 제1트랜지스터의 제1영역들로 신장하여 배치하는 단계로 이루어져 있다. 따라서, 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 접합 로딩 및 게이트 로딩이 동일하게 됨은 물론 문턱전압이 동일하게 됨으로써 정확한 동작을 수행할 수 있다.

Description

크로스 커플드 트랜지스터 쌍의 레이아웃 방법{Layout method of cross-coupled transistor pair}
본 발명은 크로스 커플드 트랜지스터 쌍(cross-coupBLed transistor pair)에 관한 것으로, 특히 크로스 커플드 트랜지스터 쌍의 레이아웃 방법에 관한 것이다.
종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 게이트 로딩(gate lading)과 접합 로딩(junction loading)에 차이가 있을 수 있다.
즉, 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 하나의 트랜지스터의 게이트로부터 다른 트랜지스터의 노드까지를 연결하는 라인의 길이와, 다른 하나의 트랜지스터의 게이트로부터 하나의 트랜지스터의 노드까지를 연결하는 라인의 길이사이에 큰 차이가 발생한다.
따라서, 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 접합 로딩와 게이트 로딩사이에 차이가 발생하게 되며, 이에 따라 크로스 커플드 트랜지스터 쌍이 설계된 대로 동작하지 않을 수 있게 된다.
도1은 종래의 크로스 커플드 트랜지스터 쌍의 실시예의 회로도로서, 전원전압(VCC)이 인가되는 소스와 노드(a)에 연결된 드레인과 노드(b)에 연결된 게이트를 가진 PMOS트랜지스터(PM1), 및 전원전압(VCC)이 인가되는 소스와 노드(b)에 연결된 드레인과 노드(a)에 연결된 게이트를 가진 PMOS트랜지스터(PM2)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
노드(a)의 전압이 "하이"레벨이고, 노드(b)의 전압이 "로우"레벨이면 PMOS트랜지스터(PM1)가 온되어 노드(a)로 전원전압(VCC)이 전송된다. 반대로, 노드(a)의 전압이 "로우"레벨이고, 노드(b)의 전압이 "하이"레벨이면 PMOS트랜지스터(PM2)가 온되어 노드(b)로 전원전압(VCC)이 전송된다. 즉, 도1에 나타낸 회로는 노드들(a, b)의 레벨을 래치하기 위한 래치로서 동작한다.
도2a 내지 도2d는 도1에 나타낸 회로의 실시예의 레이아웃을 나타내는 것이다.
먼저, 도2a에 나타낸 바와 같이 기판(미도시) 위에 PMOS트랜지스터들(PM1, PM2)의 액티브 영역들(PM1A, PM2A)이 각각 배치된다.
다음으로, 도2b에 나타낸 바와 같이 액티브 영역들(PM1A, PM2A) 각각의 소스 영역들(PM1S, PM2S)과 드레인 영역들(PM1D, PM2D)의 사이에 세로 방향으로 게이트 영역들(PM1G, PM2G)이 각각 배치된다. 그리고, 게이트 영역(PM1G)의 일측은 PMOS트랜지스터(PM2)의 드레인 영역(PM2D)과의 연결을 위하여 PMOS트랜지스터(PM2) 쪽으로 신장되어 배치되고, 게이트 영역(PM2G)의 일측은 PMOS트랜지스터(PM1)의 드레인 영역(PM1D)과의 연결을 위하여 PMOS트랜지스터(PM1) 쪽으로 신장되어 배치된다. 즉, 도2b에 나타낸 바와 같은 빗금친 게이트 영역들(PM1G, PM2G)이 배치된다.
그리고, 도2c에 나타낸 바와 같이 소스 영역들(PM1S, PM2S)에 전원전압(VCC)을 인가하기 위한 메탈 라인들(PM1M1, PM2M1)이 세로 방향으로 배치되고, 드레인 영역들(PM1D, PM2D)에 이웃하는 PMOS트랜지스터들(PM2, PM1)의 게이트 영역들(PM2G, PM1G)과의 연결을 위한 메탈 라인들(PM1M2, PM2M2)이 세로 방향으로배치된다. 즉, 도2c에 나타낸 바와 같은 빗금친 메탈 라인들(PM1M1, PM2M1, PM1M2, PM2M2)이 배치된다.
마지막으로, 도2d에 나타낸 바와 같은 메탈 라인들(PM1M1, PM2M1)과 소스 영역들(PM1S, PM2S), 및 메탈 라인들(PM1M2, PM2M2)과 드레인 영역들(PM1D, PM2D), 및 게이트 영역들(PM1G, PM2G)과 메탈 라인들(PM2M2, PM1M2)을 연결하기 위한 콘택들(CON1)이 배치된다.
그런데, 도2d에 나타낸 노드(a)로부터 게이트 영역(PM2G)의 c지점까지의 라인 거리와 노드(b)로부터 게이트 영역(PM1G)의 d지점까지의 라인 거리사이에는 거리 차가 발생하게 된다.
이에 따라, 크로스 커플드 트랜지스터 쌍을 구성하는 PMOS트랜지스터들(PM1, PM2)이 설계된 대로 동작하지 않을 수가 있게 된다.
도3은 종래의 크로스 커플드 트랜지스터 쌍의 다른 실시예의 회로도로서, 데이터 입출력 라인(DIO)에 연결된 소스와 노드(f)에 연결된 게이트와 노드(e)에 연결된 드레인을 가진 PMOS트랜지스터(PM3), 및 반전 데이터 입출력 라인(DIOB)에 연결된 소스와 노드(e)에 연결된 게이트와 노드(f)에 연결된 드레인을 가진 PMOS트랜지스터(PM4)로 구성되어 있다.
도3에 나타낸 회로는 반도체 메모리 장치의 데이터 입출력 라인쌍(DIO, DIOB)에 연결되는 전류 센스 증폭기를 구성하는 크로스 커플드 트랜지스터 쌍을 나타내는 것이다.
도4a 내지 도4e는 도3에 나타낸 회로의 실시예의 레이아웃을 나타내는 것이다.
먼저, 도4a에 나타낸 바와 같이 기판(미도시)위에 PMOS트랜지스터들(PM3, PM4)의 액티브 영역들(PM3A, PM4A)이 각각 배치된다.
다음으로, 도4b에 나타낸 바와 같이 액티브 영역들(PM3A, PM4A)의 각각의 소스 영역들(PM3S, PM4S)과 드레인 영역들(PM3D, PM4D)의 사이에 세로 방향으로 게이트 영역들(PM3G, PM4G)이 각각 배치된다. 그리고, 게이트 영역(PM3G)의 일측은 PMOS트랜지스터(PM4)의 드레인 영역(PM4D)과의 연결을 위하여 왼쪽으로 신장되어 배치되고, 게이트 영역(PM4G)의 일측은 PMOS트랜지스터(PM3)의 드레인 영역(PM3D)과의 연결을 위하여 오른쪽으로 신장되어 배치된다. 즉, 도4b에 나타낸 바와 같은 빗금친 게이트 영역들(PM3G, PM4G)이 배치된다.
그리고, 도4c에 나타낸 바와 같이 PMOS트랜지스터(PM3)의 드레인 영역(PM3D)과 PMOS트랜지스터(PM4)의 게이트 영역(PM4G)을 연결하기 위한 신호 라인(BP1)이 액티브 영역의 바깥쪽에 가로 방향으로 배치되고, PMOS트랜지스터(PM4)의 드레인 영역(PM4D)과 PMOS트랜지스터(PM3)의 게이트 영역(PM3G)을 연결하기 위한 신호 라인(BP2)이 액티브 영역의 바깥쪽에 가로 방향으로 배치된다. 즉, 도4c에 나타낸 바와 같은 신호 라인들(BP1, BP2)이 배치된다.
다음으로, 도4d에 나타낸 바와 같이 소스 영역들(PM3S, PM4S) 위로 소스 영역들(PM3M, PM4M) 각각과 연결을 위한 데이터 입출력 쌍을 전송하기 위한 라인쌍(DIO, DIOB)인 메탈 라인들(PM3M1, PM4M1)이 세로 방향으로 배치되고, 드레인 영역들(PM3S, PM4S) 위로 드레인 영역들(PM3S, PM4S) 및 신호 라인들(BP1, BP2)각각과 연결을 위한 메탈 라인들(PM3M2, PM4M2)이 세로 방향으로 배치된다. 그리고, 액티브 영역들(PM3A, PM4A)의 바깥쪽에 신호 라인들(BP1, BP2) 각각과 게이트 영역들(PM4G, PM3G) 각각을 연결하기 위한 메탈 라인들(M1, M2)이 세로 방향으로 배치된다. 즉, 도4c에 나타낸 바와 같은 메탈 라인들(PM3M1, PM4M1, PM3M2, PM4M2, M1, M2)이 배치된다.
마지막으로, 도4e에 나타낸 바와 같이 메탈 라인들(PM3M1, PM4M1)과 소스 영역들(PM3S, PM4S) 각각을 접속하고, 메탈 라인들(PM3M2, PM4M2)과 드레인 영역들(PM3D, PM4D) 및 신호 라인들(BP1, BP2) 각각을 접속하고, 메탈 라인들(M1, M2)과 게이트 영역들(PM3G, PM4G) 및 신호 라인들(BP1, BP2) 각각을 접속하기 위한 콘택들(CON2)이 배치된다.
도4a 내지 도4e에 나타낸 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 노드(e)로부터 PMOS트랜지스터(PM4)의 게이트 영역(PM4G)까지의 라인 길이와 노드(f)로부터 PMOS트랜지스터(PM3)의 게이트 영역(PM3G)까지의 라인 길이가 거의 동일하다. 따라서, PMOS트랜지스터들(PM3, PM4) 각각의 접합 로딩 및 게이트 로딩에 차이가 없으므로, 설계된 대로 동작하는 것이 가능하다.
그러나, 이 방법은 액티브 영역들(PM3A, PM4A) 각각의 바깥쪽으로 메탈 라인들(M1, M2)이 더 배치됨으로 인해서 가로 방향으로 레이아웃 면적이 증가하게 된다.
도3에 나타낸 크로스 커플드 트랜지스터 쌍은 반도체 메모리 장치의 데이터 입출력 라인쌍에 배치되는데, 크로스 커플드 트랜지스터 쌍의 가로 방향의 레이아웃 면적이 증가하게 되면, 데이터 입출력 라인쌍의 수가 많은 경우에 반도체 메모리 장치의 전체적인 레이아웃 면적의 증가를 가져오게 된다.
따라서, 도4a 내지 도4e에 나타낸 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 두 개의 트랜지스터들의 접합 로딩 및 게이트 로딩은 동일하게 할 수 있으나, 레이아웃 면에서 볼 때 바람직한 방법이라고 할 수 없다.
도5는 종래의 크로스 커플드 트랜지스터 쌍의 또 다른 실시예의 회로도로서, 비트 라인(BL)에 연결된 드레인과 노드(j)에 연결된 게이트와 제어신호(LAB)가 인가되는 소스를 가진 NMOS트랜지스터(NM1), 및 반전 비트 라인(BLB)에 연결된 드레인과 노드(i)에 연결된 게이트와 제어신호(LAB)가 인가되는 소스를 가진 NMOS트랜지스터(NM2)로 구성되어 있다.
도5에 나타낸 회로는 반도체 메모리 장치의 비트 라인쌍(BL, BLB)사이에 연결되는 NMOS비트 라인 센스 증폭기를 구성하는 크로스 커플드 트랜지스터 쌍을 나타내는 것이다.
도6a 내지 도6e는 도5에 나타낸 크로스 커플드 트랜지스터 쌍의 레이아웃을 나타내는 것이다.
먼저, 도6a에 나타낸 바와 같이 기판(미도시) 위에 NMOS트랜지스터들(NM1, NM2)의 액티브 영역(NMA)이 배치된다.
다음으로, 도6b에 나타낸 바와 같이 액티브 영역(NMA) 상부의 NMOS트랜지스터(NM1)의 드레인 영역(NM1D)과 공통 소스 영역(NMS)사이에 게이트 영역(NM1G)이 배치되고, 액티브 영역(NMA) 하부의 NMOS트랜지스터(NM2)의 드레인 영역(NM2D)과공통 소스 영역(NMS)과 사이에 게이트 영역(NM2G)이 배치된다. NMOS트랜지스터(NM1)의 드레인 영역(NM1D)은 소정의 두께를 가진 반사각형 모양의 게이트 영역(NM1G)에 의해서 둘러 쌓여짐에 의해서 공통 소스 영역(NMS)과 분리되고, NMOS트랜지스터(NM2)의 드레인 영역(NM2D)은 소정의 두께를 가진 반사각형 모양의 게이트 영역(NM1G)과 대칭으로 배치된 게이트 영역(NM2G)에 의해서 둘러 쌓여짐에 의해서 공통 소스 영역(NMS)과 분리된다.
그리고, 도6c에 나타낸 바와 같이 공통 소스 영역(NMS)의 게이트 영역들(NM1G, NM2G)의 좌우로 비트 라인쌍(BL, BLB)의 데이터를 전송하기 위한 신호 라인들(BP3, BP4)이 세로 방향으로 배치된다. 신호 라인(BP3)은 NMOS트랜지스터(NM1)의 드레인 영역(NM1D)과 NMOS트랜지스터(NM2)의 게이트 영역(NM2G)으로 신장되고, 신호 라인(BP4)은 NMOS트랜지스터(NM1)의 게이트 영역(NM1G)과 NMOS트랜지스터(NM2)의 드레인 영역(NM2D)으로 신장되어 배치된다.
다음으로, 도6d에 나타낸 바와 같이 NMOS트랜지스터들(NM1, NM2)의 게이트 영역들(NM1G, NM2G)사이의 공통 소스 영역(NMS)의 가로 방향으로 신호(LAB)를 전송하기 위한 메탈 라인(M3)이 배치된다.
마지막으로, 도6e에 나타낸 바와 같이 신호 라인(BP3)과 드레인 영역(NM1D) 및 게이트 영역(NM2G)을 연결하고, 신호 라인(BP4)과 게이트 영역(NM1G) 및 드레인 영역(NM2D)을 연결하기 위한 콘택들(CON3)이 배치된다.
도6e에 나타낸 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 노드(i)로부터 NMOS트랜지스터(NM2)의 게이트 영역(NM2G)까지의 거리와 노드(j)로부터 NMOS트랜지스터(NM1)의 게이트 영역(NM1G)까지의 거리사이의 차이가 발생하게 된다.
따라서, NMOS트랜지스터들(NM1, NM2)의 접합 로딩과 게이트 로딩사이에 차이가 발생하여 설계된 대로 동작하지 못하게 된다.
상술한 바와 같이 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 접합 로딩과 게이트 로딩사이에 차이가 발생하여 크로스 커플드 트랜지스터 쌍이 설계된 대로 동작하지 못하게 된다는 문제점이 있다.
또한, 종래의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 게이트 영역으로 주입되는 불순물 농도에 의해서 두 개의 트랜지스터들의 문턱 전압이 결정되게 되는데, 두 개의 트랜지스터들이 서로 떨어져서 일자형으로 배치되기 때문에 게이트 영역으로 주입되는 불순물의 농도가 균일하지 않고 하나의 게이트 영역으로부터 다른 하나의 게이트 영역으로 기울기를 가지고 변화하게 된다.
따라서, 종래의 레이아웃 방법에 의해서 크로스 커플드 트랜지스터 쌍을 제조하게 되면 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 문턱전압에 차이가 발생하게 되어 정확한 동작이 수행될 수 없다.
본 발명의 목적은 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 접합 로딩과 게이트 로딩의 차이 및 문턱전압의 차이를 줄임으로써 동작상의 오류를 방지할 수 있는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체 메모리 장치에 적용시에 레이아웃이 유리한 크로스 커플드 트랜지스터 쌍의 레이아웃 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 제1, 2액티브 영역들을 분리하여 배치하는 단계, 상기 제1, 2액티브 영역들의 이웃하는 면들의 일부 영역들을 포함하는 제1트랜지스터의 제1영역들과 상기 이웃하는 면과 대응하는 면을 제외한 두 개의 면을 포함하는 제1, 2트랜지스터들에 공통되는 제2영역들 각각의 사이에 상기 제1트랜지스터의 게이트 영역들을 대칭으로 배치하고, 상기 제1, 2액티브 영역들의 이웃하는 면들과 각각 대응하는 면들의 일부 영역들을 포함하는 제2트랜지스터의 제1영역들과 상기 제2영역들 각각의 사이에 상기 제2트랜지스터의 게이트 영역들을 대칭으로 배치하는 단계, 및 상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 게이트 영역들과 상기 두면 각각의 사이로 제1, 2신호 라인들을 배치하고, 상기 제1신호 라인을 상기 제1트랜지스터의 게이트 영역과 상기 제2트랜지스터의 제1영역들로 신장하여 배치하고, 상기 제2신호 라인을 상기 제2트랜지스터의 게이트 영역들과 상기 제1트랜지스터의 제1영역들로 신장하여 배치하는 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 반도체 메모리 장치의 복수개의 데이터 입출력 라인쌍들 각각에 배치되는 크로스 커플드 트랜지스터 쌍을 구성하는 제1, 2트랜지스터들의 레이아웃 방법에 있어서, 제1, 2액티브 영역들을 분리하여 배치하는 단계, 상기 제1, 2액티브 영역들의 이웃하는 면들의 일부 영역들을 포함하는 상기 제1트랜지스터의 제1영역들과 상기 이웃하는 면과 대응하는 면을 제외한 두 개의 면을 포함하는 상기 제1, 2트랜지스터들에 공통되는 제2영역들 각각의 사이에 상기 제1트랜지스터의 게이트 영역들을 대칭으로 배치하고, 상기 제1, 2액티브 영역들의 이웃하는 면들과 각각 대응하는 면들의 일부 영역들을 포함하는 상기 제2트랜지스터의 제1영역들과 상기 제2영역들 각각의 사이에 상기 제2트랜지스터의 게이트 영역들을 대칭으로 배치하는 단계, 상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 게이트 영역들과 상기 두면 각각의 사이로 제1, 2신호 라인들을 배치하고, 상기 제1신호 라인을 상기 제1트랜지스터의 게이트 영역과 상기 제2트랜지스터의 제1영역들로 신장하여 배치하고, 상기 제2신호 라인을 상기 제2트랜지스터의 게이트 영역들과 상기 제1트랜지스터의 제1영역들로 신장하여 배치하는 단계, 및 상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 상기 제1, 2신호 라인들의 바깥쪽에 데이터 쌍을 전송하기 위한 데이터 입출력 라인쌍인 제1, 2메탈 라인들을 배치하는 단계를 구비하는 것을 특징으로 한다.
도1은 종래의 크로스 커플드 트랜지스터 쌍의 실시예의 회로도이다.
도2a 내지 도2d는 도1에 나타낸 회로의 실시예의 레이아웃을 나타내는 것이다.
도3은 종래의 크로스 커플드 트랜지스터 쌍의 다른 실시예의 회로도이다.
도4a 내지 도4e는 도3에 나타낸 회로의 실시예의 레이아웃을 나타내는 것이다.
도5는 종래의 크로스 커플드 트랜지스터 쌍의 또 다른 실시예의 회로도이다.
도6a 내지 도6e는 도5에 나타낸 크로스 커플드 트랜지스터 쌍의 레이아웃을 나타내는 것이다.
도7a 내지 도7d는 본 발명의 크로스 커플드 트랜지스터 쌍의 실시예의 레이아웃을 나타내는 것이다.
도8a 내지 도8e는 본 발명의 크로스 커플드 트랜지스터 쌍의 다른 실시예의 레이아웃을 나타내는 것이다.
도9a 내지 도9e는 본 발명의 크로스 커플드 트랜지스터 쌍의 또 다른 실시예의 레이아웃을 나타내는 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법을 설명하면 다음과 같다.
도7a 내지 도7d는 본 발명의 크로스 커플드 트랜지스터 쌍의 실시예의 레이아웃을 나타내는 것으로, 도1에 나타낸 크로스 커플드 트랜지스터 쌍을 본 발명의 방법에 의해서 레이아웃한 것이다.
먼저, 도7a에 나타낸 바와 같이 PMOS트랜지스터들(PM1, PM2)의 액티브 영역들(PM12A1, PM12A2)이 상하로 분리되어 배치된다.
다음으로, 도7b에 나타낸 바와 같이 액티브 영역(PM12A1) 상부의 드레인 영역(PM1D1)과 공통 소스 영역(PM12S1)사이에 게이트 영역(PM1G1)이 배치되고, 액티브 영역(PM12A2) 하부의 드레인 영역(PM2D2)과 공통 소스 영역(PM12S2)사이에 게이트 영역(PM1G2)이 배치된다. 그리고, 액티브 영역(PM12A1)의 하부의 드레인 영역(PM2D1)과 공통 소스 영역(PM12S1)사이 및 액티브 영역(PM12A2)의 상부의 드레인 영역(PM2D2)과 공통 소스 영역(PM12S2)사이에 게이트 영역(PM2G)이 배치된다. 게이트 영역들(PM1G1, PM1G2)은 액티브 영역들(PM12A1, PM12A2)의 상부와 하부에 소정의 두께를 가진 반사각형 모양으로 분리되어 대칭되게 배치되고, 게이트 영역(PM2G)은 액티브 영역들(PM12A1, PM12A2)의 하부와 상부에 게이트 영역들(PM1G, PM1G2)과 동일한 두께를 가진 사각형 모양으로 대칭되게 배치된다. 도면에서는 게이트 영역들(NM1G, NM2G)이 액티브 영역(NMA)의 상하에 대칭으로 반사각형 모양으로 배치된 것을 나타내었으나, 반원형으로 대칭으로 배치되더라도 상관없다.
그리고, 도7c에 나타낸 바와 같이 게이트 영역들(PM1G1, PM1G2, PM2G)의 좌우의 공통 소스 영역들(PM12S1, PM12S2) 위에 전원전압(VCC)과의 연결을 위한 메탈 라인들(M4, M5)이 배치된다. 메탈 라인(M4)과 게이트 영역들사이에 드레인 영역들(PM1D1, PM1D2)과 게이트 영역(PM2G1)과의 연결을 위한 메탈 라인(M6)이 배치되고, 메탈 라인(M5)과 게이트 영역들사이에 게이트 영역들(PM1G1, PM1G2)과 드레인 영역들(PM2D1, PM2D2)과의 연결을 위한 메탈 라인(M7)이 배치된다.
마지막으로, 도7d에 나타낸 바와 같이 메탈 라인(M4)과 공통 소스 영역들(PM12S1, PM12S2)을 연결하고, 메탈 라인(M6)과 게이트 영역(PM2G) 및 드레인 영역들(PM1D1, PM1D2)을 연결하고, 메탈 라인(M5)과 공통 소스 영역들(PM12S1, PM12S2)을 연결하고, 메탈 라인(M7)과 게이트 영역들(PM1G1, PM1G2) 및 드레인 영역들(PM2D1, PM2D2)을 연결하기 위한 콘택들(CON4)이 배치된다.
즉, 도7d에 나타낸 바와 같이 노드(a)로부터 PMOS트랜지스터(P2)의 게이트 영역(PM2G)까지의 거리와 노드(a)로부터 PMOS트랜지스터(P1) 각각의 게이트 영역들(PM1G1, PM1G2)까지의 거리들의 평균 거리가 동일하게 된다.
따라서, 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 PMOS트랜지스터들(PM1, PM2)의 접합 로딩과 게이트 로딩이 동일하게 되어, 두 개의 PMOS트랜지스터들(PM1, PM2)이 설계된 대로 동작될 수 있다.
또한, 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 도2a 내지 도2d에 나타낸 종래의 레이아웃 방법에 비해서 레이아웃 면적을 줄일 수 있다.
도8a 내지 도8e는 본 발명의 크로스 커플드 트랜지스터 쌍의 다른 실시예의 레이아웃을 나타내는 것으로, 도3에 나타낸 크로스 커플드 트랜지스터 쌍을 본 발명의 방법에 의해서 레이아웃한 것이다.
먼저, 도8a에 나타낸 바와 같이 PMOS트랜지스터들(PM3, PM4)의 액티브 영역들(PM34A1, PM34A2)이 상하로 분리되어 배치된다.
다음으로, 도8b에 나타낸 게이트 영역들(PM3G1, PM3G2, PM4G)은 도7b에 나타낸 게이트 영역들(PM1G1, PM1G2, PM2G)과 동일하게 배치된다.
그리고, 도8c에 나타낸 바와 같이 게이트 영역들(PM3G1, PM3G2, PM4G)의 좌우의 공통 소스 영역들(PM34S1, PM34S2) 위에 게이트 영역(PM4G)과 드레인 영역들(PM3D1, PM3D2)과의 연결을 위한 신호 라인(BP5), 및 게이트 영역들(PM3G1, PM3G2)과 드레인 영역들(PM4D1, PM4D2)과의 연결을 위한 신호 라인(BP6)이 세로 방향으로각각 배치된다.
다음으로, 도8d에 나타낸 바와 같이 신호 라인들(BP5, BP6)의 바깥쪽의 공통 소스 영역들(PM34S1, PM34S2) 위에 데이터 입출력 쌍을 전송하기 위한 라인쌍(DIO, DIOB)인 메탈 라인들(M8, M9)이 세로 방향으로 배치된다.
마지막으로, 도8e에 나타낸 바와 같이 메탈 라인(M8)과 공통 소스 영역들(PM34S1, PM34S2)을 연결하고, 신호 라인(BP5)과 게이트 영역(PM4G) 및 드레인 영역들(PM3D1, PM3D2)을 연결하고, 메탈 라인(M9)과 공통 소스 영역들(PM34S1, PM34S2)을 연결하고, 신호 라인(BP6)과 게이트 영역들(PM3G1, PM3G2) 및 드레인 영역들(PM4D1, PM4D2)을 연결하기 위한 콘택들(CON5)이 배치된다.
즉, 도8e에 나타낸 바와 같이 노드(e)로부터 PMOS트랜지스터(P4)의 게이트 영역(PM4G)까지의 거리와 노드(f)로부터 PMOS트랜지스터(P3)의 각각의 게이트 영역들(PM3G1, PM3G2)까지의 거리들의 평균 거리가 동일하게 된다.
따라서, 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 PMOS트랜지스터들(PM3, PM4)의 접합 로딩과 게이트 로딩이 동일하게 되어, 두 개의 PMOS트랜지스터들(PM3, PM4)이 설계된 대로 동작될 수 있다.
또한, 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 도4a 내지 도4d에 나타낸 종래의 레이아웃 방법에 비해서 레이아웃 면적을 줄일 수 있다.
도9a 내지 도9e는 본 발명의 크로스 커플드 트랜지스터 쌍의 또 다른 실시예의 레이아웃을 나타내는 것으로, 도5에 나타낸 크로스 커플드 트랜지스터 쌍을 본 발명의 방법에 의해서 레이아웃한 것이다.
먼저, 도9a에 나타낸 바와 같이 NMOS트랜지스터들(NM1, NM2)의 액티브 영역들(NM12A1, NM12A2)이 상하로 분리되어 배치된다.
다음으로, 도9b에 나타낸 게이트 영역들(NM1G1, NM1G2, NM2G)은 도7b에 나타낸 게이트 영역들(PM1G1, PM1G2, PM2G)과 동일하게 배치된다.
그리고, 도9c에 나타낸 신호 라인들(BP7, BP8)은 도8c에 나타낸 신호 라인들(BP5, BP6)과 동일하게 배치된다.
다음으로, 도9d에 나타낸 바와 같이 공통 소스 영역들(NM12S1, NM12S2) 각각의 게이트 영역들(NM1G1, NM2G)사이와 게이트 영역들(NM1G2, NM2G)사이에 신호(LAB)를 인가하기 위한 메탈 라인들(M10, M11)이 가로 방향으로 각각 배치된다.
마지막으로, 도9e에 나타낸 바와 같이 신호 라인(BP7)과 드레인 영역들(NM1D1, NM1D2) 및 게이트 영역(NM2G)을 연결하고, 신호 라인(BP8)과 드레인 영역들(NM2D1, NM2D2) 및 게이트 영역(NM1G1, NM1G2)을 연결하고, 메탈 라인(M10)과 공통 소스 영역(NM12S1), 및 메탈 라인(M11)과 공통 소스 영역(NM12S2)을 연결하기 위한 콘택들(CON6)이 배치된다.
즉, 도9e에 나타낸 바와 같이 노드(i)로부터 NMOS트랜지스터(NM2)의 게이트 영역(NM2G)까지의 거리와 노드(j)로부터 NMOS트랜지스터들(NM1)의 각각의 게이트 영역들(NM1G1, NM1G2)까지의 거리들의 평균 거리가 동일하게 된다.
따라서, 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 NMOS트랜지스터들(NM1, NM2)의 접합 로딩과 게이트 로딩이 동일하게 되어, 두 개의 NMOS트랜지스터들(NM1, NM2)이 설계된 대로 동작될 수 있다.
또한, 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 도6a 내지 도6e에 나타낸 종래의 레이아웃 방법에 비해서 레이아웃 면적을 줄일 수 있다.
본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 상술한 실시예들의 크로스 커플드 트랜지스터 쌍 뿐만아니라 다른 종류의 크로스 커플드 트랜지스터 쌍에도 적용될 수 있다.
그리고, 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법에 의해서 크로스 커플드 트랜지스터 쌍을 제조하게 되면 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 게이트 영역으로 주입되는 불순물의 농도가 상부의 게이트 영역으로부터 하부의 게이트 영역으로부터 기울기를 가지고 변화하더라도 그 평균 값을 취하게 되면 두 개의 트랜지스터들의 문턱전압이 동일하게 된다. 따라서, 크로스 커플드 트랜지스터 쌍이 정확한 동작을 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법은 크로스 커플드 트랜지스터 쌍을 구성하는 두 개의 트랜지스터들의 접합 로딩 및 게이트 로딩이 동일하게 됨은 물론 문턱전압이 동일하게 됨으로써 정확하게 동작할 수 있다.
또한, 반도체 메모리 장치에 본 발명의 크로스 커플드 트랜지스터 쌍의 레이아웃 방법을 적용하게 되면 레이아웃 면에서 유리하다.

Claims (15)

  1. 제1, 2액티브 영역들을 분리하여 배치하는 단계;
    상기 제1, 2액티브 영역들의 이웃하는 면들의 일부 영역들을 포함하는 제1트랜지스터의 제1영역들과 상기 이웃하는 면과 대응하는 면을 제외한 두 개의 면을 포함하는 제1, 2트랜지스터들에 공통되는 제2영역들 각각의 사이에 상기 제1트랜지스터의 게이트 영역들을 대칭으로 배치하고, 상기 제1, 2액티브 영역들의 이웃하는 면들과 각각 대응하는 면들의 일부 영역들을 포함하는 제2트랜지스터의 제1영역들과 상기 제2영역들 각각의 사이에 상기 제2트랜지스터의 게이트 영역들을 대칭으로 배치하는 단계; 및
    상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 게이트 영역들과 상기 두면 각각의 사이로 제1, 2신호 라인들을 배치하고, 상기 제1신호 라인을 상기 제1트랜지스터의 게이트 영역과 상기 제2트랜지스터의 제1영역들로 신장하여 배치하고, 상기 제2신호 라인을 상기 제2트랜지스터의 게이트 영역들과 상기 제1트랜지스터의 제1영역들로 신장하여 배치하는 단계를 구비하는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  2. 제1항에 있어서, 상기 제1트랜지스터의 게이트 영역들은
    소정의 두께를 가지고 사각형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  3. 제1항에 있어서, 상기 제1트랜지스터의 게이트 영역들은
    소정의 두께를 가지고 원형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  4. 제1항에 있어서, 상기 제2트랜지스터의 게이트 영역들 각각은
    소정의 두께를 가지고 반사각형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  5. 제1항에 있어서, 상기 제2트랜지스터의 게이트 영역들 각각은
    소정의 두께를 가지고 반원형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  6. 제1항에 있어서, 상기 제1신호 라인의 신호 인가 노드로부터 상기 제1트랜지스터의 게이트 영역까지의 거리와 상기 제2신호 라인의 신호 인가 노드로부터 상기 제2트랜지스터의 각각의 게이트 영역들까지의 신호 라인의 거리의 평균 거리가 동일한 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  7. 제1항에 있어서, 상기 레이아웃 방법은
    상기 제1신호 라인과 상기 제1트랜지스터의 게이트 영역 및 상기 제2트랜지스터의 제1영역들, 및 상기 제2신호 라인과 상기 제2트랜지스터의 게이트 영역들 및 상기 제1트랜지스터의 제1영역들을 접속하기 위한 콘택들을 배치하는 단계를 더 구비하는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  8. 제1항에 있어서, 상기 신호 라인들은
    메탈 라인들인 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  9. 반도체 메모리 장치의 복수개의 데이터 입출력 라인쌍들 각각에 배치되는 크로스 커플드 트랜지스터 쌍을 구성하는 제1, 2트랜지스터들의 레이아웃 방법에 있어서,
    제1, 2액티브 영역들을 분리하여 배치하는 단계;
    상기 제1, 2액티브 영역들의 이웃하는 면들의 일부 영역들을 포함하는 상기 제1트랜지스터의 제1영역들과 상기 이웃하는 면과 대응하는 면을 제외한 두 개의 면을 포함하는 상기 제1, 2트랜지스터들에 공통되는 제2영역들 각각의 사이에 상기 제1트랜지스터의 게이트 영역들을 대칭으로 배치하고, 상기 제1, 2액티브 영역들의 이웃하는 면들과 각각 대응하는 면들의 일부 영역들을 포함하는 상기 제2트랜지스터의 제1영역들과 상기 제2영역들 각각의 사이에 상기 제2트랜지스터의 게이트 영역들을 대칭으로 배치하는 단계;
    상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 게이트 영역들과 상기 두면 각각의 사이로 제1, 2신호 라인들을 배치하고, 상기 제1신호 라인을 상기 제1트랜지스터의 게이트 영역과 상기 제2트랜지스터의 제1영역들로 신장하여 배치하고, 상기 제2신호 라인을 상기 제2트랜지스터의 게이트 영역들과 상기 제1트랜지스터의 제1영역들로 신장하여 배치하는 단계; 및
    상기 제1, 2액티브 영역들 각각의 상기 제2영역들 위의 상기 제1, 2신호 라인들의 바깥쪽에 데이터 쌍을 전송하기 위한 데이터 입출력 라인쌍인 제1, 2메탈 라인들을 배치하는 단계를 구비하는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  10. 제9항에 있어서, 상기 제1트랜지스터의 게이트 영역들은
    소정의 두께를 가지고 사각형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  11. 제9항에 있어서, 상기 제1트랜지스터의 게이트 영역들은
    소정의 두께를 가지고 원형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  12. 제9항에 있어서, 상기 제2트랜지스터의 게이트 영역들 각각은
    소정의 두께를 가지고 반사각형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  13. 제9항에 있어서, 상기 제2트랜지스터의 게이트 영역들 각각은
    소정의 두께를 가지고 반원형으로 배치되는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  14. 제9항에 있어서, 상기 제1신호 라인의 신호 인가 노드로부터 상기 제1트랜지스터의 게이트 영역까지의 신호 라인의 거리와 상기 제2신호 라인의 신호 인가 노드로부터 상기 제2트랜지스터의 각각의 게이트 영역들까지의 신호 라인의 거리의 평균 거리가 동일한 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
  15. 제9항에 있어서, 상기 레이아웃 방법은
    상기 제1신호 라인과 상기 제1트랜지스터의 게이트 영역 및 상기 제2트랜지스터의 제1영역들, 및 상기 제2신호 라인과 상기 제2트랜지스터의 게이트 영역들 및 상기 제1트랜지스터의 제1영역들을 접속하고, 상기 제1, 2메탈 라인들과 상기 제2영역들을 접속하기 위한 콘택들을 배치하는 단계를 더 구비하는 것을 특징으로 하는 크로스 커플드 트랜지스터 쌍의 레이아웃 방법.
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