KR100322526B1 - Input circuit having a fuse therein and a semiconductor device having the same - Google Patents
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Abstract
외부 핀에 연결된 입력 커패시턴스를 감소시키는 입력 회로 및 이를 구비한 반도체 장치에 관해 기재하고 있다. 본 발명에 따른 반도체 장치는, 하나의 외부 핀을 공유하여 외부 핀으로부터 전기적인 신호를 수신하는 둘 이상의 패드들과, 상기 각각의 패드와는 신호 전송 라인으로 연결된 둘 이상의 내부 회로를 구비한다. 상기 반도체 장치는 또한, 신호 전송 라인들 각각에 연결되고, 외부 핀으로부터 입력되는 과도한 전기적인 신호로부터 상기 내부 회로들을 보호하는 둘 이상의 보호 소자들과, 제1 노드는 상기 보호 소자들 각각에 연결되고, 제2 노드는 상기 신호 전송 라인들 각각에 연결되며, 절단 가능하여 상기 패드 및 내부 회로들로부터 상기 보호 소자들을 전기적으로 절연시킬 수 있는 둘 이상의 퓨즈를 구비하고, 상기 둘 이상의 퓨즈 중 하나의 퓨즈만이 선택적으로 연결된다.An input circuit for reducing input capacitance connected to an external pin and a semiconductor device having the same are described. The semiconductor device according to the present invention includes two or more pads sharing one external pin to receive an electrical signal from the external pin, and two or more internal circuits connected to the respective pads by a signal transmission line. The semiconductor device is also connected to each of the signal transmission lines, two or more protection elements for protecting the internal circuits from excessive electrical signals input from an external pin, and a first node is connected to each of the protection elements. A second node coupled to each of the signal transmission lines, the second node having two or more fuses that are cuttable to electrically insulate the protection elements from the pad and internal circuits, the fuse of one of the two or more fuses; Only is selectively connected.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 퓨즈를 구비한 입력 회로 및 이를 구비한 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to an input circuit having a fuse and a semiconductor device having the same.
반도체 메모리 장치가 개발된 후 집적도에 있어서 괄목할 만한 성장을 거듭하여 현재에는 64Mb 디램이 양산되고 있다. 일반적으로, 이러한 집적도 증가에 비례하여 소자의 크기가 증가하여야 한다. 그러나, 공정 기술의 개발 및 회로 설계 기술의 발달 등으로 인해 소자의 크기는 그다지 증가하지 않을 수 있었다. 따라서, 집적도의 향상은 예컨대 사진공정 기술과 같은 분야에서의 새로운 기술 개발을 수반하게 된다.Since the development of semiconductor memory devices, there has been a remarkable growth in density, and now 64Mb DRAMs are in mass production. In general, the size of the device should increase in proportion to this increase in integration. However, due to development of process technology and development of circuit design technology, the size of the device may not increase much. Thus, the improvement of the degree of integration entails the development of new technologies in such fields as, for example, photographic process technology.
이러한 번거로움을 해결하는 한 방법으로서 최근에는, 동일한 공정 기술로 메모리 장치의 집적도를 두배 이상 향상시킬 수 있는 스택형 패키지(stack package)가 제안된 바 있다. 스택형 패키지는 하나의 패키지 내부에 칩들을 적층하여 제작하거나(chip stack), 하나의 칩이 내장된 둘 이상의 패키지를 적층하여 제작하는(package stack) 형태의 패키지를 일컫는다.Recently, as a method of solving such a hassle, a stack package has been proposed that can more than double the density of a memory device using the same process technology. A stack type package is a package stack type in which chips are stacked in one package or a stack stack of two or more packages in which one chip is embedded.
예를 들어, 128Mb의 메모리 칩 두 개를 하나의 패키지에 탑재하거나(chip stack), 128Mb 메모리 칩을 각각의 패키지에 탑재한 후 적층함으로써(package stack), 256Mb의 메모리 칩 하나를 대신할 수 있다. 따라서, 스택형 패키지에 의하면, 별도의 공정 기술을 개발하지 않고도 기존의 공정 기술을 이용하여 두배 이상의 집적도를 얻을 수 있게 된다.For example, two 128Mb memory chips can be stacked in one package, or 128Mb memory chips can be stacked and stacked in each package to replace one 256Mb memory chip. . Therefore, according to the stack-type package, it is possible to obtain more than twice the density using existing process technology without developing a separate process technology.
그런데, 상기 종래의 스택형 패키지에 의하면, 하나의 외부 핀에서 바라보는 입력 커패시턴스 값이 증가되는 문제점이 발생된다. 이는, 각 외부 패키지 핀이 내부에 존재하는 2개의 메모리 칩에 의해 공유되거나, 적층된 두 개의 패키지에 있어서 대응되는 외부 핀들이 전기적으로 서로 연결되어 각 외부 핀에 연결된 입력 회로의 부하가 일반 패키지에 비해 두배로 증가되기 때문이다.However, according to the conventional stack type package, a problem arises in that an input capacitance value viewed from one external pin is increased. This means that each external package pin is shared by two memory chips present therein, or in two stacked packages, the corresponding external pins are electrically connected to each other so that the load of the input circuit connected to each external pin is applied to the general package. This is because it doubles.
이와 같이, 종래의 스택형 패키지는 하나의 외부 핀이 바라보는 입력 커패시턴스가 두배로 증가되고 그 결과 신호 전달 속도가 저하되는 문제가 있다.As described above, the conventional stack type package has a problem in that the input capacitance seen by one external pin is doubled, and as a result, the signal transmission speed is lowered.
본 발명이 이루고자하는 기술적 과제는 입력 커패시턴스 값을 최소화하는 입력 회로를 제공하는 것이다.The technical problem to be achieved by the present invention is to provide an input circuit that minimizes the input capacitance value.
본 발명이 이루고자하는 다른 기술적 과제는 상기 입력 회로를 구비한 반도체 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device having the input circuit.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.
도 1은 본 발명의 일 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도이다.1 is a block diagram of a semiconductor device having an input circuit according to an embodiment of the present invention.
도 2는 도 1의 제1 및 제2 보호 소자로서 클램프 회로를 구비한 경우를 도시한 반도체 장치의 블록도이다.FIG. 2 is a block diagram illustrating a semiconductor device in which a clamp circuit is provided as the first and second protection elements of FIG. 1.
도 3은 본 발명의 다른 실시예에 따른 패키지 스택형 반도체 장치를 개략적으로 도시한 측면도이다.3 is a side view schematically illustrating a package stack semiconductor device according to another exemplary embodiment of the present invention.
상기 과제를 이루기 위한 본 발명에 따른 입력 회로는, 외부로부터 전기적인 신호를 수신하는 적어도 하나의 패드와, 상기 각각의 패드와는 신호 전송 라인으로 연결된 내부 회로를 구비한다. 상기 입력 회로는 그리고, 상기 신호 전송 라인에 그 일 단자가 연결되어, 외부에서 입력되는 과도한 전기적인 신호로부터 상기 내부 회로를 보호하는 적어도 하나의 보호 소자와, 제1 노드는 상기 보호 소자에 연결되고, 제2 노드는 상기 신호 전송 라인에 연결되며 절단 가능하여, 상기 패드 및 내부 회로로부터 상기 보호 소자를 전기적으로 절연시키는 퓨즈를 더 구비한다.An input circuit according to the present invention for achieving the above object comprises at least one pad for receiving an electrical signal from the outside, and each of the pads and an internal circuit connected by a signal transmission line. The input circuit has one terminal connected to the signal transmission line, the at least one protection element protecting the internal circuit from excessive electrical signals input from the outside, and the first node is connected to the protection element. The second node further includes a fuse connected to the signal transmission line and cuttable to electrically insulate the protection element from the pad and the internal circuit.
상기 보호 소자는, 상기 외부 핀으로부터 입력되는 신호를 동작전압 범위 내의 전압 레벨로 클램핑(clamping)하는 클램프 회로인 것이 바람직하다.The protection element is preferably a clamp circuit for clamping a signal input from the external pin to a voltage level within an operating voltage range.
상기 다른 과제를 이루기 위한 본 발명에 따른 반도체 장치는, 하나의 외부 핀을 공유하여 상기 외부 핀으로부터 전기적인 신호를 수신하는 둘 이상의 패드들과, 상기 각각의 패드와는 신호 전송 라인으로 연결된 둘 이상의 내부 회로를 구비한다. 상기 반도체 장치는 또한, 상기 신호 전송 라인들 각각에 연결되고, 상기 외부 핀으로부터 입력되는 과도한 전기적인 신호로부터 상기 내부 회로들을 보호하는 둘 이상의 보호 소자들과, 제1 노드는 상기 보호 소자들 각각에 연결되고, 제2 노드는 상기 신호 전송 라인들 각각에 연결되며 절단 가능하여, 상기 패드 및 내부 회로들로부터 상기 보호 소자들을 전기적으로 절연시킬 수 있는 둘 이상의 퓨즈를 구비하고, 상기 둘 이상의 퓨즈 중 하나의 퓨즈만이 선택적으로 연결된다.In accordance with another aspect of the present invention, a semiconductor device includes two or more pads sharing one external pin and receiving an electrical signal from the external pin, and two or more pads connected to each pad by a signal transmission line. It has an internal circuit. The semiconductor device is also connected to each of the signal transmission lines, two or more protection elements for protecting the internal circuits from excessive electrical signals input from the external pins, and a first node to each of the protection elements. A second node connected to each of the signal transmission lines and cuttable, the second node having two or more fuses to electrically insulate the protection elements from the pad and internal circuits, one of the two or more fuses Only fuses of are selectively connected.
여기서, 상기 퓨즈는 각각, 전기적으로 절단 가능한 도전막으로 구성된 것이 바람직하다. 상기 반도체 장치는, 하나의 패키지 내에 둘 이상의 칩들이 적층된 칩 스택형이나, 하나의 칩이 내장된 둘 이상의 패키지가 적층되고 각 패키지의 대응되는 핀들이 외부적으로 연결된 패키지 스택형으로 구성될 수 있다.Here, it is preferable that each said fuse is comprised from the electrically conductive film which can be cut | disconnected. The semiconductor device may be configured as a chip stack in which two or more chips are stacked in one package, or in a package stack in which two or more packages in which one chip is embedded and corresponding pins of each package are externally connected. have.
본 발명에 의하면, 다수개의 입력 회로를 구비하더라도 하나의 보호 소자 만이 선택적으로 연결되기 때문에 입력 커패시턴스가 감소된다. 따라서, 반도체 장치의 신호 전달 속도 저하가 최소화된다.According to the present invention, input capacitance is reduced because only one protection element is selectively connected even with a plurality of input circuits. Therefore, the signal transmission speed reduction of the semiconductor device is minimized.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도로서, 본 실시예에서는 설명의 편의상, 내부에 두 개의 반도체 칩이 적층된 칩 스택형 반도체 장치를 예로 들어 기술한다.1 is a block diagram of a semiconductor device having an input circuit according to an embodiment of the present invention. In the present embodiment, for convenience of description, a chip stack type semiconductor device having two semiconductor chips stacked therein will be described as an example. .
도 1을 참조하면, 본 발명의 반도체 장치(1)는 적어도 하나의 외부 핀(50)과, 상기 외부 핀(50)을 통해 전기적인 신호를 수신하는 제1 및 제2 입력 회로들(100, 200)과, 상기 외부 핀(50)을 상기 제1 및 제2 입력 회로들(100, 200) 각각에 전기적으로 연결하는 제1 및 제2 본딩 와이어들(10, 20)을 구비한다.Referring to FIG. 1, the semiconductor device 1 of the present invention includes at least one external pin 50 and first and second input circuits 100 for receiving an electrical signal through the external pin 50. 200 and first and second bonding wires 10 and 20 that electrically connect the external pin 50 to each of the first and second input circuits 100 and 200.
상기 제1 및 제2 입력 회로들(100, 200) 각각은 서로 다른 반도체 칩 상에 형성되고, 상기 외부 핀(50)을 공유한다. 바람직하기로는 상기 제1 입력 회로(100)와 제2 입력 회로(200)는 기본적으로 동일한 구성을 가진다.Each of the first and second input circuits 100 and 200 is formed on a different semiconductor chip and shares the external fin 50. Preferably, the first input circuit 100 and the second input circuit 200 have basically the same configuration.
먼저, 상기 제1 입력 회로(100)의 구성을 살펴보면, 제1 패드(110)와, 제1 내부 회로(120), 제1 보호 소자(130), 제1 퓨즈(140), 및 제1 신호 전송 라인(150)을 구비한다.First, referring to the configuration of the first input circuit 100, the first pad 110, the first internal circuit 120, the first protection element 130, the first fuse 140, and the first signal A transmission line 150.
상기 제1 패드(110)는, 상기 제1 내부 회로(120)로 입력될 전기적인 신호를 수신하기 위한 것으로서, 상기 제1 본딩 와이어(bonding wire, 10)를 통해 상기 외부 핀(50)에 전기적으로 연결된다. 그리고, 상기 제1 패드(110)는 상기 제1 신호 전송 라인(150)을 통해 상기 내부 회로(120)와 연결된다. 이에 의해, 상기 외부 핀(50)을 통해 상기 제1 패드(110)에 수신된 전기적인 신호는 상기 제1 내부회로(120)로 입력된다.The first pad 110 is for receiving an electrical signal to be input to the first internal circuit 120 and is electrically connected to the external pin 50 through the first bonding wire 10. Is connected. The first pad 110 is connected to the internal circuit 120 through the first signal transmission line 150. As a result, the electrical signal received by the first pad 110 through the external pin 50 is input to the first internal circuit 120.
상기 제1 보호 소자(130)는 상기 외부 핀(50)으로 입력되는 과도한 전기적인 신호로부터 상기 제1 내부 회로(120)를 보호하는 역할을 한다. 그리고, 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)에 연결된다. 바람직하기로는 상기 제1 보호 소자(130)는 상기 제1 패드(110)로부터 입력되는 신호가 일정값 예를 들면 동작전압 범위를 벗어나지 않도록 클램핑(clamping)하는 클램프 회로이다. 또한, 바람직하기로는 상기 제1 내부 회로(120)는 입력 신호를 버퍼링하는 입력 버퍼이다.The first protection element 130 serves to protect the first internal circuit 120 from an excessive electrical signal input to the external pin 50. The first protection element 130 is connected to the first signal transmission line 150. Preferably, the first protection element 130 is a clamp circuit for clamping the signal input from the first pad 110 so as not to be out of a predetermined value, for example, an operating voltage range. In addition, the first internal circuit 120 is preferably an input buffer for buffering the input signal.
그리고, 상기 제1 퓨즈(140)는 상기 제1 보호 소자(130)와 상기 제1 신호 전송 라인(150) 사이에 연결된다. 즉, 상기 제1 퓨즈(140)의 제1 노드는 상기 제1 보호 소자(130)에 연결되고 제2 노드는 상기 제1 신호 전송 라인(150)에 연결된다.In addition, the first fuse 140 is connected between the first protection element 130 and the first signal transmission line 150. That is, a first node of the first fuse 140 is connected to the first protection element 130 and a second node is connected to the first signal transmission line 150.
바람직하기로는 상기 제1 퓨즈(140)는 전기적으로 절단가능한 도전막으로 구성된다. 상기 제1 퓨즈(140)를 절단함에 의해 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)으로부터 전기적으로 절연되며, 결과적으로 상기 제1 패드(110) 및 제1 내부 회로(120)와 전기적으로 절연된다.Preferably, the first fuse 140 is formed of an electrically cutable conductive film. By cutting the first fuse 140, the first protection element 130 is electrically insulated from the first signal transmission line 150, and as a result, the first pad 110 and the first internal circuit ( 120) and electrically insulated.
언급된 바와 같이, 상기 제2 입력 회로(200)는 상기 제1 입력 회로(100)와 마찬가지로, 제2 패드(210)와, 제2 내부 회로(220), 제2 보호 소자(230), 제2 퓨즈(240), 및 제2 신호 전송 라인(250)을 구비한다.As mentioned, the second input circuit 200, like the first input circuit 100, has a second pad 210, a second internal circuit 220, a second protection element 230, and a second input circuit. A second fuse 240, and a second signal transmission line 250.
상기 제2 패드(210)와, 제2 내부 회로(220), 제2 보호 소자(230), 제2 퓨즈(240), 및 제2 신호 전송 라인(250) 각각은 상기 제1 패드(110)와, 제1 내부 회로(120), 제1 보호 소자(130), 제1 퓨즈(140), 및 제1 신호 전송 라인(150)과 동일한 구성을 가진다. 따라서, 이들의 구성 및 동작에 대한 기술은 중복을 피하기 위해 생략한다.Each of the second pad 210, the second internal circuit 220, the second protection device 230, the second fuse 240, and the second signal transmission line 250 may be the first pad 110. And the first internal circuit 120, the first protection element 130, the first fuse 140, and the first signal transmission line 150. Therefore, descriptions of their configuration and operation are omitted to avoid duplication.
본 발명의 반도체 장치(1)에 의하면, 상기 제1 및 제2 입력 회로들(100,200) 각각에 구비된 상기 제1 및 제2 퓨즈(140, 240)가 선택적으로 절단된다.According to the semiconductor device 1 of the present invention, the first and second fuses 140 and 240 of each of the first and second input circuits 100 and 200 are selectively cut.
예를 들어, 상기 제1 퓨즈(140)가 절단된 경우, 상기 제2 퓨즈(240)는 절단되지 않는다. 따라서, 상기 제1 보호 소자(130)는 상기 제1 신호 전송 라인(150)과 전기적으로 절연되고, 상기 제2 보호 소자(230)는 상기 제2 신호 전송 라인(250)과 전기적으로 연결된다. 즉, 제1 보호 소자(130)는 동작하지 않고, 제2 보호 소자(230) 만이 동작한다.For example, when the first fuse 140 is cut, the second fuse 240 is not cut. Thus, the first protection element 130 is electrically insulated from the first signal transmission line 150, and the second protection element 230 is electrically connected to the second signal transmission line 250. That is, the first protection element 130 does not operate, and only the second protection element 230 operates.
여기서, 상기 외부 핀(50)을 통해 상기 제1 및 제2 신호 전송 라인(150, 250)이 서로 연결되기 때문에, 상기 제2 보호 소자(230)는 상기 제1 보호 소자(130)의 역할을 대신하여 상기 외부 핀(50)으로부터 입력되는 과도한 전기적인 신호로부터 상기 제1 내부 회로(120)를 보호한다.Here, since the first and second signal transmission lines 150 and 250 are connected to each other through the external pin 50, the second protection element 230 serves as the first protection element 130. Instead, the first internal circuit 120 is protected from excessive electrical signals input from the external pin 50.
반대로, 제2 퓨즈(240)가 절단된 경우, 상기 제1 퓨즈(140)는 절단되지 않으며, 제2 보호 소자(230)는 동작하지 않고, 제1 보호 소자(130) 만이 동작한다. 그리고, 상기 제1 보호 소자(130)가 제2 보호 소자(230)의 역할을 대신한다.On the contrary, when the second fuse 240 is cut, the first fuse 140 is not cut, the second protection element 230 does not operate, and only the first protection element 130 operates. In addition, the first protection element 130 replaces the role of the second protection element 230.
이와 같이, 본 발명의 반도체 장치(1)에 따르면 두 개의 입력 회로(100, 200) 중 하나의 입력 회로에 구비된 보호 소자(130 또는 230) 만이 선택적으로 연결된다. 그리고, 선택된 하나의 보호 소자가 두 입력 회로에 대한 보호 소자로서의 역할을 하게 된다. 그 결과, 선택되지 않은 보호 소자의 커패시턴스 값 만큼 외부 핀(50)에서 바라보는 입력 커패시턴스 값이 감소된다.As described above, according to the semiconductor device 1 of the present invention, only the protection element 130 or 230 provided in one of the two input circuits 100 and 200 is selectively connected. One selected protection element serves as a protection element for the two input circuits. As a result, the input capacitance value seen by the external pin 50 is reduced by the capacitance value of the unselected protection element.
이를 좀더 구체적으로 설명하면 다음과 같다.This will be described in more detail as follows.
예를 들면, 상기 외부 핀(50)에서 바라보는 입력 커패시턴스는, 상기 제1 및 제2 본딩 와이어들(10, 20), 상기 제1 및 제2 내부 회로들(120, 220), 상기 제1 및제2 보호 소자들(130, 230), 및 상기 제1 및 제2 신호 전송 라인들(150, 250)에 의한 커패시턴스 값으로 구성된다. 이처럼 스택형 패키지에 의하며, 상기 외부 핀(50)에 두 개의 입력 회로(100, 200)가 연결되기 때문에 일반적인 반도체 장치에 비해 입력 커패시턴스는 두 배로 증가된다.For example, the input capacitance seen from the external pin 50 may include the first and second bonding wires 10 and 20, the first and second internal circuits 120 and 220 and the first. And capacitance values of the second protection elements 130 and 230 and the first and second signal transmission lines 150 and 250. As described above, due to the stacked package, since the two input circuits 100 and 200 are connected to the external pin 50, the input capacitance is doubled as compared with a general semiconductor device.
그러나, 본 발명에 의하면 반도체 장치가 다수개의 입력 회로를 구비하더라도 하나의 보호 소자 만이 선택적으로 연결되기 때문에 상기 입력 커패시턴스가 감소된다. 특히, 상기 보호 소자(130, 230)의 경우, 과도한 전기적인 신호로부터 내부 회로를 보호하기 위해 내부 회로를 구성하는 트랜지스터들 보다 상당히 큰 사이즈로 형성되기 때문에 입력 커패시턴스 감소 효과는 상당히 크다.However, according to the present invention, even if the semiconductor device includes a plurality of input circuits, the input capacitance is reduced because only one protection element is selectively connected. In particular, since the protection elements 130 and 230 are formed to be considerably larger than the transistors constituting the internal circuits to protect the internal circuits from excessive electrical signals, the effect of reducing input capacitance is considerably large.
따라서, 하나의 외부 핀이 바라보는 입력 커패시턴스가 종래의 스택형 패키지에 비해 감소되고 그 결과 신호 전달 속도 저하가 최소화될 수 있다.Therefore, the input capacitance seen by one external pin can be reduced compared to the conventional stacked package, and as a result, the signal transmission speed degradation can be minimized.
도 2는 본 발명의 바람직한 실시예에 따른 입력 회로를 구비한 반도체 장치의 블록도로서, 도 1의 상기 제1 및 제2 보호 소자(130, 230)가 클램프 회로인 경우를 구체적으로 도시하였다.FIG. 2 is a block diagram of a semiconductor device having an input circuit according to a preferred embodiment of the present invention, and specifically illustrates a case in which the first and second protection elements 130 and 230 of FIG. 1 are clamp circuits.
상기 도 2에 있어서, 도 1에서와 동일한 참조부호는 동일한 부재를 나타내며, 도 1의 제1 및 제2 보호 소자(130, 230)가 상부 클램프 회로(130a, 230a) 및 하부 클램프 회로(130b, 230b)로 구성되고, 상기 제1 및 제2 퓨즈가 상부 퓨즈(140a, 240a) 및 하부 퓨즈(140b, 240b)로 구성된 것을 제외하고는 상기 도 1의 구성과 동일하다.In FIG. 2, the same reference numerals as in FIG. 1 denote the same members, and the first and second protection elements 130 and 230 of FIG. 1 are formed of the upper clamp circuits 130a and 230a and the lower clamp circuits 130b, 230b), and the first and second fuses are the same as those of FIG. 1 except that the first and second fuses include the upper fuses 140a and 240a and the lower fuses 140b and 240b.
도 2를 참조하면, 본 발명의 바람직한 실시예에 의한 상기 제1 보호 소자(도1의 130)는, 상기 외부 핀(50)으로부터 내부전원전압(Vcc) 레벨 이상으로 입력되는 전압을 방전시키는 상부 클램프 회로(130a)와, 접지전압(Vss) 레벨 이하로 입력되는 전압을 방전시키는 하부 클램프 회로(130b)를 구비한다. 그리고, 상기 제1 퓨즈(140)는, 상기 상부 클램프 회로(130a) 및 하부 클램프 회로(130b) 각각을 상기 제1 신호 전송 라인(150)과 전기적으로 절연시키기 위한 상부 퓨즈(140a) 및 하부 퓨즈(140b)를 구비한다.Referring to FIG. 2, the first protection device 130 of FIG. 1 according to a preferred embodiment of the present invention is configured to discharge a voltage input from the external pin 50 to an internal power supply voltage (Vcc) level or higher. The clamp circuit 130a and the lower clamp circuit 130b for discharging the voltage input below the ground voltage Vss level are provided. In addition, the first fuse 140 may include an upper fuse 140a and a lower fuse to electrically insulate the upper clamp circuit 130a and the lower clamp circuit 130b from the first signal transmission line 150. 140b is provided.
마찬가지로, 상기 제2 보호 소자(도 1의 230)는 상부 클램프 회로(230a) 및 하부 클램프 회로(230b)를 구비하고, 제2 퓨즈(240)는 상부 퓨즈(240a) 및 하부 퓨즈(240b)를 구비한다.Similarly, the second protection element 230 of FIG. 1 includes an upper clamp circuit 230a and a lower clamp circuit 230b, and the second fuse 240 includes an upper fuse 240a and a lower fuse 240b. Equipped.
본 발명의 반도체 장치(1)에 의하면, 제1 입력 회로(100) 또는 제2 입력 회로(200)에 구비된 상기 상부 퓨즈(140a, 240a) 및 하부 퓨즈(40b, 240b)가 선택적으로 절단된다.According to the semiconductor device 1 of the present invention, the upper fuses 140a and 240a and the lower fuses 40b and 240b provided in the first input circuit 100 or the second input circuit 200 are selectively cut. .
예를 들어, 상기 제1 입력 회로(100)에 구비된 상부 퓨즈 및 하부 퓨즈(140a 및 140b)가 절단된 경우, 제1 입력 회로(100)에 구비된 상기 상부 클램프 회로 및 하부 클램프 회로(130a 및 130b)는 동작하지 않고, 제2 입력 회로(200)에 구비된 상부 클램프 회로(230a 및 230b)가 동작한다.For example, when the upper and lower fuses 140a and 140b of the first input circuit 100 are cut off, the upper and lower clamp circuits 130a of the first input circuit 100 are cut off. And 130b do not operate, and the upper clamp circuits 230a and 230b provided in the second input circuit 200 operate.
따라서, 동작전압 범위(Vss∼Vcc)를 벗어나 상기 외부 핀(50)으로 입력되는 전압은 상기 제2 입력 회로(200)에 구비된 상기 상부 클램프 회로 및 하부 클램프 회로(230a 및 230b)를 통해 방전된다. 그리고, 동작전압 범위 내의 전압만이 상기 제1 내부 회로(120) 및 제2 내부 회로(220)로 입력될 수 있다.Therefore, the voltage input to the external pin 50 outside the operating voltage range Vss to Vcc is discharged through the upper clamp circuit and the lower clamp circuit 230a and 230b provided in the second input circuit 200. do. Only a voltage within an operating voltage range may be input to the first internal circuit 120 and the second internal circuit 220.
결과적으로, 하나의 입력 회로(100 또는 200)에 구비된 상부 클램프 회로와 하부 클램프 회로(130a, 130b 또는 230a, 230b) 만이 선택적으로 동작하기 때문에, 상기 외부 핀(50)에서 바라보는 입력 커패시턴스가 감소된다.As a result, since only the upper clamp circuit and the lower clamp circuits 130a, 130b or 230a, 230b of one input circuit 100 or 200 operate selectively, the input capacitance seen by the external pin 50 is Is reduced.
상기 본 발명의 기술적 사상은 언급된 바와 같은 칩 스택형 반도체 장치 이외에도, 패키지 스택형 반도체 장치에도 적용될 수 있다.The technical idea of the present invention may be applied to a package stack type semiconductor device in addition to the chip stack type semiconductor device as mentioned above.
도 3은 본 발명의 다른 실시예에 따른 패키지 스택형 반도체 장치를 개략적으로 도시한 측면도이다.3 is a side view schematically illustrating a package stack semiconductor device according to another exemplary embodiment of the present invention.
도 3을 참조하면, 본 발명의 패키지 스택형 반도체 장치에 의하면, 둘 이상 예컨대 제1 및 제2 패키지(190, 290)가 적층된다. 상기 제1 및 제2 패키지(190, 290) 각각은 복수개의 외부 핀들(50a, 50b, 60a, 60b)을 구비한다. 그리고, 상기 복수개의 외부 핀들 중 대응되는 외부 핀들(50a 및 50b, 60a 및 60b)은 도시된 바와 같이, 외부적으로 연결된다.Referring to FIG. 3, according to the package stack type semiconductor device of the present invention, two or more, for example, first and second packages 190 and 290 are stacked. Each of the first and second packages 190 and 290 includes a plurality of external pins 50a, 50b, 60a, and 60b. The corresponding external pins 50a and 50b, 60a and 60b of the plurality of external pins are externally connected as shown.
상기 제1 및 제2 패키지 내에는 각각, 도시되지는 않았지만, 제1 반도체 칩과 제2 반도체 칩이 탑재된다. 상기 제1 반도체 칩과 제2 반도체 칩의 구조는 기본적으로 동일하다. 그리고, 상기 제1 반도체 칩과 제2 반도체 칩 상에는 각각, 입력 회로 예를 들면 도 1 및 도 2에 도시된 바와 같은 제1 및 제2 입력 회로들(100, 200)이 형성된다.Although not shown, the first semiconductor chip and the second semiconductor chip are mounted in the first and second packages, respectively. The structures of the first semiconductor chip and the second semiconductor chip are basically the same. An input circuit, for example, first and second input circuits 100 and 200 as shown in FIGS. 1 and 2 are formed on the first semiconductor chip and the second semiconductor chip, respectively.
즉, 본 발명의 다른 실시예에 의하면, 각각에 제1 및 제2 입력 회로(100, 200)가 형성된 제1 및 제2 반도체 칩이 제1 및 제2 패키지(190, 290)에 탑재되고, 이들 제1 및 제2 패키지(190, 290)는 대응되는 외부 핀들이 전기적으로 연결된 상태로 적층된다. 상기 각 입력 회로(100, 200)의 구성이나 동작은 상기 도 1 및 도 2에 도시된 블록도들에 준하여 설명될 수 있다.That is, according to another embodiment of the present invention, the first and second semiconductor chips having the first and second input circuits 100 and 200 formed thereon are mounted in the first and second packages 190 and 290, respectively. These first and second packages 190 and 290 are stacked with corresponding external pins electrically connected. Configuration or operation of the input circuits 100 and 200 may be described with reference to the block diagrams shown in FIGS. 1 and 2.
따라서, 본 발명의 다른 실시예에 의하면 상기 일 실시예에서와 동일한 효과를 기대할 수 있다.Therefore, according to another embodiment of the present invention, the same effects as in the above embodiment can be expected.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.The best embodiments have been disclosed in the drawings and the specification. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims.
예를 들면, 본 실시예에서는 두 개의 반도체 칩이 적층된 칩 스택형 반도체 장치나 두 개의 패키지가 적층된 패키지 스택형 반도체 장치를 예로 들어 설명하였으나, 이외에 셋 이상의 반도체 칩이 적층된 칩 스택형 반도체 장치 또는 셋 이상의 패키지가 적층된 패키지 스택형 반도체 장치에도 본 발명이 적용될 수 있다.For example, in the present embodiment, a chip stack type semiconductor device in which two semiconductor chips are stacked or a package stack type semiconductor device in which two packages are stacked is described as an example. In addition, a chip stack semiconductor in which three or more semiconductor chips are stacked The present invention may also be applied to a package stack type semiconductor device in which a device or three or more packages are stacked.
그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명에 따르면, 둘 이상의 입력 회로에 대한 보호 소자로서의 역할은 하면서도, 하나의 외부 핀이 바라보는 입력 커패시턴스가 종래의 스택형 패키지에 비해 감소된 반도체 장치가 제공된다. 그리고, 입력 커패시턴스가감소됨에 따라 반도체 장치의 신호 전달 속도 저하가 최소화된다.As described above, according to the present invention, there is provided a semiconductor device which serves as a protection element for two or more input circuits while reducing the input capacitance seen by one external pin compared to a conventional stacked package. In addition, as the input capacitance is reduced, the signal transmission speed decrease of the semiconductor device is minimized.
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